KR19990055124A - 이중실리콘 기판 제조 방법 - Google Patents

이중실리콘 기판 제조 방법 Download PDF

Info

Publication number
KR19990055124A
KR19990055124A KR1019970075036A KR19970075036A KR19990055124A KR 19990055124 A KR19990055124 A KR 19990055124A KR 1019970075036 A KR1019970075036 A KR 1019970075036A KR 19970075036 A KR19970075036 A KR 19970075036A KR 19990055124 A KR19990055124 A KR 19990055124A
Authority
KR
South Korea
Prior art keywords
wafer
sog
soi substrate
bonding
seed
Prior art date
Application number
KR1019970075036A
Other languages
English (en)
Other versions
KR100257760B1 (ko
Inventor
이성은
송정규
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019970075036A priority Critical patent/KR100257760B1/ko
Publication of KR19990055124A publication Critical patent/KR19990055124A/ko
Application granted granted Critical
Publication of KR100257760B1 publication Critical patent/KR100257760B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Abstract

본 발명은 접합특성을 향상시킬 수 있도록 한 접합형 SOI기판의 제조방법을 제공하기 위한 것으로, 소정영역에 패턴이 형성된 웨이퍼상에 평탄화층으로서 SOG막을 형성하는 단계와, 열처리공정을 행하여 상기 웨이퍼로부터 탈착물질을 제거하는 단계, 화학기계적 연마에 의해 상기 SOG막을 식각하여 상기 웨이퍼의 표면을 평탄화시켜 씨드웨이퍼를 준비하는 단계, 상기 씨드웨이퍼의 평탄화된 표면상에 지지웨이퍼를 접합시키는 단계, 및 상기 씨드웨이퍼의 후면을 연마하는 단계를 포함한다. 본 발명에 의하면, 셀과 주변회로사이의 광역 평탄 특성을 향상시킴으로써 후속 접합 공정에서의 공극 발생을 최소화하여 높은 접합강도를 부여할수 있으며, SOG막의 베이크 공정 진행시 탈착을 위한 열처리 공정을 겸해서 실시함으로써 접합 후 접합 강도를 증진시키기 위한 열처리 공정시 발생하는 탈착 물질을 미리 제거하여 탈착 물질에 의한 공극의 발생을 억제할 수 있다.

Description

이중실리콘 기판 제조 방법
본 발명은 반도체용 기판의 제조 방법에 관한 것으로, 특히 접합형 SOI(Silicon-On-Insulator) 기판의 제조방법에 관한 것이다.
종래 접합형 SOI 기판을 제조하는 방법으로는 실리콘웨이퍼상에 소자 분리에 이용되는 필드 산화막(field oxide)을 형성하고, 집적 공정 중 문제가 될 수 있는 토폴로지를 유발하는 캐퍼시터를 형성시킨 다음, 화학 증착 연마법 등을 이용하여 기판 표면을 평탄화시킨 뒤 지지 웨이퍼(supporting wafer)와 접합하는 방법을 채택하고 있다. 현재, 캐패시터 형성후 절연과 평탄화용막으로 형성하는 증착 산화물 중 가장 많이 적용되고 있는 것은 BPSG인데, BPSG를 사용하는 경우에는 BPSG막 증착 및 플로우(Flow)공정후에 평탄화 목적으로 CMP공정을 진행하고 있다.
BPSG막의 증착 및 플로우, CMP공정후에도 캐패시터 형성시에 발생된 셀과 주변회로사이의 평탄화 특성이 좋지 못해 기판접합시 셀과 주변회로간의 단차에 의한 공극(Void)이 발생하며, 또한 접합 후 접합 강도를 증진시키기 위한 열처리 과정 중 BPSG막으로부터 탈착되어 나오는 탈착물질에 의한 공극이 발생하는 문제점이 있다. 이러한 공극은 접합특성을 악화시켜 접합 후의 얇은 실리콘층을 얻기 위한 후속 씨닝(thinning)공정시에 낮은 접합 강도로 인해 웨이퍼가 깨지거나 웨이퍼에 응력(stress)이 가해질 수 있다.
패턴이 형성되어 있는 웨이퍼의 경우, 패턴의 형성으로 인해 발생한 단차를 화학기계적 연마(CMP)를 통해 제거하여야만 단차에 의한 공극의 발생을 억제할 수 있다. 부가적으로 설명하면, 접합전에 실리콘기판상에 필드산화막(field oxide)만을 형성시킨 후, 그 위에 화학증착 산화막을 형성한 다음 평판 웨이퍼와 접합시킨 경우에는 필드 산화막이 형성된 지역과 실리콘 기판의 표면과의 단차에 의한 공극이 발생할 수 있으며, 접합 전 필드 산화막을 형성한 뒤, 캐패시터를 형성한 패턴 웨이퍼의 경우에는 필드 산화막에 의한 단차에 캐퍼시터 형성에 의한 단차가 추가되므로 단차 제거를 위한 화학기계적 연마는 필수적이다. 그러나 BPSG막 증착 및 플로우, CMP공정까지 진행하여도 셀과 주변회로 사이의 평탄화특성이 좋지못하여 공극이 발생한다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 캐패시터가 형성된 씨드 웨이퍼(seed wafer)의 접합면에 SOG(spin on glass)막을 코팅한 후, 베이크 및 고온 큐어링(curing)을 실시한 다음 씨드웨이퍼와 지지웨이퍼를 접합함으로써 접합특성을 향상시킬 수 있도록 한 접합형 SOI기판의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 SOI기판 제조방법은 소정영역에 패턴이 형성된 웨이퍼상에 평탄화층으로서 SOG막을 형성하는 단계와, 열처리공정을 행하여 상기 웨이퍼로부터 탈착물질을 제거하는 단계, 화학기계적 연마에 의해 상기 SOG막을 식각하여 상기 웨이퍼의 표면을 평탄화시켜 씨드웨이퍼를 준비하는 단계, 상기 씨드웨이퍼의 평탄화된 표면상에 지지웨이퍼를 접합시키는 단계, 및 상기 씨드웨이퍼의 후면을 연마하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 패턴이 형성된 웨이퍼상에 평탄화층으로서 SOG를 코팅하고 베이크(bake)한 후, 고온에서 큐어링(curing)하여 셀과 주변회로사이의 광역 평탄 특성을 향상시킴으로써 후속 접합 공정에서의 공극 발생을 최소화하여 높은 접합강도를 부여할수 있다. 또한, SOG막의 베이크 공정 진행시 탈착을 위한 열처리 공정을 겸해서 실시함으로써 접합 후 접합 강도를 증진시키기 위한 열처리 공정시 발생하는 탈착 물질을 미리 제거함으로써 탈착 물질에 의한 공극의 발생을 억제할 수 있다.
도 1a 내지 도 1g는 본 발명에 의한 접합형 SOI기판 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 웨이퍼 2 : 필드산화막
4 : 캐패시터 5 : SOG
6 :지지 웨이퍼 SW : 씨드 웨이퍼
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1g에 본 발명에 의한 접합형 SOI기판 제조방법을 공정순서에 따라 도시하였다.
먼저, 도 1a에 도시된 바와 같이 통상의 실리콘웨이퍼와 같은 베어 웨이퍼(bare wafer)(1)상에 패턴을 형성하는바, 필요에 따라 예컨대, 웨이퍼(1)상에 소자분리를 위한 필드산화막(2)을 예컨대, 2000∼4000Å두께로 형성하고, 소정의 셀영역상에 캐패시터(4)를 형성한다. 여기서, 참조부호3은 절연막을 나타낸다. 이때, 상기 캐패시터 형성으로 인해 셀영역과 주변회로영역간에 단차가 생기게 된다.
이어서 도 1b에 도시된 바와 같이 접합할 웨이퍼 사이의 절연과 단차 제거를 목적으로 SOG(5)를 코팅한 후, 베이크하여 산화물을 형성시킨 다음, 도 1c에 도시된 바와 같이 열처리(큐어링)공정을 N₂분위기로 650℃∼1050℃의 온도 범위내에서 30분∼2시간동안 실시하여 탈착물질을 제거한다. 이때, SOG로서 인(phosphorus)이 함유된 SOG 또는 수소가 함유된 SOG를 사용하는 것이 바람직하다. 그리고 SOG코팅시 척(chuck)의 회전속도는 1000∼5000rpm, 공급되는 SOG액체의 양은 1회의 코팅당 10∼20cc로 하여 약 8000∼12000Å의 두께를 갖는 SOG막을 형성하며, 이와 같이 형성된 SOG막을 80∼250℃에서 1∼5분간 베이크한다.
다음에 도 1d에 도시한 바와 같이 캐패시터 형성에 의한 셀영역과 주변회로영역간의 단차를 제거하기 위해 화학 기계적 연마를 실시하여 웨이퍼표면을 평탄화시킴으로써 씨드웨이퍼(SW)를 형성한다. 이때, 화학기계적 연마를 통해 제거되는 SOG의 두께는 6000∼10000Å가 되도록 하는 것이 바람직하다.
이어서 도 1e에 도시한 바와 같이 상기 씨드 웨이퍼(SW)와 지지웨이퍼(6)를 상온에서 접합한 뒤 접합 강도 증진을 위한 열처리를 진행한다. 이때, 접합공정조건은 진공:1∼0.01mbarr, 피스톤압력:1600∼2000N, 시간:5∼15sec으로 하는 것이 바람직하다. 상기 지지웨이퍼로서는 베어웨이퍼를 사용하거나 수소함유 SOG가 코팅된 웨이퍼를 사용할 수 있다.
다음에 도 1f에 도시한 바와 같이 지지웨이퍼(6)의 후면 연마 및 식각 공정 등을 실시하여 실리콘(6)이 약 0.5∼1㎛정도의 두께(A)로 남도록 한후, 도 1g에 도시한 바와 같이 접합 전에 상기공정에서 미리 형성한 필드 산화막(2)을 연마 정지층으로 사용하여 화학 기계적 연마를 실시함으로써 패턴이 미리 형성된 접합형 SOI 웨이퍼를 제조한다. 이때, 최종적으로 남게 되는 웨이퍼(1)의 두께(B)는 2000±100Å정도가 된다.
본 발명은 씨드 웨이퍼에 필드 산화막만을 형성한 후, SOG를 코팅하고 평탄화 작업을 실시한 후 웨이퍼와 접합할 경우에도 적용이 가능하다.
접합형 SOI의 경우에 약 0.1∼0.2㎛의 얇은 실리콘층을 얻기 위해서는 여러 가지 씨닝공정을 실시하게 되는데, 이러한 씨닝공정 진행시 웨이퍼가 깨지지 않도록 하기 위해서는 접합계면에 공극이 존재하지 않아야 하며, 후속 열처리를 통해 접합 강도를 증가시켜 주어야 하는데, 본 발명을 적용함으로써 접합면에 존재하는 공극을 줄임으로써 공정의 안정화 및 수율 향상을 기대할 수 있다.

Claims (14)

  1. 소정영역에 패턴이 형성된 웨이퍼상에 평탄화층으로서 SOG막을 형성하는 단계,
    열처리공정을 행하여 상기 웨이퍼로부터 탈착물질을 제거하는 단계,
    화학기계적 연마에 의해 상기 SOG막을 식각하여 상기 웨이퍼의 표면을 평탄화시켜 씨드웨이퍼를 준비하는 단계,
    상기 씨드웨이퍼의 평탄화된 표면상에 지지웨이퍼를 접합시키는 단계, 및
    상기 씨드웨이퍼의 후면을 연마하는 단계를 포함하여 이루어지는 접합형 SOI기판 제조방법.
  2. 제1항에 있어서,
    상기 패턴에 필드산화막 및 캐패시터가 포함되는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  3. 제1항에 있어서,
    상기 SOG막은 SOG를 코팅한 후, 베이크하는 공정을 거쳐 형성되는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  4. 제2항에 있어서,
    상기 SOG막은 인(phosphorus)이 함유된 SOG 또는 수소가 함유된 SOG로 형성하는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  5. 제2항에 있어서,
    상기 SOG막은 약 8000∼12000Å의 두께로 형성하는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  6. 제2항에 있어서,
    상기 베이크공정은 80∼250℃에서 1∼5분간 행하는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  7. 제1항에 있어서,
    상기 열처리공정을 N2분위기로 650℃∼1050℃의 온도 범위내에서 30분∼2시간동안 실시하는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  8. 제1항에 있어서,
    화학기계적 연마를 통해 제거되는 SOG의 두께는 6000∼10000Å정도인 것을 특징으로 하는 접합형 SOI기판 제조방법.
  9. 제1항에 있어서,
    상기 씨드웨이퍼와 지지웨이퍼를 접합하는 단계후에 접합 강도 증진을 위한 열처리단계가 더 포함되는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  10. 제1항에 있어서,
    상기 지지웨이퍼로서 베어웨이퍼를 사용하거나 수소함유 SOG가 코팅된 웨이퍼를 사용하는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  11. 제1항에 있어서,
    상기 씨드웨이퍼의 후면을 연마하는 단계에서 상기 패턴이 형성된 웨이퍼가 약 0.5∼1㎛정도의 두께로 남도록 하는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  12. 제1항에 있어서,
    상기 씨드웨이퍼의 후면 연마시 상기 웨이퍼상에 형성된 소정의 패턴을 연마정지층으로 사용하여 연마를 행하는 것을 특징으로 하는 접합형 SOI기판 제조방법.
  13. 제12항에 있어서,
    상기 패턴은 필드산화막임을 특징으로 하는 접합형 SOI기판 제조방법.
  14. 제1항에 있어서,
    상기 씨드웨이퍼의 후면을 연마하는 단계후에 최종적으로 화학 기계적 연마를 실시하여 상기 패턴이 형성된 웨이퍼의 두께가 약 2,000±100Å가 되도록 하는 단계가 더 포함되는 것을 특징으로 하는 접합형 SOI기판 제조방법.
KR1019970075036A 1997-12-27 1997-12-27 이중실리콘 기판 제조 방법 KR100257760B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970075036A KR100257760B1 (ko) 1997-12-27 1997-12-27 이중실리콘 기판 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970075036A KR100257760B1 (ko) 1997-12-27 1997-12-27 이중실리콘 기판 제조 방법

Publications (2)

Publication Number Publication Date
KR19990055124A true KR19990055124A (ko) 1999-07-15
KR100257760B1 KR100257760B1 (ko) 2000-06-01

Family

ID=19528928

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970075036A KR100257760B1 (ko) 1997-12-27 1997-12-27 이중실리콘 기판 제조 방법

Country Status (1)

Country Link
KR (1) KR100257760B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324938B1 (ko) * 1999-12-29 2002-02-28 박종섭 에피택시 측면 과도성장 공정을 이용한 피비에스오아이웨이퍼의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324938B1 (ko) * 1999-12-29 2002-02-28 박종섭 에피택시 측면 과도성장 공정을 이용한 피비에스오아이웨이퍼의 제조방법

Also Published As

Publication number Publication date
KR100257760B1 (ko) 2000-06-01

Similar Documents

Publication Publication Date Title
US6051477A (en) Method of fabricating semiconductor device
US8202785B2 (en) Surface treatment for molecular bonding
KR101148050B1 (ko) 플레이트들의 전달 방법
US20110151644A1 (en) Process for fabricating a heterostructure with minimized stress
JP2000183157A (ja) Ｓｏｉウェ―ハの製造方法
JP6854895B2 (ja) 高熱伝導性のデバイス基板およびその製造方法
JP2000331899A (ja) Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP3132111B2 (ja) 半導体装置の製造方法及びこれに用いるポリッシュパッド
CN116761494A (zh) 一种复合压电衬底及其制备方法
KR100257760B1 (ko) 이중실리콘 기판 제조 방법
JPH01302740A (ja) 誘電体分離半導体基板およびその製造方法
JPH01305534A (ja) 半導体基板の製造方法
JP3216535B2 (ja) Ｓｏｉ基板およびその製造方法
KR102568640B1 (ko) 도너 기판의 잔류물을 제조하는 방법, 그 방법에 의해 제조된 기판 및 그 기판의 사용
KR100268800B1 (ko) 접합형 soi기판의 제조방법
US20230317510A1 (en) Method for bonding a first substrate at a surface having an elastic nanotopology
KR19980060856A (ko) 반도체용 에스.오.아이(soi) 기판의 제조 방법
JP2754819B2 (ja) 誘電体分離型半導体基板の製造方法
JPH0563069A (ja) 誘電体分離領域を有する半導体基板
KR100511903B1 (ko) 에스오아이 기판의 제조방법
JP2001352048A (ja) 張り合わせ誘電体分離ウェーハの製造方法
KR100303365B1 (ko) 에스오아이 기판의 제조방법
KR100474075B1 (ko) 접합형반도체기판제조방법
JP2000306993A (ja) 多層基板の製造方法
KR100286772B1 (ko) 실리콘 온 인슐레이터 웨이퍼의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090223

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee