CN1987990A - 显示装置 - Google Patents

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Abstract

本发明提供一种显示装置，目的在于减小栅极线延伸方向的像素的TFT元件的写入时间的离差。在该显示装置中，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各漏极线输出显示数据信号的数据驱动器，上述数据驱动器，具有内部控制信号生成电路，将上述多条漏极线划分为多个块，生成按每个块设定向各块的漏极线输出数据信号的时序的内部控制信号；以及寄存电路，记录了上述块的划分的设定、输出上述数据信号的时序的延迟方向和延迟宽度的设定、内部控制信号的上升沿和下降沿的设定。

Description

显示装置
技术领域
本发明涉及显示装置，尤其是涉及适用于液晶显示装置的有效技术。
背景技术
以往，作为显示装置，有使用了液晶显示板的液晶显示装置。上述液晶显示板，是将液晶材料封入到一对基板之间的显示板。其中，在上述基板上，例如按矩阵状配置有多条栅极线和多条漏极线。而且，将由邻接的2条栅极线和邻接的2条漏极线所包围的区域作为1个像素区域，在各像素区域内配置有TFT元件和像素电极。
当在上述液晶显示板上使图像或影像显示时，例如，对各漏极线预先输入显示数据信号、依次对各栅极线输入扫描信号。
这时，输入到上述各漏极线的显示数据信号的生成和输入的时序，由时序控制器和数据驱动器(漏极驱动器)来执行。另外，输入到上述各栅极线的扫描信号的生成和输入的时序，由上述时序控制器和扫描驱动器(栅极驱动器)来执行。
上述数据驱动器，例如，包括保持显示数据直到其达到1水平同步期间的锁存电路、变换上述显示数据的信号电平的电平移动器电路、基于变换了信号电平的显示数据生成模拟信号(灰度等级电压)的译码电路、将由上述译码电路生成的模拟信号放大的输出电路、以及将由上述输出电路放大后的模拟信号输出到漏极线的开关电路等(例如，参照专利文献1)。
上述电平移动器电路是电压变换电路，一般为低电压动作部和高电压动作部的2级结构。这时，上述高电压动作部，例如，形成为由4个或6个MOS晶体管构成的被称为交叉方式的电路结构(例如，参照专利文献2)。
另外，在上述液晶显示装置中，近年来，为提高动图像的画质，例如，提出了在显示数据之间插入黑显示的方法(例如，参照专利文献3)。
[专利文献1]日本特开2004-301946号公报
[专利文献2]日本特开2004-289329号公报
[专利文献3]日本特开2003-208599号公报
但是，本申请的发明人发现，在上述以往的液晶显示装置中，存在例如下述那样的问题。
(a)当从上述数据驱动器向各漏极线输出显示数据信号时，以相同的时序输出到所有的漏极线。但是，在栅极线的靠近扫描信号输入端的像素和栅极线的远离扫描信号输入端的像素上，扫描信号的波形不同，因此，存在着在TFT元件的显示数据信号(灰度等级电压信号)的写入时间上产生离差这样的问题。
(b)在上述数据驱动器中，在根据水平同步信号汇总地进行数据锁存的时刻产生瞬时电流。这时，存在着因瞬时电流引起的电源电压变动而使数据驱动器和显示装置的可靠性降低这样的问题。
(c)在上述数据驱动器由多个驱动IC构成的情况下，存在着输出上述显示数据用的扫描信号的栅极线和输出黑显示插入用的扫描信号的栅极线之间必须空出不小于芯片间距的间隔这样的问题。其原因是，无法对连接在同一个驱动IC上的2条栅极线进行使其中1条栅极线输出显示数据用的扫描信号、使另1条栅极线输出黑显示插入用的扫描信号这样的控制。因此，在将多个驱动IC串联连接时，存在着在显示数据用的栅极线和黑显示插入用的栅极线的间隔的设定上有一定的限度的问题。
(d)在上述驱动器中，与移位寄存器的前级的逻辑电路的动作电压相比，提供给上述TFT元件的电压非常高，因而存在着无法用以往的电平移动器电路的MOS晶体管的尺寸进行动作的问题。而且，为使电平移动器电路动作，需要尺寸为以往的一倍以上的MOS晶体管，因而存在着使驱动IC变大的问题。
具体地说明上述问题(a)，该问题(a)是由于输入到栅极线的扫描信号在输入端的附近为陡峭的波形、随着远离输入端而变为平缓的波形所产生的。在以往的数据驱动器中，由于是汇总地向各漏极线输出显示数据信号，所以写入时序设于栅极线的输入端的近端或远端中的任一者。因此，存在着在其中的一端会发生写入不充分的状况，使显示品质降低这样的问题。
具体地说明上述问题(b)，在上述数据驱动器中，根据水平同步信号从锁存电路汇总输出的数据，同时驱动电平移动器电路，并选择译码电路的预定的灰度等级电压。这时，在高耐压系统(高电压动作部)的电源和地(GND)之间，将流过与输出数相当的电平移动器电路的电流，因此，如输出数增加，则瞬时电流与之相应地增大。因而电源电压的变动增大。这种问题，例如在汽车导航系统等的车载用液晶显示装置中尤为显著。
发明内容
本发明的目的在于，提供一种在液晶显示装置中能够减小栅极线延伸方向的像素的TFT元件的写入时间的离差的技术。
本发明的另一个目的在于，提供一种在液晶显示装置中能够减小在数据驱动器中产生的瞬时电流的峰值，能够使数据驱动器和显示装置的可靠性提高的技术。
本发明的另一个目的在于，提供一种在液晶显示装置中能够将多个扫描驱动IC串联连接、且提高输出显示数据用的扫描信号的栅极线和输出黑显示插入用的扫描信号的栅极线的组合自由度的技术。
本发明的另一个目的在于，提供一种在液晶显示装置中能够用以往的尺寸的MOS晶体管使电平移动器电路动作的技术。
本发明的上述以及其他的优点和新的特征，将通过本说明书的记述和附图来得到明确。
说明本申请所公开的发明的概要如下。
(1)一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，所述显示装置的特征在于：上述数据驱动器，包括内部控制信号生成电路，将上述多条漏极线划分为多个块，基于来自上述显示控制电路的水平同步时钟信号生成按每个块设定向各块的漏极线输出数据信号的时序的内部控制信号；寄存电路，记录了上述块的划分的设定、输出上述数据信号的时序的延迟方向和延迟宽度的设定、内部控制信号的上升沿和下降沿的设定，是一种具有按每个块输出上述数据信号的功能的显示装置。
(2)在上述(1)的显示装置中，上述内部控制信号生成电路，从上述栅极线的靠近上述扫描信号的输入端的块到离得远的块，使输出上述数据信号的时序越来越延迟。
(3)在上述(1)或(2)的显示装置中，上述数据驱动器，由连接在公用总线布线上的多个驱动IC构成，上述各驱动IC，分别具有上述内部控制信号生成电路和寄存电路，上述显示控制电路，生成按每个上述驱动IC汇集了上述块的划分的设定、输出上述数据信号的时序的延迟方向和延迟宽度的设定、内部控制信号的上升沿和下降沿的设定的寄存数据，将其输出到各驱动IC，上述各驱动IC，基于所输入的寄存数据中的分配给自身的驱动IC的寄存数据，生成内部控制信号。
(4)在上述(3)的显示装置中，上述各驱动IC，具有对各自进行识别的地址信息，上述显示控制电路，生成包含上述地址信息的寄存数据，将其输出到各驱动IC。
(5)在上述(3)的显示装置中，上述各驱动IC，在分配给自身的驱动IC的寄存数据的读入结束后，向下一级的驱动IC传送载波信号。
(6)一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，该显示装置的特征在于：上述数据驱动器，包括暂时保持显示数据的数据锁存电路；保持从上述数据锁存电路按时分方式传送来的显示数据直到其达到1水平同步期间的第一锁存电路；保持上述1水平同步期间的显示数据的第二锁存电路；接收由上述第二锁存电路保持着的显示数据，变换上述显示数据的信号电平的电平移动器电路；生成与由上述电平移动器电路变换后的显示数据的信号电平对应的模拟信号的译码电路；将由上述译码电路生成的模拟信号放大的输出电路；将由上述输出电路放大后的模拟信号输出到漏极线的开关电路；以及从上述第二锁存电路向上述电平移动器电路传送上述显示数据时将上述多条漏极线划分为多个块，使对每个块传送上述显示数据的时序错开的水平同步信号延迟电路。
(7)在上述(6)的显示装置中，上述第二锁存电路，具有锁存电路和多路复用电路，上述水平同步信号延迟电路，具有上述锁存电路用的延迟电路和上述多路复用电路用的延迟电路。
(8)在上述(6)或(7)的显示装置中，上述水平同步信号延迟电路，随着从上述漏极线的配置方向的中央附近的块到端部的块，使传送上述显示数据的时序延迟。
(9)一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，该显示装置的特征在于：上述扫描驱动器，由多个驱动IC构成，各驱动IC，包括：显示数据控制用的第一移位寄存电路；黑插入数据用的第二移位寄存电路；选择上述第一移位寄存电路的输出或第二移位寄存电路的输出的任何一个的选择开关电路。
(10)在上述(9)的显示装置中，上述扫描驱动器，具有接收上述第一移位寄存电路或第二移位寄存电路的输出并变换上述接收到的输出的信号电平的电平移动器电路，在上述选择开关电路和上述移位寄存电路之间，具有将上述移位寄存电路的输出信号变换为具有3值的不同电压电平的输出信号的锁存电路。
(11)在(9)或(10)的显示装置中，上述各驱动IC串联连接。
(12)一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，所述显示装置的特征在于：上述扫描驱动器，具有变换从移位寄存电路输出的信号的信号电平的电平移动器电路，上述电平移动器电路，具有以低电压电源进行动作的第一电路部和以高电压电源进行动作的第二电路部，上述第一电路部，具有暂时保持所输入的信号的锁存电路，上述第二电路部，至少具有2个P沟道MOS晶体管和2个N沟道MOS晶体管，第一N沟道MOS晶体管，它的栅电极与上述第一电路部的第一输出端连接，它的漏电极与第一P沟道MOS晶体管的漏电极及第二P沟道MOS晶体管的栅电极连接，第二N沟道MOS晶体管，它的栅电极与上述第一电路部的第二输出端连接，它的漏电极与上述第二P沟道MOS晶体管的漏电极、上述第一P沟道MOS晶体管的栅电极连接。
(13)在(12)的显示装置中，上述第一电路部，具有第三P沟道MOS晶体管、第三N沟道MOS晶体管、第四N沟道MOS晶体管、第五N沟道MOS晶体管，上述第三P沟道MOS晶体管的栅电极与基于上述移位寄存电路的输出端和第一允许信号的输入信号的输入端连接，上述第三N沟道MOS晶体管，它的栅电极与第二允许信号的输入端连接，它的漏电极通过上述第三P沟道MOS晶体管的漏电极和“非”门与上述第四N沟道MOS晶体管的栅电极连接，上述第四N沟道MOS晶体管的源电极，与上述第三P沟道MOS晶体管的漏电极连接，上述第五N沟道MOS晶体管，它的栅电极与第三允许信号的输入端连接，它的漏电极与上述第四N沟道MOS晶体管的漏电极连接，上述第一输出端，与上述第三P沟道MOS晶体管的漏电极连接，上述第二输出端，从上述第三P沟道MOS晶体管的漏电极和上述第四N沟道MOS晶体管的源电极的节点通过“非”门与后级连接。
(14)在上述(13)的显示装置中，上述第二允许信号和上述第三允许信号，由差动放大电路生成。
在本发明的显示装置中，为了减小对沿栅极线的延伸方向排列的各像素的TFT元件的写入时间的离差，使上述数据驱动器的结构和对数据驱动器输入的控制数据按上述方式(1)～方式(5)实施。即，如上述方式(1)所示，在上述数据驱动器中，生成上述内部控制信号，并按对每个块不同的时序输出显示数据信号。这时，向各块的漏极线输出显示数据信号的时序，例如，如上述方式(2)所示，使离栅极线的输入端远的块的输出时序延迟。按照这种方式，能够调整对靠近上述扫描信号的波形陡峭的输入端的像素的TFT元件的写入时间和对离输入端远的像素的TFT元件的写入时间。因此，可以防止因写入时间的离差而引起的显示品质的降低。
另外，当上述数据驱动器由连接在公用总线布线上的多个驱动IC构成时，例如，如上述方式(3)所示，按每个驱动IC汇集内部控制信号的设定所需的寄存数据，输入到各驱动IC即可。这时，若上述各驱动IC具有地址信息，则上述寄存数据按上述方式(4)那样做成即可。另外，当不具备地址信息时，按上述方式(5)那样做成即可。
另外，在本发明的显示装置中，为减小在数据驱动器中产生的瞬时电流的峰值并提高数据驱动器和显示装置的可靠性，而使上述数据驱动器的结构按上述方式(6)～方式(8)实施。即，当从上述第二锁存电路向电平移动器电路传送显示数据时，划分为多个块并分多次传送。这时，第二锁存电路的结构，例如按上述方式(7)那样实施。而且，当按上述每个块传送显示数据时，例如，按上述方式(8)那样进行。按照这种方式，能够将驱动了电平移动器电路时产生的瞬时电流分散，由此能使峰值降低，因此，能够提高数据驱动器和显示装置的可靠性。
另外，在本发明的显示装置中，为了将多个扫描驱动IC串联连接、且将黑显示插入用的扫描信号输出到任意的栅极线上，而使扫描驱动器的结构按上述方式(9)实施。按照这种方式，能够对与同一个驱动IC连接的不同的栅极线同时输出显示数据用的扫描信号和黑显示插入用的扫描信号。这时，若按照上述方式(10)，则能够延长数据的取入时间，使显示画质进一步提高。另外，在构成如上述方式(9)和方式(10)那样的结构的情况下，能够如上述方式(11)那样将多个驱动IC串联连接。
另外，在本发明的显示装置中，为了用以往的尺寸的MOS晶体管使电平移动器电路动作，使电平移动器电路的结构按上述方式(12)实施。这时，上述第一电路部的结构，例如，按上述方式(13)和方式(14)实施。这样，上述第一电路部的MOS晶体管能以最小的尺寸构成，并且不需要为进行反转而流过电流。因此，能够抑制消耗电流，不增大MOS晶体管的尺寸也能使电平移动器电路动作。
附图说明
图1是表示应用本发明的显示装置的概略结构的示意图，是表示液晶显示装置的结构例的框图。
图2是表示应用本发明的显示装置的概略结构的示意图，是表示液晶显示板的结构例的电路图。
图3是表示应用本发明的显示装置的概略结构的示意图，是说明1个像素的结构和动作的图。
图4是用于说明本发明的实施例1的液晶显示装置的动作原理的示意图，是说明漏极线的划分方法的图。
图5是用于说明本发明的实施例1的液晶显示装置的动作原理的示意图，是说明显示数据的输出方法的图。
图6是用于说明本发明的实施例1的液晶显示装置的动作原理的示意图，是说明延迟量的设定方法的图。
图7是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是表示数据驱动器的结构例的框图。
图8是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是说明显示数据的输出时序的图。
图9是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是说明内部控制信号的生成方法的图。
图10是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是表示内部控制信号生成电路的初级的结构例的电路图。
图11是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是表示内部控制信号生成电路的移位寄存器用时钟信号的结构例的电路图。
图12是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是表示内部控制信号生成电路的第2级以后的结构例的电路图。
图13是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是说明移位寄存器的输入方法的图。
图14是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是说明移位寄存器的输入方法的图。
图15是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是说明移位寄存器的输入例的图。
图16是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是说明移位寄存器的输入例的图。
图17是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，是说明移位寄存器的输入例的图。
图18是用于说明显示数据的传送方法的示意图，是表示仅将扫描驱动器配置在一边时的传送方法的例子的图。
图19是用于说明显示数据的传送方法的示意图，是表示将扫描驱动器配置在相对的2边时的传送方法的例的图。
图20是表示本发明的实施例2的显示装置的概略结构的示意图，是表示数据驱动器的结构例的框图。
图21是表示本发明的实施例2的显示装置的概略结构的示意图，是表示从水平同步信号延迟电路到译码电路的结构例的电路框图。
图22是表示本发明的实施例2的显示装置的概略结构的示意图，是表示从水平同步信号延迟电路到译码电路的结构例的电路框图。
图23是用于说明显示数据的取入的延迟方法的示意图。
图24是表示本发明的实施例3的显示装置的概略结构的示意图，是表示扫描驱动器的结构例的框图。
图25是表示本发明的实施例3的显示装置的概略结构的示意图，是表示移位寄存电路的结构例的电路框图。
图26是表示本发明的实施例3的显示装置中的扫描信号的时序波形的示意图。
图27是表示本发明的实施例3的扫描驱动器中的3值选择器电路的结构例的电路图。
图28是说明3值选择器电路的动作的波形图。
图29是表示3值输出时的扫描信号的输出波形的图。
图30是说明3值输出的作用效果的图。
图31是表示移位寄存电路的结构例的图，是示意地示出的电路图。
图32是表示移位寄存电路的结构例的图，是具体地示出图31的电路的电路图。
图33是表示本发明的实施例4的显示装置的概略结构的示意图，是表示扫描驱动器的结构例的框图。
图34是表示本发明的实施例4的显示装置的概略结构的示意图，是表示电平移动器电路的结构例的框图。
图35是说明本发明的实施例4的电平移动器电路的动作的示意图。
图36是表示用于与本发明的实施例4的电平移动器电路进行比较的以往的电平移动器电路的结构例的图。
图37是表示图36中示出的电平移动器电路的动作的图。
图38是表示生成高耐压的允许信号的差动电路的结构例的电路图。
图39是说明本发明的实施例4的效果的示意图。
具体实施方式
以下，参照附图并与实施方式(实施例)一起详细说明本发明。
此外，在用于说明实施例的所有附图中，具有相同功能的标以相同的标号，其重复的说明从略。
图1～图3是表示应用本发明的显示装置的概略结构的示意图，图1是表示液晶显示装置的结构例的框图，图2是表示液晶显示板的结构的电路图，图3是说明1个像素的结构和动作的图。
应用本发明的显示装置，例如，如图1所示，是具有液晶显示板1、数据驱动器2、扫描驱动器3、时序控制器4、以及液晶驱动电源5的液晶显示装置。
上述液晶显示板1，例如，如图2和图3所示，按矩阵状配置有多条漏极线DL和多条栅极线GL，各漏极线DL与数据驱动器2连接，各栅极线GL与扫描驱动器3连接。而且，在液晶显示板1上，由邻接的2条漏极线DL和邻接的2条栅极线GL所包围的区域为1个像素区域，并在各像素区域内配置有TFT元件、像素电极PX和公用电极CT。这时，TFT元件的栅电极与上述邻接的2条栅极线中的一条栅极线GL连接，漏电极与上述邻接的2条漏极线中的一条漏极线DL连接。而且，TFT元件的源电极与像素电极PX连接。另外，在像素电极PX和与公用信号线CL连接的公用电极CT之间形成电容元件。
当由这种液晶显示板1显示图像时，在从数据驱动器2向各漏极线DL输出显示数据信号的状态下，从扫描驱动器3向各栅极线GL依次输出扫描信号。这时，数据驱动器2和扫描驱动器3的各信号的输出的时序由时序控制器4控制。
[实施例1]
图4～图6是用于说明本发明的实施例1的液晶显示装置的动作原理的示意图，图4是说明漏极线的划分方法的图，图5是说明显示数据的输出方法的图，图6是说明延迟量的设定方法的图。
本实施例1的液晶显示装置，是以防止对上述液晶显示板1上沿栅极线GL的延伸方向排列的各像素的TFT元件写入数据的时间的离差的发生为目的的显示装置。在这种液晶显示装置中，例如，如图4所示，将配置在液晶显示板1上的多条漏极线DL划分为多个块DBL1～DBLn。而且，当从数据驱动器2向各漏极线DL输出显示数据信号(灰度等级电压信号)时，例如图5所示，使对各块DBL1～DBLn输出的时序错开。这时，具体地说，如图5所示，从栅极线GL的最靠近输入端(扫描驱动器3)的块DBL1到离得最远的块DBLn，使输出的时序越来越延迟。
另外，将显示数据信号的输出时序延迟时的延迟量(延迟时间)，基于各块DBL2～DBLn内的栅极线GL的扫描信号的波形的平缓程度来设定。输入到栅极线GL的扫描信号的理想波形，例如，是像图6中用虚线示出的扫描信号的波形Vg(ideal)那样的矩形。但是，从扫描驱动器3向栅极线GL输出的扫描信号，在到达各块的区域之前波形变得平缓了。这时，离扫描驱动器3最近的块DBL1内的扫描信号的波形Vg(DBL1)，如图6所示，上升沿陡峭、下降沿也陡峭。另一方面，离扫描驱动器3最远的块DBLn内的扫描信号的波形Vg(DBLn)，如图6所示，上升沿平缓，下降沿也平缓。
在以往的液晶显示装置中，如图6的下侧所示，对所有的漏极线以相同的时序输出显示数据信号DATA。另外，在液晶显示装置中，扫描信号和显示数据信号的时序，通常根据栅极远端的波形Vg(far)和显示数据信号DATA的最低电位的关系来决定，以免写入下一个显示数据信号。因此，像栅极近端的波形Vg(near)那样的上升沿和下降沿陡峭的区域上的写入时间WTne、WTne′，比栅极远端的写入时间WTf、WTf短。
因此，在本实施例1的液晶显示装置中，对块DBL1，根据扫描信号的波形Vg(DBL1)和显示数据信号DATA(DBL1)的最低电位的关系确定显示数据信号DATA(DBL1)的输出时序。而且，对块DBLn，根据扫描信号的波形Vg(DBLn)和显示数据信号DATA(DBLn)的最低电位的关系确定显示数据信号DATA(DBLn)的输出时序。按照这种方式，例如，如图6所示，栅极近端的块DBL1的显示数据信号DATA(DBL1)的重写时刻与栅极远端的块DBLn的显示数据信号DATA(DBLn)的重写时刻产生Δt(秒)的时间差。就是说，能够通过将对栅极近端的块DBL1的显示数据信号的输出时序提早Δt(秒)而弥补在栅极近端的块DBL1内的写入时间的不足。由此，能够使栅极近端的块DBL1内的写入时间WT1、WT1′与栅极远端的块DBLn内的写入时间WTn、WTn′大致相等。此外，在图6中仅示出离扫描驱动器3最近的块DBL1和最远的块DBLn，但实际上为了使所有的块DBL1～DBLn内的显示数据的写入时间大致相等而设定输出时序。
图7～图17是说明本实施例1的液晶显示装置中的数据驱动器的结构例和动作的示意图，图7是表示数据驱动器的结构例的框图，图8是说明显示数据的输出时序的图，图9是说明内部控制信号的生成方法的图，图10是表示内部控制信号生成电路的初级的结构例的电路图，图11是表示内部控制信号生成电路的移位寄存器用时钟信号的结构例的电路图，图12是表示内部控制信号生成电路的第2级以后的结构例的电路图，图13和图14是说明移位寄存器的输入方法的图，图15～图17是说明移位寄存器的输入例的图。
在本实施例1的液晶显示装置中，在将从数据驱动器2向各块DBL1～DBLn的漏极线DL输出显示数据信号的时序错开(延迟)的情况下，例如，使数据驱动器2为如图7所示的结构。在图7所示的数据驱动器2的结构中，数据锁存电路201、移位寄存电路202、第1锁存电路203、第2锁存电路204A、第3锁存电路204B、电平移动器电路205、译码电路206、基准电压生成电路207、输出电路208、以及开关电路209的结构，是以往的数据驱动器也具备的结构。另外，在本实施例1的显示装置中，除上述各构成电路以外，还备有生成上述内部控制信号的内部控制信号生成电路210、预先存储用于内部控制信号的生成的设定的延迟寄存电路211。
在数据驱动器2中，首先由数据锁存电路201暂时保持从外部输入的显示数据，并按时分方式传送到第1锁存电路203。第1锁存电路203，保持按时分方式传送来的显示数据直到达到1水平同步期间。然后，只要达到1水平同步期间就传送到第2锁存电路204A。第2锁存电路204A，根据水平同步信号，将所保持的显示数据传送到第3锁存电路204B，第3锁存电路204B，根据来自内部控制信号生成电路210的内部控制信号，将显示数据传送到电平移动器电路205。电平移动器电路205，将接收到的显示数据的信号电平变换后传送到译码电路206。译码电路206，根据由基准电压生成电路207生成的基准电压和从电平移动器电路205接收到的显示数据，生成与显示数据的信号电平对应的灰度等级电压信号(模拟信号)，将其传送到输出电路208。
另外，第1锁存电路203，一边将显示数据传送到第2锁存电路204A，一边将指示各块DBL1～DBLn的输出时序的寄存数据传送到延迟寄存电路211。延迟寄存电路211，根据寄存数据将输出时序的设定所需的信息传送到内部控制信号生成电路210。内部控制信号生成电路210，根据接收到的信息生成内部控制信号，将其传送到第3锁存电路204B和输出电路208。此时生成的内部控制信号，例如，如图8的CL1D1～CL1Dn所示，是将各块DBL1～DBLn的输出时序设定为使其与在数据驱动器2的内部生成的时钟信号CL2同步的信号。
输出电路208，将从译码电路206接收到的灰度等级电压信号放大，并根据内部控制信号以对每个块设定的时序将灰度等级电压信号传送到开关电路209。然后，开关电路209按接收到的灰度等级电压信号顺序将这些灰度等级电压信号依次输出到漏极线DL。
当由内部控制信号生成电路210生成内部控制信号时，例如，如图9所示，需要内部控制信号CL1D1～CL15的上升沿设定RS1及CL1D1和EQ2的下降沿设定RS2、延迟宽度的设定RS3、延迟块的划分的设定RS4、所延迟的方向的设定RS5、均衡信号EQ的设定。这时，内部控制信号的上升沿设定RS1和下降沿设定RS2，例如，通过寄存器设定而用内部时钟信号CL2的计数值来设定。另外，延迟宽度的设定RS3，由将内部时钟信号CL2分频后的移位寄存用时钟信号设定。延迟块的划分的设定RS4，例如，相对于前级的内部时钟信号延迟时设定为“1”、不延迟时设定为“0”。在所延迟的方向的设定RS5中，设定从第1个块DBL1向第N个块DBLN延迟还是按其相反顺序延迟。
这时，最初输出的块的内部控制信号CL1D1由计数电路生成、其余的内部控制信号CL1D2～CL1D5由移位寄存器生成。
生成上述最初输出的块的内部控制信号CL1D1和均衡信号EQP1的计数电路，例如，具有如图10所示的结构。在该计数电路中，利用触发电路、内部控制信号的上升沿设定RS1和下降沿设定RS2、以及均衡信号的下降沿设定RS6，根据由时序控制器所输入的水平同步时钟信号CL1P和内部时钟信号CL2等生成内部控制信号CL1D1和均衡信号EQP1。
另外，其余的内部控制信号，由移位寄存器用时钟信号电路和移位寄存电路基于由上述计数电路生成的内部控制信号CL1D1设定对该内部控制信号CL1D1延迟多少而生成。这时，移位寄存器用时钟信号电路，例如，具有如图11所示的结构。在该移位寄存器用时钟信号电路中，以内部时钟信号CL2的1个周期为基准，生成为其2倍、4倍、8倍、16倍的延迟时钟信号。
另外，上述移位寄存电路，例如，具有如图12所示的结构。在该移位寄存器中，根据由上述计数电路生成的内部控制信号CL1D1、由上述移位寄存器用时钟信号电路生成的延迟时钟信号、延迟块的划分的设定RS4和所延迟的方向的设定RS5，生成其余块的内部控制信号CL1D2～CL1DN。
上述数据驱动器，通常由多个驱动IC(驱动器芯片)DD构成，如图13和图14所示，各驱动ICDD由公用总线布线连接。这时，要传送到各驱动ICDD的数据汇总地传送到各布线上。因此，各驱动ICDD，需要预先能够判别在接收到的数据中哪个部分是用于其自身的驱动IC的数据。这时，例如，如图13所示，如果在各驱动ICDD中具有用于识别的地址信息，则将地址信息附加在各驱动ICDD用的数据的起始进行发送。按照这种方式，各驱动ICDD能够读取附加了自身的地址信息的部分的数据作为所分配的数据。
另外，当在各驱动ICDD中没有用于识别的地址信息时，预先指定从最初的1个数据起逐个地计数的第几个数据为各驱动ICDD的数据的输入开始数据，如图14所示，在各驱动ICDD读完分配给其自身的数据的时刻，向下一级驱动IC传送载波信号。
以下，作为数据驱动器的输入接口的一例，用图15～图17说明被称为mini-LVDS的接口时的显示数据的输入方法。
在上述mini-LVDS接口中，通常，数据输入线(公用总线布线)为6条，显示数据如图15所示，以串行数据的方式从时序控制器4进行传送。这时，第2驱动器(driver)，将来自第1驱动器(driver)的载波作为允许信号EIO，开始取入数据。
然后，例如图16所示，若将CS信号变为H(高电平)这一情况作为寄存器设定模式，并将生成内部控制信号所需的寄存器设定用的值写入到数据的起始的8位(bit)的值中，则基于该值设定延迟寄存电路211的值。
当在显示数据的起始写入寄存器设定用的值时，例如，如图17所示，写入由数据线LV0传送的数据的起始的8位部分R00～R07、由数据线LV1传送的数据的开头的8位的R10～R17、由数据线LV2传送的数据的开头的8位的R20～R27、由数据线LV3传送的数据的起始的8位的R30～R37、由数据线LV4传送的数据的起始的8位的R40～R47、由数据线LV5传送的数据的起始的8位的R50～R57。这时，对于由数据线LV0传送的数据的起始的8位的R00～R07，例如，如下面的表1所示，写入设定延迟方向和延迟宽度的值。就是说，当延迟方向为从第1块到第17块时，例如，使由数据线LV0传送的数据位R01为“1”、数据位R02为“0”。另外，关于延迟宽度，只使与要设定的宽度对应的数据位为“1”、其余的数据位为“0”。
【表1】
      延迟方向设定                      延迟宽度设定
  R00   R01   R02   R03   R04   R05   R06   R07
  --   1→17   17→1   无   CL2/2   CL2/4   CL2/8   CL2/16
另外，对由数据线LV1传送的数据的起始的8位的R10～R17和由数据线LV2传送的数据的起始的8位的R20～R27，例如，如下面的表2和表3所示，写入设定延迟块的划分、即使哪个块和块之间延迟的值。就是说，只使与要产生延迟的块之间对应的数据位为“1”、其余的数据位为“0”。
【表2】
                                            延迟块划分设定(1)
  R10   R11   R12   R13   R14   R15   R16   R17
  9-10   10-11   11-12   12-13   13-14   14-15   15-16   16-17
【表3】
                                 延迟块划分设定(2)
  R20   R21   R22   R23   R24   R25   R26   R27
  1-2   2-3   3-4   4-5   5-6   6-7   7-8   8-9
另外，对由数据线LV3传送的数据的起始的8位的R30～R37，例如，如下面的表4-1所示，写入设定内部控制(内部CL1)信号的上升沿的值。该上升沿的设定，用时钟信号的8位计数值指定，并根据各数据位R30～R37的值(“1”或“0”)的组合设定上升时间。这时，具体地说，例如，如下面的表4-2所示，根据取决于各数据位R30～R37的值的8位计数值，将上升时间(延迟时钟脉冲数)设定为从0时钟脉冲(无延迟)到255时钟脉冲中的任一个值。
【表4-1】
                       内部CL1初始延迟上升沿设定
  R30   R31   R32   R33   R34   R35   R36   R37
  [0]   [1]   [2]   [3]   [4]   [5]   [6]   [7]
【表4-2】
  8位计数值   延迟时钟脉冲数
  8h’00   0(无延迟)
  8h’01   1
  8h’02   2
  ...   ...
  8h’ff   255
另外，对由数据线LV4传送的数据的起始的8位的R40～R47，例如，如下面的表5-1所示，写入设定内部控制(内部CL1)信号的下降沿的值。该下降沿的设定，也用时钟信号的8位计数值指定，并根据各数据位R40～R47的值(“1”或“0”)的组合设定下降时间。这时，具体地说，例如，如下面表5-2所示，根据由各数据位R40～R47的值确定的8位计数值，将下降时间(延迟时钟脉冲数)设定为从0时钟脉冲(无延迟)到255时钟脉冲中的任一个值。
【表5-1】
                     内部CL1初始延迟下降沿设定
  R40   R41   R42   R43   R44   R45   R46   R47
  [0]   [1]   [2]   [3]   [4]   [5]   [6]   [7]
【表5-2】
   8位计数值   延迟时钟脉冲数
   8h’00   0(无延迟)
   8h’01   1
   8h’02   2
   ...   ...
   8h’ff   255
另外，对由数据线LV5传送的数据的起始的8位的R50～R57，例如，如下面的表6-1所示，写入设定均衡信号的上升沿的值。该上升沿的设定，用时钟信号的8位计数值指定，并根据各数据位R50～R57的值(“1”或“0”)的组合设定上升时间。这时，具体地说，例如，如下面的表6-2所示，根据取决于各数据位R50～R57的值的8位计数值，将上升时间(延迟时钟脉冲数)设定为从0时钟脉冲(无延迟)到8时钟脉冲的任一个值。
【表6-1】
                   均衡信号初始延迟上升沿设定
  R50   R51   R52   R53   R54   R55   R56   R57
  [0]   [1]   [2]   [3]   [4]   [5]   [6]   [7]
【表6-2】
  8位计数值   延迟时钟脉冲数
  8h’00   0(无延迟)
  8h’01   1
  8h’02   2
  ...   ...
  8h’ff   255
图18和图19是用于说明显示数据的传送方法的示意图，图18是表示仅将扫描驱动器配置在一边时的传送方法的例子的图，图19是表示将扫描驱动器配置在相对的2边时的传送方法的例子的图。
在本实施例1所述的显示数据信号的输出方法中，不仅能够将各块的输出时序延迟，而且还能够控制所延迟的方向。
作为上述液晶显示板1，例如，如图18所示，一般是将扫描驱动器(驱动ICGD)配置在显示板的一个边上。在这种液晶显示板的情况下，如图18所示，可以从离上述扫描驱动器最近的驱动ICDD1到最远的驱动IC DD8依次输入来自时序控制器4的显示数据和寄存数据，并生成延迟宽度随着远离扫描驱动器而增大的内部控制信号。
但是，在上述液晶显示板1上，例如，如图19所示，也可以将扫描驱动器的驱动ICGD配置在显示板的相对的2边。在为这种液晶显示板的情况下，如图19所示，存在延迟方向彼此相反的2种栅极线。因此，如果像本实施例1这样连延迟方向也能够控制，则即使在如图19所示的液晶显示板的情况下，也能够按照通过各块的栅极线的延迟方向延迟各块的显示数据的输出时序。
如上所述，按照本实施例1的液晶显示装置，通过将漏极线划分为多个块并将对各块的显示数据的输出的时序错开(延迟)，能够调整沿栅极线的延伸方向排列的各像素的TFT元件的数据写入时间。因此，能够防止因数据写入的不充分而引起的显示不均匀、显示品质的降低。
[实施例2]
图20～图22是表示本发明的实施例2的显示装置的概略结构的示意图，图20是表示数据驱动器的结构例的框图，图21和图22是表示从水平同步信号延迟电路到译码电路为止的结构例的电路框图。
本实施例2的液晶显示装置，是以减小在数据驱动器中产生的瞬时电流的峰值并防止数据驱动器和显示装置的可靠性降低为目的的显示装置。在这种液晶显示装置中，数据驱动器2，例如具有如图20所示的结构。在图20所示的数据驱动器2的结构中，数据锁存电路201、移位寄存电路202、第1锁存电路203、第2锁存电路204、电平移动器电路205、译码电路206、基准电压生成电路207、输出电路208、开关电路209、时钟信号生成电路212这样的结构，是以往的数据驱动器也具备的结构。在本实施例2的显示装置中，除上述各构成电路以外，还备有水平同步信号延迟电路213。
水平同步信号延迟电路213，例如图21和图22所示，由触发电路那样的时钟同步式的延迟电路构成。这时，由第2锁存电路204所保持的将要输出到各漏极线的显示数据，划分为几个块，并以块为单位生成使水平同步信号延迟的延迟信号，输入到第2锁存电路。这时，显示数据例如划分为大约10个块到20个块。
另外，当数据驱动器2是与一般的点反转对应的驱动器时，如图22所示，作为使电平移动器电路动作的时序，具有选择HV译码器(Decoder)或LV译码器(Decoder)的多路复用器，所以该切换的时序也必须改变。因此，在本实施例2中，在水平同步信号延迟电路213内，设有生成使上述多路复用脉冲延迟的延迟信号Φ1的系统和生成使上述第2锁存电路的数据锁存脉冲延迟的延迟信号Φ2的系统这2个系统的延迟电路。
这时，对于第2锁存电路204的各块，输入由使水平同步信号CL1与时钟信号同步的延迟电路所生成的延迟信号Φ2。因此，第2锁存电路204，按照延迟信号Φ2的种类，以块为单位分成多次地取入由第1锁存电路203所保持的1水平同步期间的显示数据。就是说，通过分成多次地取入以往汇总取入的显示数据，来减少同时驱动的电平移动器电路的数量。因此，能够避免驱动电平移动器电路并由译码电路选择灰度等级电压时产生的瞬时电流的集中。其结果是，能够降低瞬时电流的峰值，并能减小电源电压的变动。因此，能够提高数据驱动器2和显示装置的可靠性。
图23是用于说明显示数据的取入的延迟方法的示意图。
当使第2锁存电路204的显示数据的取入延迟时，优选的是，例如图23所示，在划分后的块中从位于中心的块开始输出、随着趋向两端而延迟输出。在图23示出的例子中，将第2锁存电路204划分为20个块，从一端的块开始依次标以序号1、2、3、...20。这时，从位于中心的第10块和第11块开始输出，位于两端的第1块和第20块最后输出。按照这种方式，例如，当数据驱动器由多个驱动IC构成、各驱动IC具有如图20～图22所示的结构时，能够降低发生各驱动IC的块之间的不均的可能性。
如上所述，按照本实施例2的显示装置，当由第2锁存电路204取入1水平同步期间的显示数据时，通过划分为多个块进行取入，能够避免驱动电平移动器电路时的瞬时电流的集中，能够提高数据驱动器2和显示装置的可靠性。
另外，由于能够减小因瞬时电流引起的电源电压的变动，能够排除旁路电容器等抑制变动的电路部件。因此，本实施例2的结构，优选的是，例如应用于汽车导航系统之类的车载用液晶显示装置等。
另外，在本实施例2中，说明了避免上述瞬时电流的集中的数据驱动器的结构和动作，但当然也可以将在上述实施例1中说明过的结构与本实施例2的结构进行组合。就是说，也可以设置水平同步信号延迟电路213并将电平移动器电路204的显示数据的取入分散而避免瞬时电流的集中，并按每个块延迟从数据驱动器输出的时序。此外，只要是块间的相位错开的结构，甚至例如只错开了半周期的结构，也能同样地进行动作。
[实施例3]
图24和图25是表示本发明的实施例3的显示装置的概略结构的示意图，图24是表示扫描驱动器的结构例的框图，图25是表示移位寄存电路的结构例的电路框图。
本实施例3的液晶显示装置，是以当显示图像(影像)时在按一定的间隔插入黑显示的液晶显示装置中将多个扫描驱动IC串联连接、且提高输出显示数据用的扫描信号的栅极线和输出黑显示插入用的扫描信号的栅极线的组合自由度为目的的显示装置。在这种液晶显示装置中，扫描驱动器3，例如，如图24所示，具有输入部301、移位寄存部302、电平移动器电路303、3值选择器电路304、输出缓冲电路305、以及输出部306。其中，输入部301、输出缓冲电路305及输出部306，也可以是与以往的扫描驱动器3相同的结构。
另外，上述移位寄存部302，如图24和图25所示，具有第1移位寄存器(移位寄存器1)302a、第2移位寄存器(移位寄存器2)302b、以及将各移位寄存器302a、302b的输出的任一者输出到电平移动器电路303的选择开关302c。这时，第1移位寄存器302a作为显示数据用的移位寄存器，第2移位寄存器302b作为黑显示插入用的第2移位寄存器。
图26是表示本实施例3的显示装置中的扫描信号的时序波形的示意图。
本实施例3的显示装置的扫描驱动器3，具有显示数据用的第1移位寄存器302a和黑显示插入用的第2移位寄存器302b。这时，对各移位寄存器302a、302b输入各自独立的DIO信号，即，对第1移位寄存器302a输入第1DIO信号DIO1，对第2移位寄存器302b输入第2DIO信号DIO2。这时，第2DIO信号DIO2由输入信号的时序控制。这时，各DIO信号DIO1、DIO2与输入到选择开关302c的选择信号RSRL的时序波形的关系，例如图26所示。
在本实施例3的显示装置中，作为基于来自第1移位寄存器302a的输出的显示数据用的扫描信号，例如图26所示，在开始时刻t1～时刻t12之间输出S1-SFT1～S1-SFT17。
而作为基于来自第2移位寄存器302b的输出的黑显示插入用的扫描信号，例如图26所示，在开始时刻t1～时刻t12之间输出S2-SFT1～S2-SFT10。
这时，对各栅极线GL从端部起依次标以序号X1～XM，在时间t11～t21之间输出扫描信号的栅极线的关系，如图26所示。例如，在输出黑显示插入用的扫描信号S2-SFT1、S2-SFT2的时刻，输出显示数据用的扫描信号S1-SFT12。当像以往那样移位寄存器为1个时，若在同一芯片内出现这种状况，则在想要保留显示数据信号的像素、即与栅极线GL(X12)连接的像素内写入黑数据。而如本实施例3这样使移位寄存器为2个，就不会写入黑数据。
在图26示出的例子中，在时刻t14或t19，选择S1的寄存器输出，输出显示数据用的扫描信号。即，在与栅极线GL(X12或X16)连接的像素内写入显示数据。当如本实施例3这样使移位寄存器为2个时，在与t14或t19相同周期内的时刻t15或t20，不选择S1的移位寄存器输出而是选择S2的移位寄存器输出，输出黑显示插入用的扫描信号。即，在与栅极线GL(X1～X2或X3～X6)连接的像素内写入黑显示数据。但是，这时，与在t14或t19输出显示数据用扫描信号的栅极线GL(X12或X16)连接的像素不会受到影响。因此，能够防止在想保留显示数据信号的像素、即与栅极线GL(X12)连接的像素内写入黑数据。因此，可以从同一芯片输出显示数据用的扫描信号和黑显示插入用的扫描信号。而且，由此，可以将多个芯片(驱动IC)串联连接。
图27是表示本实施例3的扫描驱动器中的3值选择器电路的结构例的电路图。图28是说明3值选择器电路的动作的波形图。图29是表示3值输出时的扫描信号的输出波形的图。
在本实施例3的扫描驱动器中，由电平移动器电路303和3值选择器电路304进行3值输出。这时，3值选择器电路304，例如具有图27所示的结构。按照这种结构，例如图28所示，除设置显示电平VON、非显示电平VOFF这2种电平以外，还可以设置非显示电平VOFF以下的第3电平VEE。
按照这种方式，实际上输出到各栅极线(X1、X2、...)的操作信号的波形，如图28所示。
图30是说明3值输出的作用效果的图。此外，在图30中，上侧示出3值输出时的波形，下侧示出用于比较的以往的2值输出时的波形。
当如本实施例3这样设置了显示电平VON和非显示电平VOFF、以及非显示电平VOFF以下的第3电平VEE时，输入到栅极线的扫描信号的波形，如图30所示，当从显示电平VON下降，返回到非显示电平VOFF的过程中，将会出现一次这样的情况，即变成非显示电平VOFF以下的第3电平VEE。这时，从显示电平VON的下降，比以往的2值输出时陡峭，这能够缩短下降时间。因此，能够延长数据的取入时间。
对于像以往的扫描驱动器那样只有显示电平VON和非显示电平VOFF的2值的电路结构来说，进行3值输出就意味着电路规模的增加。而且，当一边独立地控制显示数据用的扫描信号和黑显示插入用的扫描信号一边进行3值输出时，不仅需要简单的逻辑电路的组合，而且需要对数据进行锁存。并且，还需要用高耐压系统(高电压动作系统)构成这种电平移动器之后的电路。因此，不仅电路规模变大，其结构也将变得复杂，驱动IC的芯片的尺寸增大。
而如本实施例3所示，通过设置2个移位寄存电路302a、302b并选择其任一者的输出来进行3值输出，能够抑制电路规模的增大，能够抑制驱动IC的芯片尺寸的大型化。
如上所述，按照本实施例3的液晶显示装置，通过由显示数据用的第1移位寄存器302a、黑显示插入用的第2移位寄存器302b、选择各移位寄存器的输出的任一者并传送到电平移动器电路303的选择开关302c来构成移位寄存部302，可以从同一芯片输出显示数据用的扫描信号和黑显示插入用的扫描信号。由此，可以将多个芯片(驱动IC)串联连接。
另外，由电平移动器电路303和3值选择器电路304将扫描信号进行3值输出，能够延长各像素的TFT元件的数据取入时间，能够使显示画质提高。
另外，在本实施例3的扫描驱动器中，对于黑显示插入用的数据，也可以将控制时序和输出数的信号输入到各芯片(驱动IC)，在芯片内用计数电路、锁存电路等生成黑显示插入用的数据并进行控制。
另外，由于采用差动式电平移动器电路作为电平移动器电路303，可以用小规模构成并提供由高耐压系统构成的锁存电路的控制信号电路。
图31和图32是表示移位寄存电路的结构例的图，图31是示意地示出的电路图，图32是具体地示出图31的电路的电路图。
在本实施例3的扫描驱动器中，各移位寄存电路302a、302b，例如，一般具有如图31和图32所示的结构。但是，只要具有传送数据的功能，并不限于这种结构，也可以是其他的电路结构。
[实施例4]
图33和图34是表示本发明的实施例4的显示装置的概略结构的示意图，图33是表示扫描驱动器的结构例的框图，图34是表示电平移动器电路的结构例的框图。
本实施例4的液晶显示装置，是目的在于用以往的尺寸的MOS晶体管使电平移动器电路动作的显示装置。在这种液晶显示装置中，扫描驱动器3，例如，具有如图33所示的结构。图33所示的结构，示出排列了输出数的量的电路块和用于控制该块的信号的结构，具有输入部301、移位寄存部302、电平移动器电路303、输出缓冲电路305、以及输出部306。在本实施例4的扫描驱动器中，移位寄存部302，也可以不是如上述实施例3所述的结构，而是以往的一般的结构。
另外，电平移动器电路303，不需要进行上述实施例3那样的3值输出，而可以做成为以往的2值输出的电路结构。在本实施例4中，电平移动器电路303，如图34所示，使初级为锁存方式的电路303a，第2级为以往的所谓交叉方式的电路303b。
这种结构的电平移动器电路303，在初级的锁存方式的电路303a中，保持从NAND(“与非”)门电路输入的信号LVIN的时钟信号1个周期量，在输入下一个信号之前，用3种允许信号ENBN、HENB、HENBN进行输入信号LVIN的控制和信号保持部分的清除(reset)。
图35是说明本实施例4的电平移动器电路的动作的示意图。
在本实施例4的电平移动器电路303中，如图35所示，首先，由第1允许信号HENB和第二允许信号HENBN进行保持部分的节点清除。接着，由第三允许信号ENBN进行输入信号LVIN的取入。然后，保持所取入的输入信号LVIN的时钟信号1个周期量，之后，在输入下一个周期的信号之前，由第1允许信号HENB和第二允许信号HENBN进行保持部分的节点清除。
当进行了这种动作时，从初级的电路303a向第2级的电路303b传送的两个信号T、B如图35所示。因此，经由第2级的电路303b输出的输出信号OUT如图35所示。
图36是表示用于与本实施例4的电平移动器电路进行比较的以往的电平移动器电路的结构例的图。图37是表示图36中示出的电平移动器电路的动作的图。
以往的电平移动器电路，通常是使第2级的电路303b那样的交叉方式的电路为2级的结构。例如，如图36所示，从2个反相电路输出的输出信号a、b输入到初级的交叉方式的电路的2个P沟道MOS晶体管的各栅极，并且，将从2个N沟道MOS晶体管的漏极输出的输出信号c、d输入到第2级的交叉方式的电路的2个N沟道MOS晶体管的各栅极。然后，从2个P沟道MOS晶体管将输出分别输入到反相电路，最终取出2个输出信号OUT1、OUT2。这时，输入到电平移动器电路的信号LVIN、反相电路的输出信号a、b、初级的交叉方式的电路的输出信号c、d、最终取出的2个输出信号OUT1、OUT2，例如图37所示。这时，图37中的输入信号LVIN和最终的输出信号OUT1的关系，与图35中的输入信号LVIN和输出信号OUT的关系一致。因此，图34中示出的电平移动器电路，具有与图36中示出的电平移动器电路同样的功能。
另外，当比较图34的电平移动器电路和图36中示出的电平移动器电路时，MOS晶体管电路数相同。但是，图34中示出的电路结构不需要图36中示出的电平移动器所需的那么大的电流，因此能够减小每1个晶体管的尺寸。另外，通过使初级的电路从以往的交叉方式变为锁存方式的电路303a，能够减小整个电平移动器电路的尺寸。
但是，在锁存方式的电路303a中，作为第1允许信号HENB和第二允许信号HENBN，必须输入高耐压信号。生成该第1允许信号HENB和第二允许信号HENBN的电路，也可以是交叉方式的电路，但是，采用差动方式的电路能够进一步减小芯片尺寸。
图38是表示生成高耐压的允许信号的差动电路的结构例的电路图。
为生成第1允许信号HENB和第二允许信号HENBN，例如，采用如图38所示的差动放大电路。但是，在本实施例4中，不是用作放大小信号的放大器，而是用作电压变换电路。按照这种方式，可以生成和供给锁存方式的电路303a中所需的高耐压的允许信号HENB、HENBN。
图39是说明本实施例4的效果的示意图。在图39中，从左至右示出本实施例4的电平移动器电路的尺寸、差动放大电路的尺寸、以往的电平移动器电路的尺寸。
以往的电平移动器电路，为增大所流过的电流而必须加大MOS晶体管的尺寸，因此，例如，如图39所示，增大了第1级(初级)的交叉方式的电路的面积。而在本实施例4的电平移动器电路中，无需流过用于使MOS晶体管反转的电流，因而能够减小第1级的锁存方式的电路303a。然而，需要用于生成提供给锁存方式的电路303a的高耐压的允许信号HENB、HENBN的电压变换电路(差动放大电路)。
但是，如图39所示，即使将本实施例4的电平移动器电路303的纵向尺寸(205μm)和电压变换电路(差动放大电路)的纵向尺寸(275μm)加起来也比以往的电平移动器电路的纵向尺寸(635μm)小。
如上所述，按照本实施例4的液晶显示装置，对于电平移动器电路303的结构，使其初级为锁存方式的电路303a、第2级为交叉方式的电路303b，因此能够减小芯片(驱动IC)上的电平移动器电路303的面积。
另外，在本实施例4中，使初级的电路为锁存方式的电路303a，但只要是能够保持输入信号LVIN的电路结构，也可以是其他的电路。
另外，在本实施例4中，初级为锁存方式的电路303a、第2级为交叉方式的电路303b，但并不限于此，例如，也可以使第2级为锁存方式的电路。
另外，在本实施例4中，采用如图38所示的电压变换电路(差动放大电路)生成提供给初级的锁存方式的电路303a的高耐压的允许信号HENB、HENBN，但并不限于此，例如，也可以从扫描驱动器的外部直接提供高耐压信号。
另外，在本实施例4中，举出了在以往的结构的扫描驱动器中改变电平移动器电路303的结构的例，但也可以将在上述实施例3中说明过的结构与本结构组合。
以上，根据实施例具体地说明了本发明，但是，本发明并不限于上述实施例，在不脱离其主旨的范围内，当然可以进行各种变更。

Claims (17)

1.一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，所述显示装置的特征在于：
上述数据驱动器，包括
内部控制信号生成电路，将上述多条漏极线划分为多个块，基于来自上述显示控制电路的水平同步时钟信号，生成按每个块设定向各块的漏极线输出数据信号的时序的内部控制信号；
寄存电路，记录了上述块的划分的设定、输出上述数据信号的时序的延迟方向和延迟宽度的设定、内部控制信号的上升沿和下降沿的设定。
2.根据权利要求1所述的显示装置，其特征在于：
上述内部控制信号生成电路，从上述栅极线的靠近上述扫描信号的输入端的块到离得远的块，使输出上述数据信号的时序越来越延迟。
3.根据权利要求1所述的显示装置，其特征在于：
上述数据驱动器，由连接在公用总线布线上的多个驱动IC构成，
上述各驱动IC，分别具有上述内部控制信号生成电路和寄存电路，
上述显示控制电路，生成按每个上述驱动IC汇集了上述块的划分的设定、输出上述数据信号的时序的延迟方向和延迟宽度的设定、内部控制信号的上升沿和下降沿的设定的寄存数据，将其输出到各驱动IC，
上述各驱动IC，基于所输入的寄存数据中的分配给自身的驱动IC的寄存数据，生成内部控制信号。
4.根据权利要求3所述的显示装置，其特征在于：
上述各驱动IC，具有对各自进行识别的地址信息，
上述显示控制电路，生成包含上述地址信息的寄存数据，将其输出到各驱动IC。
5.根据权利要求3所述的显示装置，其特征在于：
上述各驱动IC，在分配给自身的驱动IC的寄存数据的读入结束后，向下一级的驱动IC传送载波信号。
6.一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，所述显示装置的特征在于：
上述数据驱动器，包括
数据锁存电路，暂时保持显示数据；
第一锁存电路，保持从上述数据锁存电路按时分方式传送来的显示数据直到其达到1水平同步期间；
第二锁存电路，保持上述1水平同步期间的显示数据；
电平移动器电路，接收由上述第二锁存电路所保持的显示数据，变换上述显示数据的信号电平；
译码电路，生成与由上述电平移动器电路变换后的显示数据的信号电平对应的模拟信号；
输出电路，将由上述译码电路生成的模拟信号放大；
开关电路，将由上述输出电路放大后的模拟信号输出到漏极线；以及
水平同步信号延迟电路，从上述第二锁存电路向上述电平移动器电路传送上述显示数据时，将上述多条漏极线划分为多个块，使对每个块传送上述显示数据的时序错开。
7.根据权利要求6所述的显示装置，其特征在于：
上述第二锁存电路，具有锁存电路和多路复用电路，
上述水平同步信号延迟电路，具有上述锁存电路用的延迟电路和上述多路复用电路用的延迟电路。
8.根据权利要求6所述的显示装置，其特征在于：
上述水平同步信号延迟电路，随着从上述漏极线的配置方向的中央附近的块到端部的块，使传送上述显示数据的时序延迟。
9.一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，所述显示装置的特征在于：
上述扫描驱动器，由多个驱动IC构成，
各驱动IC，包括
显示数据控制用的第一移位寄存电路；
黑插入数据用的第二移位寄存电路；以及
选择上述第一移位寄存电路的输出或第二移位寄存电路的输出的任一者的选择开关电路。
10.根据权利要求9所述的显示装置，其特征在于：
上述扫描驱动器，具有接收上述第一移位寄存电路或第二移位寄存电路的输出并变换上述接收到的输出的信号电平的电平移动器电路，
在上述选择开关电路和上述移位寄存电路之间，具有将上述移位寄存电路的输出信号变换为具有3值的不同电压电平的输出信号的锁存电路。
11.根据权利要求9所述的显示装置，其特征在于：
上述各驱动IC串联连接。
12.一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，所述显示装置的特征在于：
上述扫描驱动器，具有变换从移位寄存电路输出的信号的信号电平的电平移动器电路，
上述电平移动器电路，具有以低电压电源进行动作的第一电路部和以高电压电源进行动作的第二电路部，
上述第一电路部，具有暂时保持所输入的信号的锁存电路，
上述第二电路部，至少具有2个P沟道MOS晶体管和2个N沟道MOS晶体管，第一N沟道MOS晶体管，它的栅电极与上述第一电路部的第一输出端连接，它的漏电极与第一P沟道MOS晶体管的漏电极和第二P沟道MOS晶体管的栅电极连接，第二N沟道MOS晶体管，它的栅电极与上述第一电路部的第二输出端连接，它的漏电极与上述第二P沟道MOS晶体管的漏电极和上述第一P沟道MOS晶体管的栅电极连接。
13.根据权利要求12所述的显示装置，其特征在于：
上述第一电路部，具有第三P沟道MOS晶体管、第三N沟道MOS晶体管、第四N沟道MOS晶体管、第五N沟道MOS晶体管，
上述第三P沟道MOS晶体管的栅电极与基于上述移位寄存电路的输出端和第一允许信号的输入信号的输入端连接，
上述第三N沟道MOS晶体管，它的栅电极与第二允许信号的输入端连接，它的漏电极通过上述第三P沟道MOS晶体管的漏电极和“非”门与上述第四N沟道MOS晶体管的栅电极连接，
上述第四N沟道MOS晶体管的源电极，与上述第三P沟道MOS晶体管的漏电极连接，
上述第五N沟道MOS晶体管，它的栅电极与第三允许信号的输入端连接，它的漏电极与上述第四N沟道MOS晶体管的漏电极连接，
上述第一输出端，与上述第三P沟道MOS晶体管的漏电极连接，
上述第二输出端，从上述第三P沟道MOS晶体管的漏电极和上述第四N沟道MOS晶体管的源电极的节点通过“非”门与后级连接。
14.根据权利要求13所述的显示装置，其特征在于：
上述第二允许信号和上述第三允许信号，由差动放大电路生成。
15.一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，所述显示装置的特征在于：
从上述数据驱动器向上述多条漏极线输出上述显示数据信号的时序，当在同一条栅极线进行比较时，离上述扫描驱动器远的位置的上述时序比离上述扫描驱动器近的位置延迟。
16.一种显示装置，包括按矩阵状配置了多条栅极线和多条漏极线的显示板、对各栅极线输出扫描信号的扫描驱动器、对各漏极线输出显示数据信号的数据驱动器、以及控制从上述扫描驱动器输出扫描信号的时序和从上述数据驱动器输出数据信号的时序的显示控制电路，所述显示装置的特征在于：
在将上述多条漏极线划分为多个块的情况下，从上述数据驱动器向上述多条漏极线输出上述显示数据信号的时序，当在同一条栅极线进行比较时，离上述扫描驱动器远的块的上述时序比靠近上述扫描驱动器的块延迟。
17.根据权利要求16所述的显示装置，其特征在于：
当在同一条栅极线进行比较时，从上述数据驱动器向上述多条漏极线输出上述显示数据信号的时序，在同一个上述块内是相同的。
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