CN101640023A - 显示装置和信号驱动器 - Google Patents

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Abstract

本发明涉及一种显示装置和信号驱动器。显示装置包括显示部分(3)；信号驱动器(1)；以及延迟控制电路(23)。显示部分(3)被连接至多个信号线组。信号驱动器(1)被连接至多个信号线组并且在单个水平时段中分别按时序将多个视频数据组输出至多个信号线组。所述时序中的每一个时序从相邻的时序移位预定时间。延迟控制电路(23)在每个水平时段改变预定时间并且将该预定时间提供给信号驱动器。

Description

显示装置和信号驱动器
技术领域
本发明涉及诸如TFT(薄膜晶体管)液晶显示装置、简单矩阵液晶显示装置、电致发光(EL)显示装置或者等离子显示装置这样的显示装置，并且还涉及显示装置的信号驱动器。
背景技术
诸如液晶电视这样的平板显示装置尺寸的增大已经提高了对更高分辨率显示和更加平滑的动作表情的增长需求。为了满足这些需求，要求具有更宽带宽的视频数据，从而促进用于显示装置的时钟加速。但是，时钟加速，显示装置的尺寸的增长对功率的影响，以及劣化的接地阻抗的影响已经引起关于EML(电磁干扰)的问题。
参考图1和图2，将会描述EMI的影响。
通常，信号驱动器101中的D-A转换器16具有高输出阻抗并且不能直接地驱动显示面板3。即，D-A转换器16具有低输出电流能力。因此，具有高输出电流能力的输出放大器电路17(输出缓冲器)被用作信号驱动器101的输出电路。结果，信号驱动器101经由输出放大器电路17能够将视频数据(输出电压)输出至信号线。但是，由于输出放大器电路17的高输出电流能力，当将表示视频数据的信号的电平从高反转成低或者从低反转成高时，瞬态电流(峰值电流)立即流入信号线。由于表示视频数据的信号的同时反转，峰值电流同时流入信号线引起大的噪声。需要减小该噪声。
已知与EMI的减小有关的技术是在日本特许公开专利申请JP-A-Heisei 11-259050(与US6,980,192B1相对应)中描述的“Liquidcrystal display device driving method and driving device(液晶显示装置驱动方法和驱动装置)”。在该申请描述的技术中，当将显示数据从时序控制器4传输到源极驱动器(信号驱动器101)时生成的噪声被减小。为了达到此目的，n个延迟电路被设置在时序控制器4中，其中n个延迟电路分别按时序将n块显示数据输出至n个信号驱动器101，各个时序从前一时序移位预定的时间间隔。
已知与EMI的减小有关的技术是在日本特许公开专利申请JP-P2003-008424A中描述的“Noise reduction circuit of semiconductordevice(半导体器件的噪声减小电路)”。在该申请描述的技术中，半导体器件被用作液晶显示数据控制电路(上面的信号驱动器101)，减小传输信号驱动器101输出时生成的噪声。为了达到此目的，噪声减小电路作为延迟电路被设置在信号驱动器101中，其中噪声减小电路按时序分别输出它们的输出，各个时序从相邻的时序移位预定的时间间隔。
我们已经发现以下事实。如上所述，在JP-A-Heisei 11-259050中描述的技术中，当将显示数据从时序控制器4传输至信号驱动器101时，时序控制器4中的n个延迟电路按时序将n块显示数据分别输出至n个信号驱动器101，各个时序从相邻的时序移位预定的时间间隔。但是，在新近的显示装置中，使用基于前述的LVDS(低电压差分信号传输(signaling))的小振幅差分信号已经在从时序控制器4到信号驱动器101的数据传输中变得越来越普遍。通过此种数据传输方法，时序控制器4中的输出缓冲器在恒流下进行操作，并从而在输出缓冲器消耗的电流中没有生成过大的峰值电流。即，时序控制器4中的n个延迟电路不必分别按时序将n块显示数据输出至n个信号驱动器101，各个时序从相邻的时序移位预定的时间间隔。因此，在JP-A-Heisei11-259050中描述的技术不能处理新近的显示装置中的过大电流和EMI的减小。
此外，在JP-A-Heisei 11-259050中描述的技术中，作为延迟时间，要求短于视频数据传输时钟的时间。在时序控制器4和信号驱动器101之间采用基于LVDS的小振幅差分信号的情况下，时序控制器4通常将视频数据串行化为显示数据并且将其输出至信号驱动器101。因此，来自于时序控制器4的输出的频率是数百个兆赫，非常的高。具有该高频率的延迟控制被认为会导致成本增加(为了高精确度和扩展调整范围，要求通过使用PLL(锁相环)等等完成时序的生成)或者被认为会导致由于窄的调整范围而不能充分地减小峰值电流。
如上所述，在JP-P2003-008424A中描述的技术中，半导体器件被用作信号驱动器101，并且关于信号驱动器101的输出的传输，信号驱动器101中的噪声减小电路分别按时序输出它们的输出，各个时序从相邻的时序移位预定的时间间隔。但是，没有提供关于噪声减小电路的输出是什么、噪声减小电路的输出目的地是什么、以及噪声减小电路连接在什么之间的清楚描述。因此，很难全面地评论在JP-P2003-8424A中描述的技术，但是还存在进一步改进此技术的空间。
因此，期待当信号驱动器101将视频数据传输至显示面板3时生成的噪声被保持为低于传统的生成的噪声。
发明内容
本发明寻求解决一个或者多个上述问题，或者至少在部分上对这些问题做出改进。
在一个实施例中，显示装置包括：显示部分，该显示部分被构造为被连接至多个信号线组；信号驱动器，该信号驱动器被构造为被连接至多个信号线组并且在单个水平时段中分别按时序将多个视频数据组输出至多个信号线组，所述时序中的每一个时序从相邻的时序移位预定时间；以及延迟控制电路，被构造为在每个水平时段改变预定时间并且将预定时间提供给信号驱动器。
在另一个实施例中，应用于显示装置中的被连接至多个信号线组的显示部分的信号驱动器，包括：延迟电路，该延迟电路被构造为在单个水平时段中分别按时序输出多个视频数据组，所述时序中的每一个时序从相邻的时序移位预定时间；和驱动电路，该驱动电路被构造为在单个水平时段中将来自延迟电路的多个视频数据组分别输出至多个信号线组，其中在每个水平时段改变预定时间。
在另一个实施例中，应用于包括信号驱动器和被连接至多个信号线组的显示部分的显示装置的显示方法包括：信号驱动器在单个水平时段中分别按时序将多个视频数据组输出至多个信号线组，所述时序中的每一个时序从相邻的时序移位预定时间；并且在每个水平时段改变预定时间以将预定时间提供给信号驱动器。
本发明的显示装置分别按时序在单个水平时段中将视频数据输出至信号线，各个时序从相邻的时序移位预定时间。这时，在每个水平时段改变预定时间允许保持当信号驱动器将视频数据传输至显示面板时生成的噪声低于传统的生成的噪声。
附图说明
结合附图，根据特定优选实施例的以下描述，本发明的以上和其它目的、优点和特征将更加明显，其中：
图1是示出普通显示装置100的构造的视图；
图2是示出图1中的信号驱动器101的构造的视图；
图3是示出根据本发明的实施例的显示装置10的构造的视图；
图4是示出图3的信号驱动器1的构造的视图；
图5是示出图4的控制电路20的构造的视图；
图6A是关于控制电路20没有被设置在信号驱动器1中的情况的时序图；
图6B是示出在图6A中所示的情况下水平时段与指示由信号驱动器1消耗的电流的峰值的峰值电流之间的关系的图；
图6C是示出由图6B中所示的峰值电流生成的频率与通过标准化前述频率的分量获得的频率分量之间的关系的曲线图；
图7A是关于控制电路20被设置在信号驱动器1中并且被设置有第一预定时间td1作为预定时间td的情况的时序图；
图7B是示出在图7A中所示的情况下水平时段与表示由信号驱动器1消耗的电流的峰值的峰值电流之间的关系的曲线图；
图7C是示出由图7B中所示的峰值电流生成的频率与通过标准化前述频率的分量获得的频率分量之间的关系的图；
图8A是关于控制电路20被设置在信号驱动器1中并且被设置有第二预定时间td2作为预定时间td的情况的时序图；
图8B是示出在图8A中所示的情况下水平时段与表示由信号驱动器1消耗的电流的峰值的峰值电流之间的关系的视图；
图8C是示出由图8B中所示的峰值电流生成的频率与通过标准化前述频率的分量获得的频率分量之间的关系的视图；
图9A是关于控制电路20被设置在信号驱动器1中并且被设置有例如第一预定时间td1和第二预定时间td2交替地作为预定时间td的情况的时序图；
图9B是示出在图9A中所示的情况下由表示由信号驱动器1消耗的电流的峰值的峰值电流生成的频率与通过标准化前述频率的分量获得的频率分量之间的关系的视图；
图10是示出根据本发明的另一个实施例的显示装置10的构造的视图；以及
图11是示出图10的信号驱动器1的构造的视图。
具体实施方式
现在在这里将会参考示例性实施例描述本发明。本领域的技术人员将会理解能够使用本发明的教导完成许多替代的实施例并且本发明不限于为解释性目的而示出的实施例。
在下文中，参考附图，将会详细地描述根据本发明的实施例的显示装置。
图3是示出根据本发明的实施例的显示装置10的构造的视图。根据本发明的实施例的显示装置10包括n(n是2或者大于2的整数)个信号驱动器1、m(m是2或者大于2的整数)个扫描驱动器2、显示面板(显示部分)3、时序控制器4、以及延迟控制电路23。
显示面板3具有被排列成矩阵形式的多个像素(未示出)。多条扫描线(未示出)被平行地排列在行方向，并且多条信号线(未示出)被平行地排列在列方向。多个像素被排列在与多条扫描线与多条信号线之间的交叉点相对应的位置。每个像素被连接至相应的一扫描线和信号线。多条扫描线被划分为m个扫描线组。m个扫描线组被分别连接至m个扫描驱动器2。多条信号线被划分为n个信号线组。n个信号线组被分别连接至n个信号驱动器1。时序控制器4经由n条数据线7被分别连接至n个信号驱动器1。时序控制器4还经由控制线5被连接至m个扫描驱动器2并且经由控制线6被连接至n个信号驱动器1。延迟控制电路23经由控制线(未示出)被连接至n个信号驱动器1。
时序控制器4并行地接收包括表示红、绿、以及蓝的数据的视频数据和指示水平同步信号、垂直同步信号、以及时钟信号的时序信号。时序控制器4基于时序信号生成用于控制m个扫描驱动器2的扫描驱动器控制信号和用于控制n个信号驱动器1的信号驱动器控制信号。时序控制器4基于n个信号驱动器1的构造还执行诸如视频数据重新排列、时序调整、以及位数转换这样的处理。
时序控制器4经由控制线5将扫描驱动器控制信号发送到m个扫描驱动器2。m个扫描驱动器2中的每一个响应于扫描驱动器控制信号驱动扫描线。
另外，时序控制器4经由控制线6将信号驱动器控制信号发送到n个信号驱动器1，并且还经由n条数据线7将通过串行化视频数据而获得的显示数据分别发送到n个信号驱动器1。对于时序控制器4与n个信号驱动器1中的每个之间的显示数据的数据传输，使用基于LVDS的小振幅差分信号。n个信号驱动器1中的每个基于信号驱动器控制信号和显示数据而驱动信号线。
延迟控制电路23接收水平同步信号。延迟控制电路23响应于此水平同步信号将表示预定时间td的信号输出至n个信号驱动器1。延迟控制电路23每个水平时段改变预定时间td并且将其通知给n个信号驱动器1。
图4是示出图3的信号驱动器1的构造的视图。信号驱动器1包括输入缓冲器11、串并行转换电路12、控制电路20、以及驱动电路30。
输入缓冲器11接收来自于时序控制器4的显示数据。串并行转换电路12对显示数据执行串并行转换并且将视频数据输出至控制电路20。控制电路20接收来自于串并行转换电路12的视频数据和来自于延迟控制电路23的表示预定时间td的信号。控制电路20将单个水平时段中的视频数据输出至驱动电路30。具体地，控制电路20将视频数据分割或者划分成稍后将会描述的视频数据组(多个视频数据组)，并且分别按时序输出视频数据组，各个时序从相邻的一个(相邻的时序)移位预定时间td。即，控制电路20以预定时间td的间隔分别输出视频数据组。
驱动电路30包括内部总线13、第一锁存电路14、第二锁存电路15、数字模拟(D-A)转换器16、以及输出放大器电路17。
经由内部总线13将来自于控制电路20的视频数据组输出至第一锁存电路14。第一锁存电路14存储(锁存)视频数据组并且响应于信号驱动器控制信号将视频数据组输出至第二锁存电路15。第二锁存电路15在单个水平时段中存储(锁存)来自于第一锁存电路14的视频数据组，并且响应于信号驱动器控制信号将视频数据组输出至D-A转换器16。D-A转换器16对来自于第二锁存电路15的视频数据组执行数字模拟转换并且输出与视频数据组相对应的输出电压组。在这里，考虑将由D-A转换器16输出的输出电压分割或者划分为与稍后将会描述的视频数据组(多个视频数据组)相对应的输出电压组(多个输出电压组)。输出放大器电路17将输出电压组分别输出至信号线。
图5是示出图4的控制电路20的构造的视图。控制电路20包括划分电路21和延迟电路22。延迟电路22包括N个延迟部分22-1至22-N(N是满足n＞N的等于2或大于2的整数)。
信号线被分割或者被划分为N个组并且作为N个分割信号线组被连接至显示面板3和信号驱动器1。划分电路21将单个水平时段中的视频数据分割成N个组从而生成N个分割视频数据组(如上所述的多个视频数据组)。延迟电路22的延迟部分22-1至22-N分别接收来自于划分电路21的第一至第N个分割视频数据组(N个分割视频数据组)。延迟部分22-1至22-N还接收从延迟控制电路23发送的表示预定时间td的信号。延迟部分22-1至22-N在单个水平时段中分别按时序将第一至第N个分割视频数据组输出至驱动电路30，每个时序从相邻的一个(相邻的时序)移位预定时间td。即，延迟部分22-1至22-N以预定时间td的间隔分别输出第一至第N个分割视频数据组。在这样的情况下，驱动电路30在单个水平时段中将来自于延迟部分22-1至22-N的N个分割视频数据组分别输出至N个分割信号线组。
接下来，将会描述由根据本发明的实施例的显示装置10的信号驱动器1的控制电路20执行的操作。
在本实施例中，将视频数据分割成N个组(N个分割视频数据组)。这时，例如，N是3，即三(3)个视频数据组，包括红色数据的分割视频数据组能够被定义为第一组(第一视频数据组)，包括绿色数据的分割视频数据组能够被定义为第二组(第二视频数据组)，并且包括蓝色数据的分割视频数据组能够被定义为第三组(第三视频数据组)。在本实施例中，为了简化描述，N是3并且视频数据组表示Di[0]至Di[5]。在这里，“i”对应于单个水平时段并且通过0、1、2、3、……对其进行表达。在这样的情况下，第一组(第一视频数据组)包括Di[4]和Di[5]作为两位分割视频数据组A，第二组(第二视频数据组)包括Di[3]和Di[2]作为两位分割视频数据组B，并且第三组(第三视频数据组)包括Di[1]和Di[0]作为两位分割视频数据组C(参见图6A)。在这样的情况下，前述信号线被分割成三组，并且它们作为与第一组相对应的第一分割信号线组、与第二组相对应的第二分割信号线组、以及与第三组相对应的第三分割信号线组被连接至显示面板3和信号驱动器1。
(处理0)
图6A是关于控制电路20没有被设置在信号驱动器1中的情况的时序图。图6B是示出在图6A中所示的情况下水平时段与表示由信号驱动器1消耗的电流的峰值的峰值电流之间的关系的图。图6C是示出在由图6B中所示的峰值电流生成的频率与通过标准化前述频率的分量获得的频率分量之间的关系的曲线图。
在这样的情况下，如图6A中所示，信号驱动器1中的驱动电路30将分割视频数据组A、分割视频数据组B、以及分割视频数据组C分别输出至第一分割信号线组、第二分割信号线组、以及第三分割信号线组。这时，同时从驱动电路30的输出放大器电路17输出分割视频数据组A、分割视频数据组B、以及分割视频数据组C。但是，输出放大器电路17具有高输出电流能力，并因此当将表示视频数据的信号的电平从高反转成低或者从低反转成高时，瞬态电流(峰值电流)立即流入信号线。由于表示视频数据的信号的同时反转，峰值电流同时流入信号线组引起大的噪声。这里，在(处理0)中，如图6B中所示，峰值电流值是3(单位被省略)。
(处理1)
图7A是关于控制电路20被设置在信号驱动器1中并且被设置有第一预定时间td1作为预定时间td的情况的时序图。图7B是示出在图7A中所示的情况下在水平时段与表示由信号驱动器1消耗的电流的峰值的峰值电流之间的关系的图。该图7B指示当单个水平时段被定义为T并且该T被划分为32份时，在时序(0/32)T分割视频数据组A被输出，按照第一预定时间td1在(11/32)T分割视频数据组B被输出，然后按照下一个第一预定时间td1在时序(22/32)T分割视频数据组C被输出。图7C是示出在由图7B中所示的峰值电流生成的频率与通过标准化前述频率的分量获得的频率分量之间的关系的曲线图。
如图7A中所示，信号驱动器1中的控制电路20在单个水平时段中按时序将分割视频数据组A、分割视频数据组B、以及分割视频数据组C分别输出至驱动电路30，每个时序从相邻的时序移位预定时间td1。即，在单个水平时段中，首先，控制电路20在第一时序将分割视频数据组A输出至驱动电路30。然后，控制电路20在第二时序将分割视频数据组B输出至驱动电路30，第二时序从第一时序移位预定时间td1。在那之后，控制电路20在第三时序将分割视频数据组C输出至驱动电路30，第三时序从第二时序移位预定时间td1。在这样的情况下，驱动电路30在单个水平时段中将来自于控制电路20的分割视频数据组A、分割视频数据B、以及分割视频数据组C分别输出至第一分割信号线组、第二分割信号线组、以及第三分割信号线组。这时，按时序分别从驱动电路30的输出放大器电路17输出分割视频数据组A、分割视频数据组B、以及分割视频数据组C，每个时序从相邻的时序移位预定时间td1。在这里，在(处理1)中，如图7B中所示，峰值电流值是1(单位被省略)。即，在(处理1)中，相对于前述(处理0)，峰值电流值减少到三分之一。此外，如图7C中所示，在(处理1)中的频率和(处理0)中的频率之间不存在差异，但是(处理1)中的频率分量小于(处理0)中的频率分量。
(处理2)
图8A是关于控制电路20被设置在信号驱动器1中并且被设置有第二预定时间td2作为预定时间td的情况的时序图。图8B是示出在图8A中所示的情况下在水平时段与表示由信号驱动器1消耗的电流的峰值的峰值电流之间的关系的图。该图8B指示当单个水平时段被定义为T并且该T被划分为32份时，在时序(0/32)T分割视频数据组A被输出，按照第二预定时间td2在时序(5/32)T分割视频数据组B被输出，然后按照下一个第二预定时间td2在时序(10/32)T分割视频数据组C被输出。图8C是示出在由图8B中所示的峰值电流生成的频率与通过标准化前述频率的分量获得的频率分量之间的关系的图。第二预定时间td2与第一预定时间td1不同，并且例如，第二预定时间td2比第一预定时间td1短。
如图8A中所示，信号驱动器1中的控制电路20在单个水平时段中按时序将分割视频数据组A、分割视频数据组B、以及分割视频数据组C分别输出至驱动电路30，每个时序从相邻的时序移位预定时间td2。在这样的情况下，驱动电路30在单个水平时段中将来自于控制电路20的分割视频数据组A、分割视频数据B、以及分割视频数据组C分别输出至第一分割信号线组、第二分割信号线组、以及第三分割信号线组。这时，按时序从驱动电路30的输出放大器电路17分别输出分割视频数据组A、分割视频数据组B、以及分割视频数据组C，每个时序从相邻的时序移位预定时间td2。在这里，如图8B中所示，峰值电流值是1(单位被省略)。即，在(处理2)中，相对于前述(处理0)，峰值电流值减少到三分之一。此外，如图8C中所示，在(处理2)中的频率和(处理0)中的频率之间不存在差异，但是(处理2)中的频率分量小于(处理0)中的频率分量。该频率分量不同于(处理1)中的频率分量。
(噪声减小处理)
图9A是关于控制电路20被设置在信号驱动器1中并且被设置有例如第一预定时间td1和第二预定时间td2交替地作为预定时间td的情况的时序图。图9B是示出在图9A中所示的情况下在由表示由信号驱动器1消耗的电流的峰值的峰值电流生成的频率与通过标准化前述频率的分量获得的频率分量之间的关系的视图。
该图9B指示当单个水平时段被定义为T并且该T被划分为32份时，在四种类型的时序输出分割视频数据组A、分割视频数据组B、以及分割视频数据组C。
例如，在第一类型中，执行前述(处理1)，在时序(0/32)T输出分割视频数据组A，按照第一预定时间td1在时序(5/32)T输出分割视频数据组B，然后按照下一个的第一预定时间td1在时序(11/32)T输出分割视频数据组C。
在第二类型中，执行前述(处理2)，在时序(0/32)T输出分割视频数据组A，按照第二预定时间td2在时序(7/32)T输出分割视频数据组B，然后按照下一个的第二预定时间td2在时序(15/32)T输出分割视频数据组C。
在第三类型中，执行前述(处理1)，在时序(0/32)T输出分割视频数据组A，按照第一预定时间td1在时序(9/32)T输出分割视频数据组B，然后按照下一个的第一预定时间td1在时序(19/32)T输出分割视频数据组C。
在第四类型中，执行前述(处理2)，在时序(0/32)T输出分割视频数据组A，按照第二预定时间td2在时序(11/32)T输出分割视频数据组B，然后按照下一个的第二预定时间td2在时序(23/32)T输出分割视频数据组C。
控制电路20，如上所述，执行重复(处理1)和(处理2)的噪声减小处理。具体地，在第一水平时段中，延迟控制电路23向控制电路20通知第一预定时间td1作为预定时间td。在第一水平时段之后的下一个的第二水平时段中，延迟控制电路23向控制电路20通知不同于第一预定时间td1的第二预定时间td2作为预定时间td。
在这样的情况下，如图9A中所示，控制电路20在单个水平时段中分别按时序将分割视频数据组A、分割视频数据组B、以及分割视频数据组C输出至驱动电路30，每个时序从相邻的时序移位预定时间td1。这时，按时序从驱动电路30的输出放大器电路17分别输出分割视频数据组A、分割视频数据组B、以及分割视频数据组C，每个时序从相邻的时序移位预定时间td1。控制电路20在下一个的单个水平时段中分别按时序将分割视频数据组A、分割视频数据组B、以及分割视频数据组C输出至驱动电路30，每个时序从相邻的时序移位预定时间td2。这时，分别按时序从驱动电路30的输出放大器电路17输出分割视频数据组A、分割视频数据组B、以及分割视频数据组C，每个时序从相邻的时序移位预定时间td2。控制电路20重复前述(处理1)和(处理2)作为噪声减小处理，并且结果，如图9B中所示，在(噪声减小处理)中的频率和(处理1)以及(处理2)中的频率之间不存在差异，但是(噪声减小处理)中的频率分量明显小于(处理1)和(处理2)中的频率分量。即，控制电路20在四种类型的时序输出分割视频数据组A、分割视频数据组B、以及分割视频数据组C，并且结果，(噪声减小处理)中的频率分量明显小于(处理1)和(处理2)中的频率分量。
如上所述，根据本发明的实施例的显示装置10分别按时序将单个水平时段中的视频数据输出至信号线，每个时序从相邻的时序移位预定的时间td(以预定时间td的间隔单独地)。这时，各个水平时段预定时间td能够被改变，从而抑制能量集中在特定的频率。因此，根据本发明的实施例的显示装置10能够保持当信号驱动器1将视频数据传输至显示面板3时生成的噪声低于传统的生成的噪声。
注意的是，根据本发明的显示装置10可以具有被设置在信号驱动器1中的延迟控制电路23，如图10和图11中所示。
图10是示出根据本发明的另一实施例的显示装置10的构造的视图。根据本实施例的显示装置10包括信号驱动器1、m个扫描驱动器2、显示面板3、以及时序控制器4。
图11是示出图10的信号驱动器1的构造的视图。信号驱动器1包括输入缓冲器11、串并行转换电路12、控制电路20、驱动电路30、以及延迟控制电路23。
图10和图11中所示的包括信号驱动器1的显示装置10不同于图3和图4中所示的显示装置，因为延迟控制电路23被设置在信号驱动器1中。由于其它的构造和操作与上述实施例中描述的相同，因此省略了它们的解释。能够在图10和图11中所示的显示装置10中获得类似的效果。
显然的是，本发明不限于上述实施例，但是可以在不脱离本发明的范围和精神的前提下进行修改和改变。
尽管在上面已经结合若干示例性实施例描述了本发明，但是对于本领域技术人员来说显而易见的是，仅为了说明本发明而提供那些实施例，并且不应依赖那些实施例而在限制的意义上解释所附权利要求。

Claims (18)

1.一种显示装置，包括：
显示部分，所述显示部分被构造为被连接至多个信号线组；
信号驱动器，所述信号驱动器被构造为被连接至所述多个信号线组并且在单个水平时段中分别按时序将多个视频数据组输出至所述多个信号线组，所述时序中的每一个时序从相邻的时序移位预定时间；以及
延迟控制电路，所述延迟控制电路被构造为在每个水平时段改变所述预定时间并且将所述预定时间提供给所述信号驱动器。
2.根据权利要求1所述的显示装置，其中所述信号驱动器包括：
延迟电路，所述延迟电路被构造为在所述单个水平时段中分别按所述时序输出所述多个视频数据组，所述每个时序从相邻的时序移位所述预定时间；以及
驱动电路，所述驱动电路被构造为在所述单个水平时段中分别将来自所述延迟电路的所述多个视频数据组输出至所述多个信号线组。
3.根据权利要求2所述的显示装置，其中所述驱动电路包括：
第一锁存电路，所述第一锁存电路被构造为存储来自所述延迟电路的所述多个视频数据组，
第二锁存电路，所述第二锁存电路被构造为在所述单个水平时段中存储由所述第一锁存电路存储的所述多个视频数据组，
数字模拟转换器，所述数字模拟转换器被构造为对由所述第二锁存电路存储的所述多个视频数据组执行数字模拟转换，并且输出与所述多个视频数据组相对应的多个输出电压组，以及
输出放大器电路，所述输出放大器电路被构造为分别将所述多个输出电压组输出至所述多个信号线组。
4.根据权利要求2所述的显示装置，其中所述信号驱动器进一步包括：
接收电路，所述接收电路被构造为接收所述多个视频数据组被串行化成的显示数据，以及
串并行转换电路，所述串并行转换电路被构造为对所述显示数据执行串并行转换，并且输出所述多个视频数据组。
5.根据权利要求4所述的显示装置，进一步包括：
时序控制器，所述时序控制器被构造为将所述显示数据发送到所述信号驱动器。
6.根据权利要求2所述的显示装置，其中所述多个信号线组被分割成N个组，N是等于或者大于2的整数，并且作为N个分割信号线组被连接至所述信号驱动器和所述显示部分，
其中所述信号驱动器进一步包括：
划分电路，所述划分电路被构造为将所述多个视频数据组分割成N个组以生成N个分割视频数据组，
其中所述延迟电路包括：
N个延迟部分，所述N个延迟部分被构造为在所述单个水平时段中分别按所述时序输出所述N个分割视频数据组，所述每个时序从相邻的时序移位所述预定时间，并且
其中所述驱动电路在所述单个水平时段中分别将来自所述N个延迟部分的所述N个分割视频数据组输出至所述N个分割信号线组。
7.根据权利要求1至6中的任何一项所述的显示装置，其中所述延迟控制电路在第一水平时段中将第一预定时间作为所述预定时间提供给所述信号驱动器，并且在紧接于所述第一水平时段之后的第二水平时段中将不同于所述第一预定时间的第二预定时间作为所述预定时间提供给所述信号驱动器。
8.一种信号驱动器，所述信号驱动器应用于显示装置中的被连接至多个信号线组的显示部分，包括：
延迟电路，所述延迟电路被构造为在单个水平时段中分别按时序输出多个视频数据组，所述时序中的每一个时序从相邻的时序移位预定时间；以及
驱动电路，所述驱动电路被构造为在所述单个水平时段中分别将来自所述延迟电路的所述多个视频数据组输出至所述多个信号线组，
其中在每个水平时段改变所述预定时间。
9.根据权利要求8所述的信号驱动器，其中所述驱动电路包括：
第一锁存电路，所述第一锁存电路被构造为存储来自所述延迟电路的所述多个视频数据组，
第二锁存电路，所述第二锁存电路被构造为在所述单个水平时段中存储由所述第一锁存电路存储的所述多个视频数据组，
数字模拟转换器，所述数字模拟转换器被构造为对由所述第二锁存电路存储的所述多个视频数据组执行数字模拟转换，并且输出与所述多个视频数据组相对应的多个输出电压组，以及
输出放大器电路，所述输出放大器电路被构造为分别将所述多个输出电压组输出至所述多个信号线组。
10.根据权利要求8所述的信号驱动器，进一步包括：
接收电路，所述接收电路被构造为接收所述多个视频数据组被串行化成的显示数据，以及
串并行转换电路，所述串并行转换电路被构造为对所述显示数据执行串并行转换，并且输出所述多个视频数据组。
11.根据权利要求8所述的信号驱动器，其中所述多个信号线组被分割成N个组，N是等于或者大于2的整数，并且作为N个分割信号线组被连接至所述信号驱动器和所述显示部分，
其中所述信号驱动器进一步包括：
划分电路，所述划分电路被构造为将所述多个视频数据组分割成N个组以生成N个分割视频数据组，
其中所述延迟电路包括：
N个延迟部分，所述N个延迟部分被构造为在所述单个水平时段中分别按所述时序输出所述N个分割视频数据组，所述每个时序从相邻的时序移位所述预定时间，并且
其中所述驱动电路在所述单个水平时段中分别将来自所述N个延迟部分的所述N个分割视频数据组输出至所述N个分割信号线组。
12.根据权利要求8至11中的任何一项所述的信号驱动器，进一步包括：
延迟控制电路，所述延迟控制电路被构造为在每个水平时段改变所述预定时间并且将所述预定时间提供给所述延迟电路。
13.根据权利要求12所述的信号驱动器，其中所述延迟控制电路在第一水平时段中将第一预定时间作为所述预定时间提供给所述信号驱动器，并且在紧接于所述第一水平时段之后的第二水平时段中将不同于所述第一预定时间的第二预定时间作为所述预定时间提供给所述信号驱动器。
14.一种应用于显示装置的显示方法，所述显示装置包括信号驱动器和被连接至多个信号线组的显示部分，所述显示方法包括：
信号驱动器在单个水平时段中分别按时序将多个视频数据组输出至所述多个信号线组，所述时序中的每一个时序从相邻的时序移位预定时间；以及
在每个水平时段改变所述预定时间以将所述预定时间提供给所述信号驱动器。
15.根据权利要求14所述的显示方法，其中所述信号驱动器输出步骤包括：
在所述第一单个水平时段中将所述多个视频数据组存储在第一锁存电路中，
在所述单个水平时段中将存储在所述第一锁存电路中的所述多个视频数据组存储在第二锁存电路中，
对存储在所述第二锁存电路中的所述多个视频数据组执行数字模拟转换以输出与所述多个视频数据组相对应的多个输出电压组，以及
将所述多个输出电压组分别输出至所述多个信号线组。
16.根据权利要求15所述的显示方法，其中所述信号驱动器输出步骤进一步包括：
接收所述多个视频数据组被串行化成的显示数据，以及
对所述显示数据执行串并行转换以输出所述多个视频数据组。
17.根据权利要求14所述的显示方法，其中所述多个信号线组被分割成N个组，N是等于或者大于2的整数，并且作为N个分割信号线组被连接至所述信号驱动器和所述显示部分，
其中所述信号驱动器输出步骤进一步包括：
将所述多个视频数据组分割成N个组以生成N个分割视频数据组，
在所述单个水平时段中按所述时序将所述N个分割视频数据组存储在第一锁存电路中，所述时序中的所述每一个时序从相邻的时序移位所述预定时间，
在所述单个水平时段中将存储在所述第一锁存电路中的所述N个分割视频数据组存储在第二锁存电路中，
对存储在所述第二锁存电路中的所述N个分割视频数据组执行数字模拟转换以输出与所述N个分割视频数据组相对应的N个分割输出电压组，以及
将所述N个分割输出电压组分别输出至所述N个分割信号线组。
18.根据权利要求14至17中的任何一项所述的显示方法，其中所述信号驱动器输出步骤包括：
在第一水平时段中将第一预定时间作为所述预定时间提供给所述信号驱动器，以及
在紧接于所述第一水平时段之后的第二水平时段中将不同于所述第一预定时间的第二预定时间作为所述预定时间提供给所述信号驱动器。
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