CN1959988A - 可避免栓锁的半导体电路 - Google Patents

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Abstract

本发明揭露一种半导体组件，其可以避免栓锁机制。关于一实施例，其包括第一N型区域、与第一N型区域相邻的第二N型区域、以及位于第一与第二N型区域之间的P型区域。在第一N型区域中配置有一个或多个P型金属－氧化物－半导体(PMOS)组件，在第二N型区域中配置有一个或多个PMOS组件，在P型区域中配置有一个或多个防护环。此半导体组件可以免于栓锁。

Description

可避免栓锁的半导体电路
技术领域
本发明涉及一种半导体组件，且特别涉及一种可以避免栓锁(Latch up)的半导体组件。
背景技术
栓锁的定义是指在电源供应通道(一个电压相对较高的电源供应电压(例如：Vdd)以及一个电压相对较低的电源供应电压(例如：GND或Vcc)之间产生低阻抗路径，进而触发了寄生组件。在此情况下，可能会导致电压源的电位被箝制住，进而导致芯片因电压不足而失效。或者，虽然电压正常，但芯片持续承受大电流，而导致芯片烧毁。
如前所述的栓锁其发生的原因是触发寄生组件所造成的结果。举例来说，一个寄生组件若其电路等效于一个硅控整流器(Silicon ControlledRectifier，SCR)，当此寄生组件被触发时就有可能造成栓锁。进一步来说，硅控整流器是一个四层pnpn组件，其包括至少一个pnp与至少一个npn双极晶体管(Bipolar Transistor)，其连接方式如图1A所示。在阻断状态(BlockingState)，SCR一般来说是一个呈现关闭状态的组件，虽然当中会有微小的电流通过(轻微的漏电)，但是这样轻微的漏电是可以忽略的。不过，值得注意的是，若有激发源作用于栅极G，则节点A至节点K将会呈现导通的状态。
请参照图1A，SCR会导通是由于电流由栅极G注入npn双极晶体管Q2的基极，并使得电流在双极晶体管Q1的基极与射极结(Base-EmitterJunction)流动。pnp双极晶体管Q1的启动还造成电流注入npn双极晶体管Q2的基极。这个正向回馈(Positive Feedback)状态确保了此二双极晶体管Q1以及Q2为饱和状态(Saturation)。流过双极晶体管Q1或Q2其中之一的电流确保另一个晶体管呈现饱和状态，此时的SCR会发生所谓的“栓锁”。
当SCR为栓锁时，SCR与作用于栅极G的触发源不再具有关联性。此时在节点A与节点K之间会存在一个连续性的低阻抗路径。此时触发源不需要经常性地存在，且将其移除也不会关闭SCR。简单地说，触发源可能是一个突波(Spike)或是噪声(Glitch)。不过，如果通过SCR的电压或是电流可以降低至一个数值，而使此数值小于保持电流值(Holding Curent Value)Ih，SCR此将会关闭，如图1B所示。
图2A所示是一种传统的互补型金属-氧化物-半导体(CMOS)结构，其在P型半导体基底上形成一对寄生双极晶体管Q1以及Q2。Rs以及Rw分别表示可视为P型基底与N阱的电阻。图2B是由两个寄生双极晶体管Q1以及Q2所形成的等效的寄生SCR组件的简图。
以传统的观点来看，CMOS栓锁现象是发生在P型金属-氧化物-半导体(PMOS)结构以及N型金属-氧化物-半导体(NMOS)结构之间，其中PMOS结构连接至Vdd，NMOS结构连接至GND。但是，寄生SCR结构也可以是形成在两个相邻的PMOS组件区域(Cell)之间，如图4A以及4B所示。
值得注意的是，在图4B中，在两个相邻的PMOS结构之间存在有一个浅沟槽绝缘结构(STI)。不过，在先进制程中，组件之间彼此靠得很近。STI、以及防护环(Guard Ring)由于深度太浅而无法完全避免栓锁的发生。
因此，有必要在两个相邻的PMOS结构之间寻找出一个健全而可避免栓锁的电路结构。
发明内容
本发明揭露一种半导体电路，其具有加强结构以避免栓锁。关于本发明的第一实施例，半导体电路包括耦合至第一接垫的第一掺杂区域、与第一掺杂区域相邻并且耦合至第二接垫的第二掺杂区域、以及位于第一与第二掺杂区域的P型区域。在第一掺杂区域中配置有一个或多个半导体组件。第二掺杂区域是一个N阱，且有一个或多个PMOS组件配置其中。在P型区域中配置有一个或多个深P型注入区域。
关于本发明的第二实施例，半导体电路包括第一掺杂(Doping)区域、与第一掺杂区域相邻的第二掺杂区域、以及位于第一与第二掺杂区域之间的P型区域。其中第二掺杂区域是N阱，其中有至少一PMOS电容器配置，并耦合至第二供应电压，此第二供应电压系大于第一供应电压，其中在第二掺杂区中，作为PMOS组件的基体拾取(Bulk Pick-UP)的N+区域下方配置有一个或多个深N型注入区域。
关于本发明的第三实施例，半导体电路包括第一N型区域、与第一N型区域相邻的第二N型区域、位于第一与第二N型区域之间的P型区域、位于P型区域中的一个或多个深P型注入区域、以及一个或多个深N型注入区域。在第一N型区域中配置有一个或多个第一PMOS组件，且其耦合至第一接垫以及第一供应电压。在第二N型区域中配置一个或多个第二PMOS组件，且其耦合至第二接垫以及第二供应电压，其中第二供应电压大于第一供应电压。此外，在第一N型区域中作为基体拾取的N+区域，以及在第二N型区域中的PMOS组件其最靠近的P+区域之间的最小距离不小于大约15微米。在P型区域中配置有至少一防护环。一个或多个深N型注入区域位于第一N型区域中，作为PMOS组件的基体拾取的N+区域的下方。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。
附图说明
图1A是绘示一个基本的硅控整流器(SCR)的电路结构。
图1B是绘示栓锁现象的电流-电压(I-V)的特性图。
图2A与图2B是在传统的互补型金属-氧化物-半导体(CMOS)结构中所形成的寄生SCR以及其等效电路图。
图3是两个相邻的封装接垫其ESD保护电路。
图4A至4C是绘示形成在两个相邻的P型组件区域之间的寄生SCR结构，其中寄生SCR结构位于ESD保护电路中。
图4D是图4A与4B所对应的等效电路图。
图5是绘示本发明一个实施例的位于两个相邻的P型组件区域之间的P+防护环。
图6是绘示本发明一个实施例的作为N阱基体拾取的N+移往N阱的边缘处，以增加寄生SCR中的N阱的电阻。
图7是绘示本发明另一实施例的一个深N+注入区其增加于PMOS组件的作为N阱基体拾取的N+下方。
图8是绘示本发明再一实施例的一个深P+注入区其增加在位于两个相邻N阱的STI下方。
附图标记说明
15、16：接垫
210、220、410、420、Q1、Q2：双极晶体管
230、240、430、440、450、630、Rs、Rw：电阻
310、320：ESD保护电路
315、325：封装接垫
330、332、350、352、705、815、825：金属-氧化物-半导体晶体管(组件区域)
334、354：结二极管
336、356、610：MOS电容器
445：浅沟槽绝缘结构
460：寄生SCR
510：防护环
600、700、810、820：N阱
620、720：作为N阱基体拾取的N+
710、840：深N+注入区
830：基底
A、K、V15、V16：节点
D：距离标号
G：栅极
具体实施方式
本发明揭露一些布局以及注入的方法，以在两个金属-氧化物-半导体(MOS)组件之间避免栓锁，特别是在具有ESD保护电路中，例如：输入/输出组件区域(IO Cell)，其包含ESD电路与稳压电容。
图1A是绘示一个基本的硅控整流器(SCR)的电路结构，其由一个四层pnpn组件形成，此pnpn组件包括至少一个pnp双极晶体管Q1与至少一个npn双极晶体管Q2。在阻断状态，SCR一般来说是一个呈现关闭状态的组件，虽然当中会有微小的电流通过(轻微的漏电)，但是这样轻微的漏电是可以忽略的。不过，值得注意的是，若有激发源作用于栅极G，则节点A至节点K将会呈现导通的状态。
图1B是绘示图1A所示的SCR其电流-电压(I-V)特性图。当在节点A与节点K之间的电压超过电压Vs可视为触发，SCR将会产生栓锁而使电流通过其中时急剧上升。不过，当电流下降至保持电流值Ih以下，SCR将会关闭。
图2A与图2B分别绘示在传统的互补型金属-氧化物-半导体(CMOS)结构所存在的寄生SCR以及其等效电路。请参照图2A，位于P型组件区域的P+-N阱-P基底形成pnp双极晶体管210，位于N型组件区域的N阱-P基底-N+形成npn双极晶体管220。N阱的电阻230越高，pnp双极晶体管210越容易触发，P基底的电阻240越高也越容易使得npn双极晶体管220触发。所以，为了避免SCR的栓锁效应，N阱与P基底的电阻都应该保持最小值。
传统上，防护环是最常用于CMOS电路的P型组件区域与N型组件区域之间，以避免栓锁。用于P型组件区域的防护环包括P+有源区域，其与N阱外部的电压相对较低的供应电压(GND)连接。用于N型组件区域的防护环包括N+有源区域，其与电压相对较高的供应电压(Vdd)连接。然而，寄生SCR也可以在两个相邻的P型组件区域之间形成，而在传统上此处都是无防护环保护的。
图3是绘示ESD保护电路310与320的简图，其分别对应两个相邻的封装接垫315以及325。PMOS晶体管330以及350连接成反向偏压二极管(Reversed Biased Diode)，而N型金属-氧化物-半导体(NMOS)晶体管332以及352也以同样的方式连接。ESD保护电路310以及320也包括结二极管(Junction Diode)334与354、PMOS电容器336与356以及NMOS电容器358。电源Vdd在节点V15处连接接垫15的ESD保护电路310，而GND在节点G15处连接ESD保护电路310。Vcc在节点V16处连接接垫16的ESD保护电路320，而GND在节点G16处连接接垫16的ESD保护电路320。在这两个相邻的接垫315以及325的ESD保护组件中，寄生的SCR结构可以在两个P型组件区域之间被发现。电源Vdd以及电源Vcc具有不同的电位(VoltageLevel)以驱动晶体管。例如：Vdd是3.3伏特(V)，而Vcc是1.5V伏特。
图4A至4C是绘示形成在两个相邻的P型组件区域之间以及形成在P型组件区域与N型组件区域之间的寄生SCR结构；图4D是图4A与4B所对应的等效电路图。如图4A所示，分属于两个不同的P型组件区域的两个PMOS晶体管330以及350彼此相邻配置。寄生双极晶体管410以及420所形成的SCR如图4A所示。值得注意的是，在不同图式中类似的构件以相似标号标示，因此不再赘述。
如图4B所示，PMOS晶体管330以及PMOS电容器356彼此相邻配置。PMOS晶体管330以及PMOS电容器356分属于不同的P型组件区域。一个浅沟槽绝缘结构(STI)445将PMOS晶体管330以及PMOS电容器356隔离。然而，由于STI 445非常浅，在STI 445下方仍会形成寄生npn双极晶体管420，所以寄生SCR会形成在如图4B所示的结构中。
如图4C所示，NMOS晶体管332以及PMOS电容器356彼此相邻配置。寄生双极晶体管410以及420也可形成一个SCR。
请参照图4A至图4D，P+-N阱-P基底形成双极晶体管410，而N阱-P基底-N+(透过N阱)形成双极晶体管420。在栓锁测试中，节点V15以及节点V16分别耦合至电源Vdd以及Vcc。一个未预期的脉冲会使得寄生SCR460产生栓锁。然后，N阱的电阻430与440以及P基底的电阻450可决定如何使寄生SCR 460免于栓锁。一般来说，降低N阱的电阻430可以使得双极晶体管410较难被开启，而降低P基底的电阻450可以使得双极晶体管420较难被开启。另一方面，增加N阱电阻440可限制电流流经SCR结构。所以，透过这些电阻的调整可以避免触发寄生SRC 460而造成栓锁效应。基于这样的认知，本发明提出以下的实施例来避免两个相邻的P型组件区域之间产生栓锁效应。
图5是绘示关于本发明的一个实施例，其中P+防护环510配置在两个相邻的P型组件区域330以及350之间。P+防护环会降低绘示于图4D中的P基底的电阻450。基于一个布局原则，在作为N阱基体拾取的N+，以及位于PMOS组件、但不位于同一N阱中的最靠近的P+之间的最小距离大约为10微米，优选则是大于10微米，其如图5中的距离标号D所示。
图6是绘示用于PMOS电容器610中的作为N阱基体拾取的N+，被移到N阱600的边缘处，以增加N阱的电阻630。基于一个布局原则，在N+620，以及位于PMOS组件、但不位于同一N阱600中的最靠近的P+之间的最小距离大约为15微米，优选则是大于15微米，其如图6中的距离标号D所示。N阱的电阻630相当于图4A或4B中的N阱的电阻440。
图7是绘示本发明另一实施例，其中一个深N+注入区710增加至P型组件区域中的N阱基体拾取的N+720的下方。深N+注入区是利用高能量将离子注入，所以可以较为深入地穿过半导体基底。深N+注入区710会降低N阱700的寄生电阻，其相当于图4D所示的N阱的电阻430。
图8是绘示本发明又一实施例，其中一个深P+注入区840增加在位于两个相邻的N阱810以及820之间的STI 445的下方。N阱810包括一个PMOS晶体管815，而N阱820包括一个PMOS晶体管825。N阱810以及820彼此相邻配置，但是以P基底830的部分区域作为区隔。深P+注入区840也可以降低如图4D所示的P基底的电阻450。另一方面，由于高离子浓度的Q2基极造成了β-增益(β-Gain)下降，所以P+注入区840会使得npn(Q2)双极晶体管弱化。
用以降低P基底的电阻450以及N阱的电阻430的结构，与用以增加N阱的电阻440的结构(如图5至图8所示)可以避免在两个相邻的P型组件区域之间产生栓锁效应。虽然这些实施例只显示可以避免在两个相邻的P型组件区域之间产生栓锁的结构，但是本领域技术人员可以将本发明的结构应用于相邻的N型组件区域以及P型组件区域之间。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域熟练技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当由后附的权利要求所界定的为准。

Claims (13)

1.一种半导体电路，包括：
第一掺杂区域，其中在该第一掺杂区域中配置有一个或多个半导体组件，且其耦合至第一供应电压；
与该第一掺杂区域相邻的第二掺杂区域，其中该第二掺杂区域是N阱，其中有至少一P型金属-氧化物-半导体电容器配置，并耦合至第二供应电压，该第二供应电压大于该第一供应电压，其中在该第二掺杂区中，作为该P型金属-氧化物-半导体组件的基体拾取的N+区域下方配置有一个或多个深N型注入区域；以及
位于该第一与该第二掺杂区域之间的P型区域。
2.如权利要求1所述的半导体电路，其中该第一掺杂区域是N阱，该半导体组件是P型金属-氧化物-半导体晶体管或是P型金属-氧化物-半导体电容器。
3.如权利要求1所述的半导体电路，其中该第一掺杂区域是P型区域，该半导体组件是N型金属-氧化物-半导体晶体管或是N型金属-氧化物-半导体电容器。
4.如权利要求1所述的半导体电路，其中该P型区域进一步包含一个或多个防护环配置其中，该防护环连接至第三供应电压，该第三供应电压小于该第一或该第二供应电压。
5.如权利要求1所述的半导体电路，其中该P型区域进一步包含一个或多个浅沟槽隔离结构区域。
6.一种半导体电路，包括：
第一N型区域，其中在该第一N型区域中配置有一个或多个第一P型金属-氧化物-半导体组件，且其耦合至第一接垫以及第一供应电压；
与该第一N型区域相邻的第二N型区域，其中在该第二N型区域中配置一个或多个第二P型金属-氧化物-半导体组件，且其耦合至第二接垫以及第二供应电压，其中该第二供应电压大于该第一供应电压，而且在该第一N型区域中作为基体拾取的N+区域，以及在该第二N型区域中的P型金属-氧化物-半导体组件其最靠近的P+区域之间的最小距离不小于大约15微米；
位于该第一与该第二N型区域之间的P型区域，其中在该P型区域中配置有至少一个防护环；
位于该P型区域中的一个或多个深P型注入区域；以及
一个或多个深N型注入区域，位于该第一N型区域中作为P型金属-氧化物-半导体组件的基体拾取的N+区域的下方。
7.如权利要求6所述的半导体电路，其中该防护环进一步包含一个或多个P+区域，其连接至第三供应电压，该第三供应电压小于该第一或该第二供应电压。
8.如权利要求6所述的半导体电路，其中该第二P型金属-氧化物-半导体组件是P型金属-氧化物-半导体电容器。
9.一种半导体电路，包括：
第一掺杂区域，其中在该第一掺杂区域中配置有一个或多个半导体组件，且其耦合至第一接垫；
与该第一掺杂区域相邻的第二掺杂区域，其中该第二掺杂区域是N阱，其中有至少P型金属-氧化物-半导体电容器配置，并耦合至第二接垫，其中在该第二掺杂区中，作为该P型金属-氧化物-半导体组件的基体拾取的N+区域下方配置有一个或多个深N型注入区域；以及
位于该第一与该第二掺杂区域之间的P型区域。
10.如权利要求9所述的半导体电路，其中该第一掺杂区域是N阱，该半导体组件是P型金属-氧化物-半导体晶体管或是P型金属-氧化物-半导体电容器。
11.如权利要求9所述的半导体电路，其中该第一掺杂区域是P型区域，该半导体组件是N型金属-氧化物-半导体晶体管或是N型金属-氧化物-半导体电容器。
12.如权利要求9所述的半导体电路，其中该P型区域进一步包含一个或多个防护环配置其中，该防护环连接至供应电压。
13.如权利要求9所述的半导体电路，其中该P型区域进一步包含一个或多个浅沟槽隔离结构区域。
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