CN109148448B - 一种cmos反相器和电子装置 - Google Patents
一种cmos反相器和电子装置 Download PDFInfo
- Publication number
- CN109148448B CN109148448B CN201710465539.8A CN201710465539A CN109148448B CN 109148448 B CN109148448 B CN 109148448B CN 201710465539 A CN201710465539 A CN 201710465539A CN 109148448 B CN109148448 B CN 109148448B
- Authority
- CN
- China
- Prior art keywords
- control gate
- cmos inverter
- semiconductor substrate
- semiconductor material
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 120
- 239000000463 material Substances 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 4
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 4
- 229910003811 SiGeC Inorganic materials 0.000 claims description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 4
- 229910003465 moissanite Inorganic materials 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000003826 tablet Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种CMOS反相器和电子装置，包括：半导体衬底；第一MOS管包括第一源极和第一漏极，所述第一源极和所述第一漏极分别设置在所述控制栅两侧的半导体衬底中，并具有第一导电类型；控制栅，设置在所述半导体衬底的表面上；半导体材料层，以至少部分所述控制栅为支撑悬空设置在所述半导体衬底上方，并向所述控制栅两侧壁的外侧延伸；第二MOS管，所述第二MOS管包括第二源极和第二漏极，所述第二源极和所述第二漏极分别设置在所述控制栅两侧的所述半导体材料层中，并具有第二导电类型，其中，所述第一MOS管和所述第二MOS管共用所述控制栅。本发明的CMOS反相器具有更高的性能，更小的面积和更高的可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种CMOS反相器和电子装置。
背景技术
CMOS反相器是由两种彼此互补的PMOS与NMOS所组成的另一种半导体基本元件，反相器是可以将输入信号的相位反转180度，被广泛应用于模拟电路中。
如图1所示为传统的CMOS反相器的剖面示意图，其中，CMOS反相器由NMOS管10和PMOS管11两个异型MOS管并行组成，所述NMOS管10与PMOS管11的栅极连接，作为反相器的输入端VIN；所述NMOS管10的漏极与PMOS管11的漏极连接，作为反相器的输出端VOUT；所述NMOS管的源极接低电位端或接地VSS；所述PMOS管的源极连接高电位VDD，由于两个异型MOS管并行设置，因此器件所占面积较大。
两个CMOS管与p型衬底形成寄生电路，极易形成闩锁效应，造成电路失效甚至烧毁。虽然两个MOS管会由隔离层分开，但是还是有诸多寄生电容；若隔离层没做好，寄生电路还会很容易产生闩锁效应，导致电路失效甚至烧毁。闩锁效应是指由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
因此，为了解决上述技术问题，本发明提供一种新的CMOS反相器结构。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种CMOS反相器，所述CMOS反相器包括：
半导体衬底；
第一MOS管，所述第一MOS管包括第一源极和第一漏极，所述第一源极和所述第一漏极分别设置在所述控制栅两侧的半导体衬底中，并具有第一导电类型；
控制栅，设置在所述半导体衬底的表面上；
半导体材料层，以至少部分所述控制栅为支撑悬空设置在所述半导体衬底上方，并向所述控制栅两侧壁的外侧延伸；
第二MOS管，所述第二MOS管包括第二源极和第二漏极，所述第二源极和所述第二漏极分别设置在所述控制栅两侧的所述半导体材料层中，并具有第二导电类型，其中，所述第一MOS管和所述第二MOS管共用所述控制栅。
进一步，所述第一MOS管和所述第二MOS管具有相反的导电类型。
进一步，所述第一源极和第一漏极在所述半导体衬底表面的投影与所述第二源极和第二漏极在所述控制栅的长度延伸方向上存在间隔。
进一步，在所述控制栅和所述半导体衬底之间设置有第一栅极介电层，在所述控制栅和所述半导体材料层之间设置有第二栅极介电层。
进一步，所述第二源极和所述第二漏极在所述半导体材料层中的深度均等于所述半导体材料层的厚度。
进一步，在所述半导体衬底中形成有具有第二导电类型的第一阱区，所述第一源极和所述第一漏极形成在所述第一阱区中。
进一步，在所述半导体材料层中形成有具有第一导电类型的第二阱区，所述第二阱区设置在所述第二源极和所述第二漏极之间，其中，所述第二阱区在所述半导体材料层中的深度与所述半导体材料层的厚度相等。
进一步，在所述半导体材料层和所述半导体衬底之间还设置有支撑部，并使所述第二漏极和所述半导体衬底之间的区域以及所述第二源极和所述半导体衬底之间的区域形成为间隙。
进一步，所述支撑部位于所述半导体材料层端部。
进一步，所述支撑部包括若干间隔设置的柱状结构。
进一步，所述半导体材料层的材料包括Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP和InGaAs中的至少一种。
本发明还提供一种电子装置，所述电子装置包括前述的CMOS反相器。
综上所述，本发明的CMOS反相器包括第一MOS管和第二MOS管，所述第一MOS管和所述第二MOS管分别形成在不同层的半导体衬底和半导体材料层中，并且半导体材料层悬空设置在所述半导体衬底的上方，无需再使用隔离层，减少了CMOS反相器所占面积，第一MOS管和第二MOS管的分层设置，MOS管之间的寄生电容消失，MOS管与衬底(例如P型衬底)之间的寄生电路消失，避免了闩锁效应的发生，使得电路更加稳定，第一MOS管和第二MOS管共用控制栅，因此可以减少电路中互连线路的使用，使结构更加简单，因此，本发明的CMOS反相器具有更高的性能，更小的面积和更高的可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了传统的一种CMOS反相器及其寄生电路示意图；
图2示出了本发明一个具体实施方式中的CMOS反相器的平面布局图；
图3A示出了本发明一个具体实施方式中的沿图2中剖面线AA’所获得的CMOS反相器的剖面示意图；
图3B示出了本发明一个具体实施方式中的沿图2中剖面线BB’所获得的CMOS反相器的剖面示意图；
图4示出了本发明一个具体实施方式中的CMOS反相器电压设置的剖面示意图；
图5示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决前述的技术问题，本发明提供一种CMOS反相器，包括：
半导体衬底；
第一MOS管，所述第一MOS管包括第一源极和第一漏极，所述第一源极和所述第一漏极分别设置在所述控制栅两侧的半导体衬底中，并具有第一导电类型；
控制栅，设置在所述半导体衬底的表面上；
半导体材料层，以至少部分所述控制栅为支撑悬空设置在所述半导体衬底上方，并向所述控制栅两侧壁的外侧延伸；
第二MOS管，所述第二MOS管包括第二源极和第二漏极，所述第二源极和所述第二漏极分别设置在所述控制栅两侧的所述半导体材料层中，并具有第二导电类型，其中，所述第一MOS管和所述第二MOS管共用所述控制栅。
综上所述，本发明的CMOS反相器包括第一MOS管和第二MOS管，所述第一MOS管和所述第二MOS管分别形成在不同层的半导体衬底和半导体材料层中，并且半导体材料层悬空设置在所述半导体衬底的上方，无需再使用隔离层，减少了CMOS反相器所占面积，第一MOS管和第二MOS管的分层设置，MOS管之间的寄生电容消失，MOS管与衬底(例如P型衬底)之间的寄生电路消失，避免了闩锁效应的发生，使得电路更加稳定，第一MOS管和第二MOS管共用控制栅，因此可以减少电路中互连线路的使用，使结构更加简单，因此，本发明的CMOS反相器具有更高的性能，更小的面积和更高的可靠性。
下面，参照图2、图3A和图3B、图4和图5来描述本发明的一个实施例提出的CMOS反相器。其中，图2示出了本发明一个具体实施方式中的CMOS反相器的平面布局图；图3A示出了本发明一个具体实施方式中的沿图2中剖面线AA’所获得的CMOS反相器的剖面示意图；图3B示出了本发明一个具体实施方式中的沿图2中剖面线BB’所获得的CMOS反相器的剖面示意图；图4示出了本发明一个具体实施方式中的CMOS反相器电压设置的剖面示意图。
具体地，作为示例，如图2、图3A和图3B所示，本发明的CMOS反相器包括：半导体衬底100。
半导体衬底100其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
进一步地，所述CMOS反相器还包括控制栅1032，所述控制栅1032设置在所述半导体衬底的表面上。
可选地，所述控制栅1032的形状为条状。
其中，所述控制栅1032可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。控制栅1032也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。本实施例中，控制栅1032包括多晶硅材料。
控制栅1032的厚度可以为本领域技术人员熟知的任何适合的厚度，例如厚度范围从大约50到大约2000埃。
在一个示例中，在所述控制栅1032和所述半导体衬底100之间还设置有第一栅极介电层1031。
第一栅极介电层1031可以包括如下的任何传统电介质：SiO2、Si3N4、SiON、SiON2、诸如TiO2、Al2O3、ZrO2、HfO2、Ta2O5、La2O3的高k电介质以及包括钙钛矿型氧化物的其它类似氧化物，但不限于此。第一栅极介电层1031也可以包括上述电介质材料的任何组合。
其中，第一栅极介电层1031的厚度可以是任何适合的厚度，例如，5埃至100埃之间的任意厚度。
在一个示例中，本发明的CMOS反相器包括第一MOS管，所述第一MOS管包括分别设置在所述控制栅1032两侧的半导体衬底100中的第一源极1021和第一漏极1022，所述第一源极1021和所述第一漏极1022具有第一导电类型，例如，所述第一MOS管为NMOS，则所述第一源极1021和第一漏极1022的导电类型为N型，尤其是N型重掺杂的源极和漏极。
在一个示例中，在所述半导体衬底100中形成有具有第二导电类型的第一阱区101，所述第一源极1021和所述第一漏极1022形成在所述第一阱区101中，所述第一导电类型和所述第二导电类型为相反的导电类型，例如，如图2所示，第一MOS管为NMOS，则所述第一阱区101为P型阱区。
其中，所述第一源极1021和所述第一漏极1022之间的区域为第一MOS管的沟道区，该沟道区具有与所述第一源极1021和第一漏极1022相反的导电类型。
进一步地，本发明的CMOS反相器还包括半导体材料层200，所述半导体材料层200以至少部分所述控制栅1032为支撑悬空设置在所述半导体衬底100上方，并向所述控制栅1032两侧壁的外侧延伸。
示例性地，所述半导体材料层200位于所述控制栅1032外侧的部分与所述半导体衬底100之间存在间隙。
示例性地，部分所述半导体材料层200设置在所述控制栅1032的表面上。
其中，半导体材料层200其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等。
示例性地，在所述控制栅1032和所述半导体材料层200之间设置有第二栅极介电层1033。
其中，第二栅极介电层1033可以包括如下的任何传统电介质：SiO2、Si3N4、SiON、SiON2、诸如TiO2、Al2O3、ZrO2、HfO2、Ta2O5、La2O3的高k电介质以及包括钙钛矿型氧化物的其它类似氧化物，但不限于此。第二栅极介电层1033也可以包括上述电介质材料的任何组合。
其中，第二栅极介电层1033的厚度可以是任何适合的厚度，例如，5埃至100埃之间的任意厚度。
进一步地，本发明的CMOS反相器还包括第二MOS管，其中，所述第一MOS管和所述第二MOS管共用所述控制栅1032。
其中，所述第一MOS管和所述第二MOS管具有相反的导电类型，例如，所述第一MOS管为NMOS，所述第二MOS管为PMOS，或者，所述第一MOS管为PMOS，所述第二MOS管为NMOS。
示例性地，所述第二MOS管包括分别设置在所述控制栅1032两侧的所述半导体材料层200中的第二源极2021和第二漏极2022，所述第二源极2021和所述第二漏极2022具有第二导电类型，例如，如图2所示，当所述第二MOS管为PMOS时，第二源极2021和第二漏极2022为P型源极和漏极，尤其是P型杂质重掺杂的源极和漏极。
其中，半导体材料层200在半导体衬底表面上的投影形状可以为条形或者其他适合的形状，该半导体材料层在所述控制栅两侧壁外侧的尺寸可以与第二MOS管的源极和漏极的尺寸大体相同，也可以大于第二MOS管的源极和漏极的尺寸。
示例性地，第二源极2021和第二漏极2022在所述半导体材料层200中的深度均等于所述半导体材料层200的厚度。
示例性地，在所述半导体材料层200中形成有具有第一导电类型的第二阱区201，所述第二阱区201设置在第二源极2021和第二漏极2022之间，也即第二源极和第二漏极设置在第二阱区201中，其中，所述第二阱区201在所述半导体材料层200中的深度与所述半导体材料层200的厚度相等，第二阱区将第二源极和第二漏极隔开。例如，如图2所示，第二MOS管为PMOS时，第二源极2021和第二漏极2022为P型源极和漏极，第二阱区201为N型阱区。
其中，第二源极和第二漏极之间的半导体材料层中的区域作为第二MOS管的沟道区，具有与第二源极和第二漏极相反的导电类型。
在一个示例中，如图2所示，所述第二源极2021与所述第二漏极2022在所述半导体衬底表面上的投影与所述第一源极1021和所述第一漏极1022在所述控制栅的长度延伸方向上存在间隔距离，也即第二MOS管和第一MOS管在水平方向上错开。由于第一MOS管和第二MOS管上下错开，因此无需使用隔离层，减少了反相器所占的面积，有利于增加集成电路的集成度。
值得注意的是，由于第一MOS管和第二MOS管在水平方向上错开，因此，为了更便于对第一MOS管和第二MOS管的位置关系进行阐述，在沿图2中剖面线AA’所获得的CMOS反相器的剖面示意图图3A中将不会被剖到的第二MOS管的第二源极2021和第二漏极2022以虚线的形式示出，在沿图2中剖面线BB’所获得的CMOS反相器的剖面示意图中将不会被剖到的第一MOS管的第一源极1021和第一漏极1022以虚线的形式示出。
在一个示例中，为了使该CMOS反相器的结构更加稳固，使半导体材料层200能够更稳定的位于半导体衬底100的上方，在所述半导体材料层200和所述半导体衬底100之间还可以设置有支撑部(未示出)，并使所述第二漏极2021和所述半导体衬底100之间的区域以及所述第二源极2022和所述半导体衬底100之间的区域形成为间隙，以保证隔离效果。
在一个示例中，所述支撑部位于所述半导体材料层端部，例如，半导体材料层的至少一个端部下方可以设置支撑部，例如，所述支撑部可以仅位于所述半导体材料层的两个端部的下方，或者，所述支撑部还可以位于所述半导体材料层的四周边缘的下方，或者，能够对半导体材料层起到支撑作用并能够使所述第二漏极2021和所述半导体衬底100之间的区域以及所述第二源极2022和所述半导体衬底100之间的区域形成为间隙的其他设置方式也可以适用于本发明。
示例性地，所述支撑部的材料包括绝缘材料。绝缘材料可以包括本领域技术人员熟知的任何适合的绝缘材料，例如氧化物、氮化物、氮氧化物等。
在一个示例中，所述支撑部可以包括若干间隔设置的柱状结构，其中，所述柱状结构的形状可以为圆柱形，立方体形或其他的适合的不规则立体形状。
进一步地，在半导体衬底100的表面上还设置有与所述第一源极1021和所述第一漏极1022分别电连接的接触结构，该些接触结构用于将第一源极和第一漏极分别引出与外部电路电连接。
进一步地，本发明的CMOS反相器还包括与控制栅1032电连接的接触结构，该接触结构用于实现控制栅1032和外部电路的电连接，其中，由于第一MOS管和第二MOS管共用该控制栅1032因此只需引入少量的互连线路，例如一个互连线路，即可实现对于控制栅1032的引出，减少了互连线路的使用。
进一步地，在半导体材料层200的表面上还设置有分别与第二源极2021和所述第二漏极2022电连接的接触结构，该些接触结构用于将第二源极2021和所述第二漏极2022分别引出与外部电路电连接，其中，该接触结构可以设置在所述半导体材料层200的与形成有第二栅极介电层1033的面相对的表面上。
示例性地，在所述第一MOS管为NMOS，所述第二MOS管为PMOS时，可通过如图4所示的电压设置方式实现CMOS反相器的功能，由于第一MOS管和第二MOS管共用控制栅1032，控制栅1032作为反相器的输入端VI；NMOS的第一漏极1022与PMOS的第二漏极2022电连接，作为反相器的输出端VO；NMOS的第一源极1021接低电位端VSS或接地Vground(Ground)；PMOS的第二源极2021连接高电位VDD。
通过以下电压设置方式实现反相器的功能：输入端VI输入低电平时，位于上方的PMOS导通，输出端Vo与VDD相近，输出为高电平；输入端VI输入高电平时，下方的NMOS导通，输出端Vo与Vground相近，反相器输出为低电平。
至此完成了对本发明的CMOS反相器的关键元件的介绍，对于完整的CMOS反相器还可以包括其他的部件，在此不做一一赘述。
综上所述，本发明的CMOS反相器包括第一MOS管和第二MOS管，所述第一MOS管和所述第二MOS管分别形成在不同层的半导体衬底和半导体材料层中(也即第一MOS管和第二MOS管分层设置)，并且半导体材料层悬空设置在所述半导体衬底的上方，无需再使用隔离层，减少了CMOS反相器所占面积，第一MOS管和第二MOS管的分层设置(也即第一MOS管的第一源极和第一漏极与第二MOS管的第二源极和第一漏极之间分层设置)，MOS管之间的寄生电容消失，MOS管与衬底(例如P型衬底)之间的寄生电路消失，避免了闩锁效应的发生，使得电路更加稳定，第一MOS管和第二MOS管共用控制栅，因此可以减少电路中互连线路的使用，使结构更加简单，因此，本发明的CMOS反相器具有更高的性能，更小的面积和更高的可靠性。
实施例二
本发明还提供了一种电子装置，包括实施例一所述的CMOS反相器。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的CMOS反相器，因而具有更好的性能。
其中，图5示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括实施例一所述的CMOS反相器，所述CMOS反相器包括：
半导体衬底；
第一MOS管，所述第一MOS管包括第一源极和第一漏极，所述第一源极和所述第一漏极分别设置在所述控制栅两侧的半导体衬底中，并具有第一导电类型；
控制栅，设置在所述半导体衬底的表面上；
半导体材料层，以至少部分所述控制栅为支撑悬空设置在所述半导体衬底上方，并向所述控制栅两侧壁的外侧延伸；
第二MOS管，所述第二MOS管包括第二源极和第二漏极，所述第二源极和所述第二漏极分别设置在所述控制栅两侧的所述半导体材料层中，并具有第二导电类型，其中，所述第一MOS管和所述第二MOS管共用所述控制栅。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种CMOS反相器，其特征在于，所述CMOS反相器包括：
半导体衬底；
控制栅，设置在所述半导体衬底的表面上；
第一MOS管，所述第一MOS管包括第一源极和第一漏极，所述第一源极和所述第一漏极分别设置在所述控制栅两侧的半导体衬底中，并具有第一导电类型；
半导体材料层，以至少部分所述控制栅为支撑悬空设置在所述半导体衬底上方，并向所述控制栅两侧壁的外侧延伸；
第二MOS管，所述第二MOS管包括第二源极和第二漏极，所述第二源极和所述第二漏极分别设置在所述控制栅两侧的所述半导体材料层中，并具有第二导电类型，其中，所述第一MOS管和所述第二MOS管共用所述控制栅。
2.如权利要求1所述的CMOS反相器，其特征在于，所述第一MOS管和所述第二MOS管具有相反的导电类型。
3.如权利要求1所述的CMOS反相器，其特征在于，所述第一源极和第一漏极在所述半导体衬底表面的投影与所述第二源极和第二漏极在所述控制栅的长度延伸方向上存在间隔。
4.如权利要求1所述的CMOS反相器，其特征在于，在所述控制栅和所述半导体衬底之间设置有第一栅极介电层，在所述控制栅和所述半导体材料层之间设置有第二栅极介电层。
5.如权利要求1所述的CMOS反相器，其特征在于，所述第二源极和所述第二漏极在所述半导体材料层中的深度均等于所述半导体材料层的厚度。
6.如权利要求1所述的CMOS反相器，其特征在于，在所述半导体衬底中形成有具有第二导电类型的第一阱区，所述第一源极和所述第一漏极形成在所述第一阱区中。
7.如权利要求1所述的CMOS反相器，其特征在于，在所述半导体材料层中形成有具有第一导电类型的第二阱区，所述第二阱区设置在所述第二源极和所述第二漏极之间，其中，所述第二阱区在所述半导体材料层中的深度与所述半导体材料层的厚度相等。
8.如权利要求1所述的CMOS反相器，其特征在于，在所述半导体材料层和所述半导体衬底之间还设置有支撑部，并使所述第二漏极和所述半导体衬底之间的区域以及所述第二源极和所述半导体衬底之间的区域形成为间隙。
9.如权利要求8所述的CMOS反相器，其特征在于，所述支撑部位于所述半导体材料层端部。
10.如权利要求8所述的CMOS反相器，其特征在于，所述支撑部包括若干间隔设置的柱状结构。
11.如权利要求1所述的CMOS反相器，其特征在于，所述半导体材料层的材料包括Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP和InGaAs中的至少一种。
12.一种电子装置，其特征在于，所述电子装置包括如权利要求1-11之一所述的CMOS反相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710465539.8A CN109148448B (zh) | 2017-06-19 | 2017-06-19 | 一种cmos反相器和电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710465539.8A CN109148448B (zh) | 2017-06-19 | 2017-06-19 | 一种cmos反相器和电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109148448A CN109148448A (zh) | 2019-01-04 |
| CN109148448B true CN109148448B (zh) | 2020-09-01 |
Family
ID=64804386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710465539.8A Active CN109148448B (zh) | 2017-06-19 | 2017-06-19 | 一种cmos反相器和电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109148448B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116504783A (zh) * | 2022-01-21 | 2023-07-28 | 长鑫存储技术有限公司 | 一种半导体器件及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200560A (ja) * | 1987-02-17 | 1988-08-18 | Matsushita Electronics Corp | Ｃｍｏｓ型半導体装置 |
| CN1855537A (zh) * | 2005-04-29 | 2006-11-01 | 崇贸科技股份有限公司 | 具隔离结构的金属氧化物半导体场效晶体管及其制作方法 |
| CN1959988A (zh) * | 2005-11-28 | 2007-05-09 | 威盛电子股份有限公司 | 可避免栓锁的半导体电路 |
| CN103762215A (zh) * | 2013-12-30 | 2014-04-30 | 北京宇翔电子有限公司 | 经抗辐射加固的铝栅cmos反相器和cmos半导体器件 |
| CN106559068A (zh) * | 2015-09-24 | 2017-04-05 | 三星电子株式会社 | 集成电路 |
-
2017
- 2017-06-19 CN CN201710465539.8A patent/CN109148448B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200560A (ja) * | 1987-02-17 | 1988-08-18 | Matsushita Electronics Corp | Ｃｍｏｓ型半導体装置 |
| CN1855537A (zh) * | 2005-04-29 | 2006-11-01 | 崇贸科技股份有限公司 | 具隔离结构的金属氧化物半导体场效晶体管及其制作方法 |
| CN1959988A (zh) * | 2005-11-28 | 2007-05-09 | 威盛电子股份有限公司 | 可避免栓锁的半导体电路 |
| CN103762215A (zh) * | 2013-12-30 | 2014-04-30 | 北京宇翔电子有限公司 | 经抗辐射加固的铝栅cmos反相器和cmos半导体器件 |
| CN106559068A (zh) * | 2015-09-24 | 2017-04-05 | 三星电子株式会社 | 集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109148448A (zh) | 2019-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102162676B1 (ko) | 상보형 터널링 fet 디바이스와 그 형성 방법 | |
| TWI392059B (zh) | 平面背閘極ｃｍｏｓ之高性能電容器 | |
| US6828638B2 (en) | Decoupling capacitors for thin gate oxides | |
| JP2008193101A (ja) | 半導体装置 | |
| US10157907B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20140346617A1 (en) | Semiconductor device and method for fabricating the same | |
| KR20160137973A (ko) | 포켓을 가진 p-터널링 전계 효과 트랜지스터 디바이스 | |
| US11862730B2 (en) | Top-gate doped thin film transistor | |
| SG173946A1 (en) | DATA PATH CELL ON AN SeOI SUBSTRATE WITH A BURIED BACK CONTROL GATE BENEATH THE INSULATING LAYER | |
| US8659068B2 (en) | Dynamic memory structure | |
| US20070241400A1 (en) | Semiconductor device | |
| US6630376B1 (en) | Body-tied-to-body SOI CMOS inverter circuit | |
| CN109148448B (zh) | 一种cmos反相器和电子装置 | |
| US11437406B2 (en) | Semiconductor device having a capacitive structure and method of forming the same | |
| JP2013143446A (ja) | 容量素子、半導体装置及び電子機器 | |
| US20170069615A1 (en) | Semiconductor device | |
| JP4110792B2 (ja) | 容量素子及び容量素子を用いた半導体集積回路 | |
| US11094716B2 (en) | Source contact and channel interface to reduce body charging from band-to-band tunneling | |
| US11362188B2 (en) | Field effect transistors with reduced electric field by thickening dielectric on the drain side | |
| CN108321120B (zh) | 半导体器件及其制作方法、电子装置 | |
| CN106601706B (zh) | 一种半导体器件和电子装置 | |
| CN108346659B (zh) | 一种可编程存储单元及电子装置 | |
| CN109727865B (zh) | 一种半导体器件及其制作方法、电子装置 | |
| TW510042B (en) | Input/output driving circuit with low junction capacitance and its semiconductor structure | |
| JP2917931B2 (ja) | インバータ構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |