CN1913163B - 薄膜晶体管衬底及其制造方法 - Google Patents

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Abstract

薄膜晶体管衬底及其制造方法。衬底包括第一和第二导电型金属氧化物半导体(MOS)晶体管。第一导电型MOS晶体管包括形成在阻挡层上具有与沟道两边相邻的第一导电型低浓度掺杂区的第一半导体层，与第一导电型低浓度掺杂质区相邻的第一导电型源/漏极区，形成在第一半导体层上的第一栅绝缘层，形成在第一栅绝缘层上并与沟道区和第一半导体层的低浓度掺杂质区重叠的第二栅绝缘层，形成在第二栅绝缘层上的第一栅极。第二导电型MOS晶体管包括形成在阻挡层上具有与沟道两边相邻的第二导电型源/漏极区的第二半导体层，形成在第二半导体层上的第一栅绝缘层，形成在第一栅绝缘层上并与第二半导体层重叠的第二栅绝缘层，形成在第二栅绝缘层上的第二栅极。

Description

薄膜晶体管衬底及其制造方法
技术领域
本申请要求韩国专利申请号10-2005-0074582的优先权，其于2005年8月13日向韩国专利局递交，其内容在此全面结合供参考。
本发明涉及到一种薄膜晶体管衬底及其制造方法。尤其是，本发明涉及到一种具备优良加工效率的薄膜晶体管衬底及其制造方法。
背景技术
近年来，液晶显示器(LCD)作为显示装置被广泛应用于笔记本电脑及其它便携式装置，其驱动方法正在从简单的矩阵类型转变为有源矩阵类型。尤其是，一种在玻璃衬底上生成多个薄膜晶体管(TFT)的薄膜晶体管有源矩阵驱动方法已经成为驱动液晶显示器的主流技术。
TFT通常包括作为栅极线的一部分的栅极，形成沟道的半导体层，作为数据线的一部分的源极，和关于半导体层与源极相对的漏极。TFT通常可以作为开关部件，它借助于通过栅极线传送来扫描信号，用于将经过数据线接收的图像信号传送到像素电极或阻止该信号传送到该像素电极。
半导体层一般由非晶硅或多晶硅组成。根据半导体层与栅极的相对位置，薄膜晶体管可分为底栅型和顶栅型两种。多晶硅TFT的通常属于顶栅极类型，其栅极形成在半导体层上面。
随着利用激光的各种结晶技术的发展，可以在类似于制造非晶硅的温度范围的条件下来制造多晶硅TFT，而且它比非晶硅TFT具有更高的电子或空穴迁移率，从而获得互补金属氧化物半导体(CMOS)薄膜晶体管，其中包括具有n沟道的NMOS薄膜晶体管和具有p沟道的PMOS薄膜晶体管。因此，多晶硅TFT主要可以使用在大面积玻璃衬底上的驱动电路。
然而，在制造CMOS薄膜晶体管的常规方法中，在NMOS和PMOS薄膜晶体管的半导体层的上层结构和离子注入区都是利用分开的光刻蚀工艺过程来形成的，这使得不仅制造工艺复杂而且增加了生产成本。
发明内容
本发明提供一种具备优良加工效率的薄膜晶体管衬底。
本发明还提供一种制造具备优良加工效率的薄膜晶体管衬底的方法。
根据本发明的一个方面，在此提供一种薄膜晶体管衬底，它包括第一导电型MOS晶体管和第二导电型MOS晶体管。第一导电型MOS晶体管包括：形成在阻挡层上并且具有与沟道两边相邻的第一导电型低浓度掺杂区的第一半导体层；与第一导电型低浓度掺杂质区相邻的第一导电型源/漏极区；形成在第一半导体层上的第一栅绝缘层；形成在第一栅绝缘层上并且与沟道区和第一半导体层上的低浓度掺杂质区重叠的第二栅绝缘层；和形成在第二栅绝缘层上的第一栅极。第二导电型MOS晶体管包括：形成在阻挡层上并且具有与沟道区两边相邻的第二导电型源/漏极区的第二半导体层；形成在第二半导体层上的第一栅绝缘层；形成在第一栅绝缘层上并且与第二半导体层重叠的第二栅绝缘层；和形成在第二栅绝缘层上的第二栅极。
根据本发明的另一个方面在此提供一种制造薄膜晶体管衬底的方法，该方法包括提供一种衬底，其中在阻挡层上形成第一和第二半导体层。在第一半导体层上形成第一离子注入掩膜结构，它包括第一栅绝缘层，与第一半导体层的沟道区和低浓度掺杂区重叠的第二栅绝缘层，与第一半导体层的沟道区重叠的第一栅极，以及与第二栅绝缘层重叠的第一光刻胶膜图案。在第二半导体层上形成第二离子注入掩膜结构，它包括第一栅绝缘层，与第二半导体层重叠的第二栅绝缘层，与第二半导体层的沟道区重叠的第二栅极，与第二栅极重叠的第二光刻胶膜图案，并且利用第一和第二离子注入掩膜结构作为离子注入掩膜，通过将高浓度的第二导电型杂质离子注入到第二半导体层和注入到第一半导体层下方的阻挡层以形成第二导电型源/漏极区。
本发明的范围是通过权利要求结合参考这个部分而定义的。考虑通过下面一个或多个实施例的详细描述，对于那些技术熟知的人们将更全面理解本发明的实施例，以及本发明其它优点的实现。首先将简要描述的是参考附图。
附图说明
本发明的上述及其它优点和特点通过下面参考附图的描述将变得更加清楚明了，其中：
图1是根据本发明实施例的薄膜晶体管衬底示意图；
图2是根据本发明实施例的薄膜晶体管衬底的驱动单元的剖面图；
图3是根据本发明实施例的制造薄膜晶体管衬底的方法的流程图；
图4到图12是图解说明制造根据本发明的实施例的薄膜晶体管衬底的方法的连续剖面图；
图13是根据本发明另一个实施例的制造薄膜晶体管衬底的方法的流程图；
图14是在根据本发明另一个实施例的制造薄膜晶体管衬底的方法中形成的中间结构的剖面图。
通过参考下面的详细描述将会更好地理解本发明的实施例和它的优点。应该理解的是在一个或多个图中，使用相同的参考数字描述相同的部件。应该说这些附图并没有按照比例来绘制。
具体实施方式
在下文中将参考附图更全面地描述本发明，在附图中显示本发明所提实施例。然而，本发明并不局限于这里所述的实施例而可以用不同的形式实施。更确切的说，提供这些实施例以至于对于那些技术熟知的人来说，这个公开文献将更完全彻底地表达本发明的范围。相同的参考数字表示相同的部件而且贯穿整个说明书。在参考附图中，为了清楚而增大了层和区的厚度。
值得注意的是本发明所使用的任何和所有实施例，或者在此提供的示范术语仅仅是为了更好地阐述本发明而不是对本发明的范围的限制，除非另作说明。除非在这里另有说明或者上下文有明显的矛盾，否则在描述本发明的上下文中(特别是随后的权利要求的上下文中)所用到的术语“a”、“an”和“the”以及类似的参考内容都可以理解为单数或复数。除非另作说明，否则术语“组成”、“具有”、“包括”和“包含”等词均可解释为开放式的(即意味着包括，但是并没有限制于此)。应该理解，当某一部件例如层、区或者衬底被认为是在另一个部件上时，它可以是直接在某部件上面，也可以是介于一些部件之间。此外，这里可以使用有关术语例如用“在…之下”来描述如图所示一层或区与另一层或区相对于衬底或基底层的关系。另外，术语“直接地”指的是没有介于中间的部件。在此所使用的术语“重叠”指的是这种情况，在不同层中形成的两个结构之一是通过垂直接近方法淀积在与另一个结构相同的层面，一个结构的区范围基本上包含在另一个结构的区范围内。还可以应用另一结构位于其他两个结构之间的情况。除非明确表示，否则这里用到的所有技术和科学名词，具有对于本领域的普通技术人员来说通常所理解的相同的意思。再者，除非明确表示，否则所有确定的术语与通常使用的词典中的解释基本一致。
下文将参照图1到图12详细地描述根据本发明实施例的薄膜晶体管衬底及其制造方法。
图1是图解说明根据本发明具体实施例的薄膜晶体管衬底的示意图。参照图1，该薄膜晶体管衬底包括像素单元10、栅极驱动器20和数据驱动器30。
像素单元10包括连接到多根栅极线G1，....Gn和多个数据线D1，...Dm上的多个像素。每个像素都包含连接到相对应的栅极线和数据线的开关装置M，和与开关装置M相连接的液晶电容C1c和存储电容Cst。
在行(或水平)方向延伸的多个栅极线G1，…，Gn负责将扫描信号传输到开关装置M，而在列(或垂直)方向延伸的多个数据线D1，…，Dm则负责将灰度电压(对应于图像信号)传输到开关装置M。开关装置M是一个三端口器件，它的控制端与相对应的栅极线相连，输入端与相对应的数据线相连，而输出端则与液晶电容C1c的一端和存储电容Cst的一端连接。液晶电容C1c连接在开关装置M的输出端和一个共用电极(图中没有显示)之间，存储电容Cst可以连接在开关装置M的输出端和公用电极之间，或者是连接在开关装置M的输出端和相邻的上部的栅极线之间。前一种存储电容Cst称为分离线型，而后一种存储电容Cst被称为前栅极线型。
栅驱动器20与多个栅极线G1，…，Gn相连接，并且提供激活开关装置M的扫描信号给多个栅极线G1，…，Gn。数据驱动器30与多个数据线D1，…，Dm相连接。
在此，开关装置M可能是MOS晶体管。该MOS晶体管可以象包括由多晶硅构成的沟道区的薄膜晶体管一样形成。栅极驱动器20和数据驱动器30也可以包括MOS晶体管。这些MOS晶体管可以象包括由多晶硅构成的沟道区的薄膜晶体管一样形成。
包括CMOS半导体驱动单元的薄膜晶体管衬底将参照图2进行描述，CMOS半导体驱动单元包含具有由多晶硅构成的沟道区的N型金属氧化物半导体(NMOS)和P型金属氧化物半导体(PMOS)晶体管。图2是根据本发明实施例的薄膜晶体管衬底的驱动单元的剖面图。
参照图2，包括二氧化硅或者氮化硅的阻挡层111形成在透明的绝缘衬底110上。在阻挡层111上形成第一和第二半导体层150n和150p。在一个例子中，第一半导体层150n包括源、漏极区153n和155n，它们分别掺杂高浓度N型杂质离子，以及不掺杂杂质离子的多晶硅沟道区154n。在另一个例子中，第二半导体层150p包括分别掺杂高浓度P型杂质离子的源、漏极区153p和155p，不掺杂杂质离子的多晶硅沟道区154p。
相对于NMOS晶体管而言，掺杂低浓度N型杂质离子的低浓度掺杂区152n形成在源极区153n和沟道区154n之间和漏极区155n和沟道区154n之间。
由高浓度P型杂质离子注入而形成的高浓度P型掺杂区(例如112p和113p)位于NMOS晶体管的源极区153n和漏极区155n下面阻挡层部分中。刚好位于第一栅绝缘层401下面的阻挡层111中的高浓度P型掺杂区的最高掺杂浓度区113p处于比刚好位于NMOS晶体管的源极区153n和漏极区155n下面的阻挡层111中的高浓度P型掺杂区的最高掺杂浓度区112p更浓的浓度。关于这个内容的详细说明将在后面薄膜晶体管衬底的制造方法中介绍。
第一栅绝缘层401(例如：由二氧化硅组成)形成在其上面具有第一和第二半导体层150n、150p的衬底110上。第二栅极隔离绝缘层402n和402p(例如：由氮化硅组成)形成在第一栅绝缘层401上。
使用上述双层栅绝缘层结构的原因如下。为了降低包括由多晶硅构成半导体层的薄膜晶体管的阈值电压(Vth)，必须形成厚度薄的栅绝缘层。由于3.9的低介电常数，常规的包括二氧化硅的单层栅绝缘层在降低薄膜晶体管的阈值电压上是有限的。此外，在为了降低薄膜晶体管的阈值电压而形成薄的栅绝缘层时，击穿电压也会随之降低，从而增加静电损坏性。因此，在本实施例中，为了降低薄膜晶体管的阈值电压和改善其性能，栅绝缘层具有双层结构，即由二氧化硅组成的第一栅绝缘层401和由氮化硅组成的第二栅绝缘层402n、402p，氮化硅具有比二氧化硅近两倍高的介电常数。
首先，将第一栅绝缘层401覆盖了包括多晶硅的第一和第二半导体层150n、150p的整个表面。然后，在第一栅绝缘层401中形成第一连接孔141n、141p和第二连接孔142n和142p，以便分别将第一和第二半导体层150n和150p的源极区153n和153p和漏极区155n和155p分别电连接到源极173n和173p和漏极175n和175p，这将在后面进一步描述。
NMOS晶体管的第二栅绝缘层402n形成在第一栅绝缘层401上，以致与第一半导体层150n中的沟道区154n相邻的低浓度掺杂区152n重叠。PMOS晶体管的第二栅绝缘层402p形成在第一栅绝缘层401上以致与第二半导体层150p重叠。PMOS晶体管的第一和第二连接孔141p和142p从第一栅绝缘层401延伸到第二栅绝缘层402p。在一个实施例中，每一个第二栅绝缘层402n和402p的厚度必须等于或大于第一栅绝缘层401的厚度。其原因将在后面薄膜晶体管衬底的制造方法中描述。
第一和第二栅极124n和124p分别形成在NMOS和PMOS晶体管的第二栅绝缘层402n和402p上。第一栅极124n与第一半导体层150n中的沟道区154n重叠，第二栅极124p与第二半导体层150p的沟道区154p重叠。内绝缘层601形成在具有第一栅极124n和第二栅极124p的组成结构上。形成在第一栅绝缘层401中的第一连接孔141n和141p和第二连接孔142n和142p延伸到内绝缘层601，从而使源极区153n和153p和漏极区155n和155p分别电连接到源极173n和173p和漏极175n和175p。
在内绝缘层601上，形成有分别经过第一连接孔141n和141p电连接到源极区153n和153p的NMOS晶体管的源极173n和PMOS晶体管的源极173p，以及相对于沟道区154n和154p，而与源极173n和173p相对的漏极175n和175p，漏极175n和175p分别通过第二连接孔142n和142p电连接到漏极区155n和155p。NMOS晶体管的漏极175n电连接到PMOS晶体管的源极173p。
现在将参照图3到12更详细地描述根据本发明实施例的薄膜晶体管衬底的制造方法。图3是根据本发明实施例的制造薄膜晶体管衬底方法的流程图，而图4到图12是图解说明根据本发明实施例制造薄膜晶体管衬底的方法的连续剖面图。
参照图3，在具有第一和第二半导体层的阻挡层上依次形成第一栅绝缘层，第二栅绝缘层和栅导电层(操作S11)。
更详细地参照图4，在透明的绝缘衬底110上形成阻挡层111。在一个例子中，透明的绝缘衬底110可以利用玻璃、石英或者蓝宝石等形成，在另一个例子中，阻挡层111可以由淀积的二氧化硅(SiO2)或氮化硅(SiNx)形成。阻挡层111用来阻止杂质等从衬底110到第一和第二半导体层150n和150p的扩散，其厚度大约为5000
Figure G2006101101429D00071
接下来，在阻挡层111上形成非晶硅，例如，大约为500的厚度，以便形成非晶硅层。在一个例子中，该非晶硅层通过激光退火、炉内退火或者固态结晶等方式结晶，并且通过光刻蚀法制作图案，从而形成包括多晶硅的第一和第二半导体层150n、150p。
然后，在其上面具有第一半导体层150n和第二半导体层150p的衬底110上依次淀积二氧化硅和氮化硅，从而形成第一栅绝缘层401和第二栅绝缘层402。在一个实施例中，第二栅绝缘层402的厚度必须等于或大于第一栅绝缘层401的厚度。例如，当第一栅绝缘层401的厚度为350时，第二栅绝缘层402的厚度大约为450
Figure G2006101101429D00082
然而，本发明并不局限于上述的例子。
接下来，在第二栅绝缘层402上形成栅导电层120。在一个例子中，栅导电层120可以利用铝、铬、钼或它们的合金形成单层或多层薄膜。栅导电层120的厚度大约3200
Figure G2006101101429D00083
但是本发明并不局限于此厚度。栅导电层120的厚度可以根据器件特性需求而改变。
接下来，如图5所示，在导电层上形成第一和第二光刻胶膜图案(参照图3中的操作S12)。
参照图5，利用包括光遮蔽部分211和212、光导电部分221、222和223、和部分光透射的缝隙部分231和232的光腌膜200，通过光刻蚀法曝光在栅导电层120上形成光刻胶膜，然后制作处理形成第一和第二光刻薄膜图案310和320。在与光腌膜200上的光遮蔽部分211相对应的栅导电层120部分上，第一光刻薄膜图案310被形成为厚度d1的单层结构。第一光刻胶膜图案310宽度可以根据将要形成在第一半导体层150n中的沟道区(图2中的154n)的宽度要求来改变。与光腌膜200中光遮蔽部分212相对应的第二光刻胶膜图案320部分具有第一厚度d1，而与光腌膜200的缝隙部分231和232相对应的第二光刻胶膜图案320的部分具有第二厚度d2。即，第二光刻胶膜图案320具有双层结构，其上层部分w1具有第一厚度d1，而下层部分w2和w3具有第二厚度d2。第二光刻胶膜图案320的上层部分w1的宽度取决于将要在第二半导体150p中形成的沟道区(图2中的154p)的宽度要求，而下层部分w2和w3的宽度则取决于将要形成在第二半导体层150p中的源极区和漏极区(图2中的153p和155p)的宽度要求。
第一和第二光刻胶膜图案310和320可以根据目的要求以各种形状形成。例如，第一和第二光刻胶膜图案310和320可以通过以预定形状对光刻胶膜制作图案，然后进行加热和收缩来形成梯形轮廓形状。在另一个例子中，也可以通过加热熔化的光刻胶膜，使第一和第二光刻薄膜图案310和320形成半球形外形。第一和第二光刻薄膜图案310和320可以作为将栅导电层120制图案成栅极的蚀刻掩膜，同时也可作为形成第二栅绝缘层的蚀刻掩膜。第一和第二光刻薄膜图案310和320还可以作为形成第一和第二半导体层150n和150p的源极区和漏极区的离子注入掩膜。在本实施例图解说明了用包括缝隙部分231和232的光掩膜200形成双层的第二光刻胶膜图案320，但是本发明并不局限于上述图解中的实施例。双层的第二光刻薄膜320也可以是利用照相铜板掩模代替缝隙掩膜231、232来形成的。
接下来，形成第一栅极和第二栅极图案(图3中所示操作S13)。
更详细地参照图5和图6，利用第一和第二光刻胶膜图案310和320作为蚀刻掩膜对栅导电层120制作图案，从而形成第一栅极124n和第二栅极图案120p。通过各向同性蚀刻对栅导电层120的侧壁进行过蚀刻，例如，湿法蚀刻，以便形成第一栅极124n和第二栅极图案120p。第一栅极124n和第二栅极图案120p的侧壁具有锥形的形状，以致增加与后续处理形成的上层薄膜的附着力。
接下来，对第二栅绝缘层制作图形(图3中的操作S14)。
更详细地参照图7，利用第一和第二光刻薄膜图案310和320作为蚀刻掩膜，对第二栅绝缘层402进行过蚀刻处理，从而形成已制作图案的第二栅绝缘层402n和402p。在第一栅极124n下面形成的第二栅绝缘层402n的宽度大于第一栅极124n的宽度。后面将要描述的低浓度掺杂区是由第二栅绝缘层402n和第一半导体层150n之间的宽度差异来确定。
接下来，在第一半导体层中形成源极区和漏极区(图3中的操作S15)。
更详细地参照图8，利用第一栅绝缘层401、第二栅绝缘层402n和402p、第一栅极124n、第二栅极图案120p和第一和第二光刻胶膜图案310和320做为离子注入掩膜，将高浓度N型杂质离子N+注入到第一半导体层150n中，以便在第一半导体层150n中形成源极区153n、漏极区155n和沟道区154n。沟道区154n是与第一光刻胶膜图案310重叠的第一半导体层150n的一部分，而将源极区153n和漏极区155n分隔开，并且其内部没有N型杂质离子N+注入。就第二半导体层150p而言，由于与第二半导体层150p重叠的上层结构，所以N型杂质离子N+没有注入到第二半导体层150p中。N型杂质离子N+可以是磷化氢(PH3)，在一个例子中，离子注入的剂量和能量可以根据器件特性要求来调整，以至于在第一半导体层150n中形成最高掺杂浓度。
接下来，第一和第二光刻胶膜图案经过局部灰化处理(图3中的操作S16)，从而在第二栅绝缘层402p上形成第二栅极(图3中的操作S17)。
参照图8和图9，第一和第二光刻胶膜图案310和320经过灰化处理除去320中厚度为d2的下部部分w2、w3，只留下第二光刻胶膜图案320中的上部部分w1，从而形成第二光刻薄膜图案320′。然后，利用第二光刻胶膜图形320′作为蚀刻掩膜对第二栅极图案120p制作图案从而形成第二栅极124p。
接下来，在第二半导体层中形成源极区和漏极区(图3中的操作S18)。
参照图10，利用第一栅绝缘层401、第二栅绝缘层402n和402p、第一和第二栅极124n和124p、第一和第二光刻胶膜图案310和320′做为离子注入掩膜，将高浓度P型杂质离子P+(例如硼化氢(B2H6))注入到第二半导体层150p中，以便在第二半导体层150p中形成源极区153p、漏极区155p和沟道区154p。沟道区154p是与第二光刻胶膜图案320′重叠的第二半导体层150p的一部分，并将源极区153p和漏极区155p分隔开，并且其内部没有P型杂质离子P+注入。因为第一栅绝缘层401和第二栅绝缘层402p形成在第二半导体层150p的源极区153p和漏极区155p上，所以要在第二半导体层150p上形成P型杂质离子P+的最高掺杂浓度，就必须利用相对较高的离子注入能量注入P型杂质离子P+。另一方面，因为只有第一栅绝缘层401形成在第一半导体层150n的源极区153n和漏极区155n上，所以利用相对较高的离子注入能量将P型杂质离子P+也注入到第一半导体层150n下方的阻挡层111中。在这种情况下，因为第二栅极隔离层402n和402p的厚度变为大于第一栅绝缘层401，即，因为第一栅绝缘层401和第二栅绝缘层402n和402p之间的厚度差增加，所以位于第一半导体层150n下方阻挡层111中的P型杂质离子P+的最高掺杂浓度112p和113p处在更浓的浓度。此外，刚好位于第一栅绝缘层401下面的阻挡层111中的最高掺杂浓度区113p处于相对于刚好位于第一半导体层150n中源极区153n和漏极区155n下面的阻挡层111中P型杂质离子P+的最高掺杂浓度区112p更浓的浓度。
接下来，在第一半导体层中形成低浓度掺杂区(图3中操作S19)。
参照图11，利用已除去第一和第二光刻胶膜图案310和320′的组合结构作为离子注入掩膜，将低浓度N型杂质离子N-注入到第一半导体层150n中，以便在第一半导体层150n中形成低浓度掺杂区152n。
接下来，参照图12，具有低浓度掺杂区152n的组合结构被一种绝缘材料覆盖从而形成内绝缘层601。然后，利用掩膜通过光刻蚀法对内绝缘层601制作图案，以便形成分别暴露源极区153n和153p和漏极区155n和155p的第一连接孔141n和141p和第二连接孔142n和142p。
接下来回过来参照图2，数据导电层(没有显示)形成在内绝缘层601上而且是利用掩膜通过光刻蚀法制作图案，以便形成的源极173n与173p和漏极175n与175p。源极173n与173p分别经过第一连接孔141n和141p与源极区153n和153p连接，而漏极175n和175p分别经过第二连接孔142n和142p与漏极区155n和155p连接。源极173n和173p和漏极175n和175p都是通过形成数据导电层并对数据导电层制作图案而形成的，例如在一个例子中，数据导电层是用铝(AI)、铝合金(AI合金)、钼(Mo)或者钼合金制成的单层结构，在另一个例子中，它是具有铝合金层和铬(Cr)和钼合金层的多层结构。该数据导电层可以利用与栅导电层所使用的相同的导电材料和蚀刻法形成。源极173n和173p和漏极175n和175p的侧壁轮廓具有锥形的形状，以便增加与后续处理形成的上部薄膜的附着力。
下文将参考薄膜晶体管衬底另一个实施例的制造方法流程图来描述本发明。图13是制造根据本发明另一个实施例的薄膜晶体管衬底的方法的流程图。图14是制造根据本发明的另一个实施例的薄膜晶体管衬底的方法中形成中间结构的剖面图。
本发明的另一个实施例的制造方法除了在形成第一半导体层中的源极区和漏极区之后立即形成第二半导体层中的源极区和漏极区之外，与之前介绍的实施例的制造方法基本相同。因此，下文将参照图4-7和图9-14来描述本实施例与先前实施例的不同特征。
首先，如图4所示，在其上具有第一半导体层150n和第二半导体层150p的阻挡层111上依次形成第一栅绝缘层401、第二栅绝缘层402和栅导电层120(图13中操作S21)。
接下来，如图5所示，第一光刻胶膜图案310形成在与第一半导体层150n重叠的一部分栅导电层120上，厚度为d1，而第二光刻薄膜图案320以双层结构形成在与第二半导体层150p重叠的一部分栅导电层120上，该双层结构包括厚度为第一厚度d1的上层部分w1和厚度为小于第一厚度d1的第二厚度d2的下层部分w2和w3(图13中操作S22)。
接下来，如图6所示，栅导电层120利用第一和第二光刻胶膜图案310、320作为蚀刻掩膜进行各向同性蚀刻，从而形成第一栅极124n和第二栅极120p(图13中操作S23)。
接下来，如图7所示，利用第一和第二光刻胶膜图案310和320作为蚀刻掩膜，通过深蚀刻处理对第二栅绝缘层402制作图案，从而形成制作图案的第二栅绝缘层402n和402p(图13中操作S24)。
然后，如图7和图9所示，第一和第二光刻胶膜图案310和320经过灰化处理以从第二光刻薄膜图案320中除去下层部分w2和w3，从而形成第二光刻胶膜图案320′(图13中操作S25)。
然后，利用第二光刻胶膜图案320′作为蚀刻掩膜对第二栅极图案120p制作图案，从而形成第二栅极124p(图13中操作S26)。
接下来，如图14所示，源极区153n和一个漏极区155n形成在第一半导体层150n中(图13中操作S27)。
更详细地，利用第一栅绝缘层401、第二栅绝缘层402n和402p、第一和第二栅极124n和124p、第一和第二光刻胶膜图案310和320′作为离子注入掩膜，将高浓度N型杂质离子N+注入到第一半导体层150n中，从而在第一半导体层150n中形成源极区153n、漏极区155n和沟道区154n。在一个例子中，n型杂质离子N+可以是PH3。离子注入剂量和离子注入能量可以根据器件特性进行调整，以便在第一半导体层150n中形成最高掺杂浓度。因此，n型杂质离子N+没有注入到被第二栅绝缘层402p和第一栅绝缘层401所覆盖的第二半导体层150p中。
接下来，如图10所示，利用在第一半导体层150n中形成源极区153n和漏极区155p所产生的组合结构作为离子注入掩膜，将高浓度P型杂质离子P+，例如B2H6，注入到第二半导体层150p中，从而在第二半导体层150p中形成源极区153p、漏极区155p和沟道区154p(图13中操作S28)。
接下来，如图11所示，首先除去第一和第二光刻胶膜图案310和320′，然后再利用已除去第一和第二光刻胶膜图案310和320′产生的组合结构作为离子注入掩膜，将低浓度N型杂质离子N-，例如PH3，注入到第一半导体层150n中，从而形成低浓度掺杂区152n(图13中操作S29)。
接下来，如图12所示，具有低浓度掺杂区152n的组合结构被绝缘材料覆盖从而形成内绝缘层601。对内绝缘层601制作图案从而形成使源极区153n和153p和漏极区155n和155p分别显露的第一连接孔141n和141p和第二连接孔142n和142p。
接下来，如图2所示，在内绝缘层601上形成分别经过第一连接孔141n和141p与源极区153n和153p连接的源极173n和173p，以及分别经过第二连接孔142n和142p与漏极区155n和155p连接的漏极175n和175p。
虽然上述实施例已经描述了第二半导体层的源极区和漏极区是在第一半导体层的源极区和漏极区形成之后形成的，但是本发明并不局限于此。应该理解的是，可以在形成第一半导体层的源极区和漏极区之前形成第二半导体层的源极区和漏极区。
按照本发明的薄膜晶体管衬底的制造方法，更有利的是，因为在其上具有第一和第二半导体层的衬底上的第一和第二栅绝缘层形成和第一和第二栅极的形成，以及在第一和第二半导体层中杂质离子注入区的形成，都是仅使用单掩膜来完成的，所以提高了加工效率，结果增加了生产量而降低了生产成本。
总之，本领域的技术熟练者应该理解，在不脱离所附的权利要求限定的本发明原则的情况下，能够对上述实施例做出变化和修正。因此，本发明所公开的实施例只是用于常规的说明，并没有限制目的。

Claims (18)

1.一种薄膜晶体管衬底，包括：
第一导电型MOS晶体管，其包括：
第一半导体层，形成在阻挡层上，所述第一半导体层具有第一沟道区和与第一沟道区两边相邻的第一导电型低浓度掺杂区，
与第一导电型低浓度掺杂区相邻的第一导电型源/漏极区，
在第一半导体层上形成的第一栅绝缘层的第一部分，
第二栅绝缘层的第一部分，形成在第一栅绝缘层的第一部分上，并且仅与第一半导体层的第一沟道区和第一导电型低浓度掺杂区重叠，和
在第二栅绝缘层的第一部分上形成的第一栅极；和
第二导电型MOS晶体管，其包括：
第二半导体层，形成在阻挡层上，所述第二半导体层具有第二沟道区和与第二沟道区两边相邻的第二导电型源/漏极区，
在第二半导体层上形成的第一栅绝缘层的第二部分，
第二栅绝缘层的第二部分，形成在第一栅绝缘层的第二部分上，并且与第二半导体层重叠，和
在第二栅绝缘层的第二部分上形成的第二栅极，
其中第一栅绝缘层覆盖了第一和第二半导体层的整个表面。
2.根据权利要求1所述的薄膜晶体管衬底，其特征在于所述第二栅绝缘层的厚度等于或大于第一栅绝缘层的厚度。
3.根据权利要求1所述的薄膜晶体管衬底，其特征在于还包括在第一导电型MOS晶体管的第一半导体层的第一导电型源/漏极区下方的第二导电型掺杂杂质。
4.根据权利要求1所述的薄膜晶体管衬底，其特征在于所述第一导电型为N型，第二导电型为P型。
5.根据权利要求1所述的薄膜晶体管衬底，其特征在于所述第一栅绝缘层包含二氧化硅膜。
6.根据权利要求1所述的薄膜晶体管衬底，其特征在于所述第二栅绝缘层包含氮化硅膜。
7.一种制造薄膜晶体管衬底的方法，所述方法包含：
提供一个衬底，其中在阻挡层上形成第一和第二半导体层；
在第一半导体层上形成第一离子注入掩膜结构，它包括第一栅绝缘层的第一部分、与第一半导体层的第一沟道区重叠的第二栅绝缘层的第一部分、与第一半导体层的第一沟道区重叠的第一栅极、和与第二栅绝缘层的第一部分重叠的第一光刻胶膜图案；
在第二半导体层上形成第二离子注入掩膜结构，它包括第一栅绝缘层的第二部分、与第二半导体层重叠的第二栅绝缘层的第二部分、与第二半导体层的第二沟道区重叠的第二栅极、和与第二栅极重叠的第二光刻胶膜图案；和
通过利用第二离子注入掩膜结构，将高浓度的第二导电型杂质离子注入到第二半导体层中，形成第二导电型源/漏极区，在形成第二导电型源/漏极区的同时，还利用第一离子注入掩模结构，将高浓度的第二导电型杂质离子注入到第一半导体层下方的阻挡层中。
8.根据权利要求7所述的方法，其特征在于还包括：
除去第一和第二光刻胶膜图案；和
通过将低浓度第一导电型杂质离子注入到第一半导体层中，形成低浓度掺杂区。
9.根据权利要求7所述的方法，其特征在于所述第一和第二离子注入掩膜结构的形成包括：
在其上具有第一和第二半导体层的阻挡层上依次形成第一栅绝缘层、第二栅绝缘层和导电层；
在导电层上形成作为所述第一光刻胶膜图案的一个单层光刻胶膜图案和作为所述第二光刻胶膜图案的一个双层光刻胶膜图案，单层光刻胶膜图案与第一半导体层的第一沟道区和低浓度掺杂区重叠，并且具有第一厚度，而双层光刻胶膜图案具有与第二半导体层的第二沟道区重叠的第一厚度部分和与第二半导体层的第二导电型源/漏极区重叠的第二厚度部分，所述第一厚度部分具有所述第一厚度，而所述第二厚度部分具有与所述第一厚度不同的第二厚度；
通过利用单层和双层光刻胶膜图案作为蚀刻掩膜，对导电层制作图案，形成第一栅极和第二栅极图案，和对第二栅绝缘层制作图案；
除去双层光刻胶膜图案的第二厚度部分；和
通过利用除去了第二厚度部分的双层光刻胶膜图案作为蚀刻掩膜，对第二栅极图案制作图案，形成第二栅极。
10.根据权利要求9所述的方法，其特征在于所述第一和第二离子注入掩膜结构的形成包括：在除去双层光刻胶膜图案中的第二厚度部分之前，利用单层和双层光刻胶膜图案作为蚀刻掩膜，将高浓度第一导电型杂质离子注入第一半导体层中而形成第一导电型源/漏极区。
11.根据权利要求9所述的方法，其特征在于还包括在形成第二导电型源/漏极区之前，利用第一和第二离子注入掩膜结构作为离子注入掩膜，将高浓度第一导电型杂质离子注入第一半导体层中而形成第一导电型源/漏极区。
12.根据权利要求9所述的方法，其特征在于还包括在形成第二导电型源/漏极区之后，利用第一和第二离子注入掩膜结构作为离子注入掩膜，将高浓度第一导电型杂质离子注入第一半导体层中而形成第一导电型源/漏极区。
13.根据权利要求7所述的方法，其特征在于所述第二导电型源/漏极区的形成过程中，第二导电型杂质离子的最高掺杂浓度出现在刚好位于第一栅绝缘层下方的阻挡层中。
14.根据权利要求9所述的方法，其特征在于双层光刻胶膜图案中的第二厚度部分的除去是通过灰化处理实现的。
15.根据权利要求7所述的方法，其特征在于所述第二栅绝缘层的厚度等于或大于第一栅绝缘层的厚度。
16.根据权利要求7所述的方法，其特征在于所述第一导电型是N型，第二导电型是P型。
17.根据权利要求7所述的方法，其特征在于所述第一栅绝缘层包含二氧化硅膜。
18.根据权利要求7所述的方法，其特征在于所述第二栅绝缘层包含氮化硅膜。
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