JP2004356658A - 半導体装置の作製方法 - Google Patents

Abstract

【課題】 同一基板上に高速動作ＴＦＴと高耐圧ＴＦＴとを集積化する。
【解決手段】 ボトムゲイト型ＴＦＴ２００のゲイト電極２０１と基板１００表面を覆って、ボトムゲイト用ゲイト絶縁膜１１０が設けられる。このゲイト絶縁膜１１０はボトムゲイト型ＴＦＴ２００のゲイト絶縁膜として機能すると共に、トップゲイト型ＴＦＴ３００、３５０の下地膜としても機能する。半導体層２０２、３０２、３０３上にはトップゲイト用絶縁膜が形成される。
ゲイト絶縁膜１１０を厚くし、ゲイト絶縁膜１２０を薄くすることで、ボトムゲイト型ＴＦＴ２００を高耐圧型とし、トップゲイト型ＴＦＴ３００、３５０を高速動作型とすることができる。
【選択図】 図１

Description

本発明は、薄膜トランジスタ（ＴＦＴ）を複数個有する半導体集積回路に関するものであり、高耐圧ＴＦＴと、高速駆動型ＴＦＴとを同一基板上に有する半導体集積回路とその作製方法に関するものである。

最近、絶縁基板上に、薄膜状の半導体層（活性層ともいう）を有する絶縁ゲイト型の半導体装置の研究がなされている。特に、薄膜状の絶縁ゲイト型トランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が盛んに研究されている。利用する半導体の材料・結晶状態によって、アモルファスシリコン（以下、a-ＳｉＴＦＴと記す）ＴＦＴやポリシリコンＴＦＴ（以下、p-ＳｉＴＦＴと記す）というように区別されている。

一般にアモルファス状態の半導体の電界移動度は小さく、従って、a-ＳｉＴＦＴは高速動作が要求されるＴＦＴには利用できない。他方、ポリシリコン等の結晶性半導体は電界移動度が大きく、高速動作可能なＴＦＴを作製することが可能である。

一般に、p-ＳｉＴＦＴはシリコンの結晶化のプロセス温度によって、低温p-ＳｉＴＦＴ、高温p-ＳｉＴＦＴのように区別されている。近年、p-ＳｉＴＦＴの性能が改善され、特にしきい値電圧は低温p-ＳｉＴＦＴでは３Ｖ以下に、高温p-ＳｉＴＦＴでは１．５Ｖ以下である。また電源電圧も低下され、低温p-ＳｉＴＦＴでは１０Ｖ以下、高温p-ＳｉＴＦＴでは５Ｖ以下という比較的低い電源電圧でも、数ＭＨｚ〜数十ＭＨｚのクロック周波数で動作できるようになった。

液晶表示装置等のアクティブマトリクス型表示パネルに関しては、p-ＳｉＴＦＴによって、画素回路だけでなく、画素回路を駆動するための周辺回路（ドライバ回路）をも同一基板上に作製した周辺回路一体型のパネルの商品化が進んでいる。

電子システムの構成の簡素化と低消費電力化の点から、液晶表示システムの電源電圧のレベルは、このドライバ回路を制御するための外付ＩＣと同じであることが望ましい。通常、ＩＣの動作電圧は５Ｖ又は３．３Ｖである。一般的にアクティブマトリクス型パネルのドライバ回路の電源電圧は５Ｖ程度である。しかしながら以下の理由により、画素回路の電源電圧を数Ｖまで下げることは現状では非常に困難である。

近年、階調表示の要求が高まり、フルカラー表示では２５６階調（８ビット）が必要である。例えば、１階調当たり液晶の電圧レベルを１０〜２０ｍＶとすると、２５６階調を実現するためには、液晶の駆動電圧のレベルは２．５〜５Ｖ程度必要になる。

また、液晶のしきい値電圧は、ＴＮモードでは１．５〜２Ｖ程度であり、ＥＣＢモードでは２〜５Ｖ程度である。

従って、画素回路の電源電圧は画素ＴＦＴのしきい値電圧、液晶のしきい値電圧、階調表示に要する電圧、および液晶の駆動電圧（交流電圧の振幅）を加算すると、少なくとも１４〜２５Ｖ程度に設定することが適当である。よって画素ＴＦＴやゲートドライバＴＦＴには比較的高電圧が印加されるので、劣化し易いという問題が生じている。

他方、ドライバ回路等の信号処理回路は３〜５Ｖ程度の低電圧で動作される回路であり、ドライバＴＦＴには高速動作特性が要求される。このように周辺一体型のパネルにおいては、高電圧動作−高耐圧型ＴＦＴと、低電圧動作−高速動作型ＴＦＴというように、相反する特性のＴＦＴが同一基板に作製されている。

上述した周辺一体型のパネルでは、高電圧駆動させる画素ＴＦＴが劣化し易い。画素ＴＦＴにはｎチャネル型ＴＦＴが主に用いられている。ｎチャネル型ＴＦＴの劣化の主な原因は、ドレイン接合部においてゲイト絶縁膜へホットキャリヤが注入されるためである。特に、ゲイト絶縁膜をＣＶＤ等で作製された絶縁膜で形成した場合には、トラップ準位が熱酸化膜に比較して多いため、劣化の程度がより大きくなる。

キャリヤ注入による劣化等を防止するには印加電圧を下げるか、ゲイト絶縁膜を厚くして、ドレイン接合部での電界強度を弱めればよい。しかしながら、従来例で述べたように、画素部の印加電圧は低下させることは困難である。他方、ゲイト絶縁膜を厚くする手法では画素ＴＦＴの劣化が低減されるが、ドライバ回路の動作速度が低下してしまう。ドライバ回路の動作速度を維持するためには駆動電圧を上げればよいが、消費電力が増大してしまう。

そこで、高耐圧ＴＦＴと高速動作ＴＦＴのゲイト絶縁膜をつくり分け、その膜厚を異ならせることで、それぞれのＴＦＴの特性を満足させる方法が想起されるが、以下のような問題が生ずる。

第１に、高耐圧ＴＦＴと高速動作ＴＦＴのゲイト絶縁膜の成膜工程を別にすることによって、最適の膜厚にすることができる。しかし、他方のゲイト絶縁膜を覆うレジストマスクの作製が必要になって、汚染の問題が生じ、またプロセスを複雑化してしまう。

第２に、エッチングの手法で、高速動作ＴＦＴのゲイト絶縁膜だけ膜厚を薄くする方法が考えられる。しかしながら膜厚の制御性や再現性に問題がある。特に、トップゲイト型ＴＦＴでは、活性層が存在する状態でゲイト絶縁膜をエッチングするので、新しい欠陥準位を発生してしまい信頼性を損なわせてしまう。さらにトップゲイト型ＴＦＴの場合にはゲイト絶縁膜を厚くすると、不純物のドーピングをスルードーピングで行うことが困難になる。

高速動作と高耐圧は矛盾する特性である。上述したように同一基板上に高速動作型ＴＦＴと高耐圧型ＴＦＴを信頼性を損なわずに作製するのは、従来のＴＦＴの作製方法では非常に困難を伴う。本発明はこのような困難な課題に対して解答を与えんとするものである。

本発明の目的は、トップゲイト型ＴＦＴとボトムゲイト型ＴＦＴを同一基板上に形成し、かつ２種類のＴＦＴのゲイト絶縁膜の膜厚を互いに異ならせることにより、同一基板上に高速動作ＴＦＴと高耐圧ＴＦＴとを有する半導体集積回路を提供することにある。

また本発明の目的は、このような高速動作ＴＦＴと高耐圧ＴＦＴを集積化した半導体集積回路を容易に、かつ信頼性良く作製し得る半導体集積回路の作製方法を提供することにある。

上述した課題を解決するために、本発明の半導体集積回路の構成は同一の基板上に、トップゲイト型の薄膜トランジスタと、ボトムゲイト型の薄膜トランジスタとを有する半導体集積回路であって、
前記基板を覆う第１の絶縁膜と、
前記基板と前記第１の絶縁膜の間に形成された前記ボトムゲイト型薄膜トランジスタのゲイト電極と、
前記第１の絶縁膜上に形成された前記トップゲイト型薄膜トランジスタの半導体層と、前記ボトムゲイト型薄膜トランジスタの半導体層と、
前記トップゲイト型薄膜トランジスタの前記半導体層の少なくともチャネル形成領域を覆う第２の絶縁膜と、
前記第２の絶縁膜上に形成された前記トップゲイト型薄膜トランジスタのゲイト電極と
を有し、
前記第１の絶縁膜を前記ボトムゲイト型薄膜トランジスタのゲイト絶縁膜に用い、前記第２の絶縁膜を前記トップゲイト型薄膜トランジスタのゲイト絶縁膜に用いることを特徴とする。

また上述した課題を解決するために、本発明の半導体集積回路の作製方法の構成は同一の基板上に、ボトムゲイト型薄膜トランジスタと、トップゲイト型薄膜トランジスタとを有する半導体集積回路の作製方法であって、
前記基板上に前記ボトムゲイト型薄膜トランジスタのゲイト電極を形成する第１の工程と、
前記基板と前記ボトムゲイト型薄膜トランジスタのゲイト電極とを覆う第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜上に、前記トップゲイト型薄膜トランジスタの半導体層と、ボトムゲイト型薄膜トランジスタの半導体層とを形成する第３の工程と、
前記トップゲイト型薄膜トランジスタの前記半導体層のチャネル形成領域を少なくとも覆う第２の絶縁膜を形成する第４の工程と、
前記第２の絶縁膜上に、前記トップゲイト型薄膜トランジスタのゲイト電極を形成する第５の工程と
を有し、
前記第１の絶縁膜を前記ボトムゲイト型薄膜トランジスタのゲイト絶縁膜に用い、前記第２の絶縁膜を前記トップゲイト型薄膜トランジスタのゲイト絶縁膜に用いることを特徴とする。

本発明は、ボトムゲイト型ＴＦＴのゲイト絶縁膜と、トップゲイト型ＴＦＴの基板からの不純物拡散を防止するための下地絶縁膜とを第１の絶縁膜に共通化し、かつボトムゲイト型ＴＦＴのゲイト絶縁膜（第１の絶縁膜）と、トップゲイト型ＴＦＴのゲイト絶縁膜（第２の絶縁膜）とは異なる層に存在し、異なるプロセスで作製されることに最大の特徴を有する。

上記の本発明の構成により、エッチングや成膜等のゲイト絶縁膜の膜厚を変えるためのプロセスを追加・変更せずに、トップゲイト型とボトムゲイト型のゲイト絶縁膜の膜厚を互いに異ならせることが容易にできる。トップゲイト型ＴＦＴの作製工程を基準にすると、本発明の集積回路の作製方法は、下地絶縁膜を形成する前にボトムゲイト型ＴＦＴのゲイト電極を作製する工程を追加するのみである。従って本発明によって、同一基板上に、高耐圧型ＴＦＴと高速動作型ＴＦＴという相反する特性のＴＦＴを容易に、かつ信頼性を損なうことなく作製することができる。

例えば、ボトムゲイト型ＴＦＴはゲイト絶縁膜を厚くして高耐圧型とする。他方、トップゲイト型ＴＦＴはゲイト絶縁膜を薄くして高速動作型とする。逆に第１の絶縁膜を第２の絶縁膜よりも薄くして、ボトムゲイト型ＴＦＴを高耐圧型とし、トップゲイト型ＴＦＴを高速動作型とすることができる。

実際には、第１、第２の絶縁膜の膜厚はＴＦＴの駆動電圧によって適宜に設定する。例えば、本発明の半導体集積回路をアクティブマトリクス型液晶表示装置に応用した場合には、ドライバ回路等の信号処理回路のような３〜５Ｖ程度の低駆動電圧・高速動作型のＴＦＴであれば、そのゲイト絶縁膜（第１もしくは第２の絶縁膜）の厚さを１００ｎｍ以下とすればよい。その下限は、ピンホールが開かない膜厚で定義され、ＣＶＤ膜等の堆積膜であれば１０ｎｍ程度であり、緻密性の良い熱酸化膜を使用する１０ｎｍ以下とすることが可能である。

また、画素ＴＦＴような、１４〜２５Ｖ程度の比較的高い電源電圧で駆動されるＴＦＴであれば、そのゲイト絶縁膜（第１もしくは第２の絶縁膜）の厚さを１５０ｎｍ〜３００ｎｍ程度に厚くする。駆動電圧がより高ければ、第１もしくは第２の絶縁膜をより厚くする。

例えば、トップゲイト型ＴＦＴを低駆動電圧・高速動作型とし、ボトムゲイト型薄膜トランジスタを高駆動電圧・高耐圧型とする場合は、第２の絶縁膜は１００ｎｍ以下まで薄くし、第１の絶縁膜は１５０〜３００ｎｍと厚くする。また、トップゲイト型とボトムゲイト型の特性を逆にする場合には、第１、第２の絶縁膜の厚さの関係を上記の逆にすればよい。

なお、従来の半導体集積回路（特にデジタル回路）においては、使用される電圧は回路内で全て同じであった。例えば、ＤＲＡＭではメモリー領域でも周辺回路でも単一電圧で駆動される。よって、従来の半導体集積回路技術からは、本発明のようにゲイト絶縁膜の厚さを積極的に変更することは必要とされていなかったことに注意すると、本発明の特徴が理解できる。

本発明においては、ボトムゲイト型ＴＦＴのゲイト絶縁膜と、トップゲイト型ＴＦＴの下地絶縁膜を第１の絶縁膜として共通化し、かつボトムゲイト型ＴＦＴのゲイト絶縁膜（第１の絶縁膜）と、トップゲイト型ＴＦＴのゲイト絶縁膜（第２の絶縁膜）は異なる層に存在し、異なるプロセスで作製される。このため、エッチングや成膜等のゲイト絶縁膜の膜厚を制御するためのプロセスを追加、変更せずに、トップゲイト型とボトムゲイト型のゲイト絶縁膜の膜厚を互いに異ならせることが容易にできる。

従って、同一基板上に、ＴＦＴの信頼性を損なうことなく、低電圧で高速動作を優先するＴＦＴと、高耐圧を優先するＴＦＴを形成することができる。これをアクティブマトリクス型パネルに応用した場合には、信頼性および消費電力の改善が図られる。

本発明の半導体集積回路の作製方法はトップゲイト型ＴＦＴの作製工程を基準にすると、この工程にボトムゲイト型ＴＦＴのゲイト電極を作製するための、成膜・パターニング工程を追加するだけである。しかもこの追加される工程は公知の技術である。よって、本発明は容易に実施可能であり、工業上有益である。

また上記した実施例では、主に画素部とドライバ回路を一体化したアクティブマトリクス型パネルに本発明を応用する例を示した。更に、本発明を用いることにより、ドライバ回路だけでなく、ドライバ回路を制御するための演算回路や、ＤＲＡＭ等のメモリ回路等の高速動作・低電圧駆動の回路をも、高電圧駆動の画素部と同一基板上に形成することができる。また、数１０Ｖ程度の駆動電圧のパワーＭＯＳ回路と、３〜５Ｖ程度で駆動される演算回路を同一基板上に形成することも可能になる。

図１を用いて本発明の実施形態を説明する。図１にはアクティブマトリクス型パネルの断面図を示す。同一基板１００上に、ボトムゲイト型ＴＦＴ２００と、トップゲイト型ＴＦＴ３００、３５０が設けられている。基板１００には表面を覆う第１の絶縁膜１１０が設けられている。また基板１００と第１の絶縁膜１１０の間には、ボトムゲイト型ＴＦＴ２００のゲイト電極２０１が形成される。第１の絶縁膜１００上には、ボトムゲイト型ＴＦＴ２００の半導体層２０２と、トップゲイト型ＴＦＴ３００、３５０の半導体層３０２、３０３が形成される。

第１の絶縁膜１１０はボトムゲイト型ＴＦＴ２００のゲイト絶縁膜として機能すると共に、トップゲイト型ＴＦＴ３００、３５０の半導体層３０２、３０３に基板１００（特に、ガラス基板）からＮａイオン等の不純物が拡散するのを防止するための下地膜としても機能する。

第１の絶縁膜１１０は、ＣＶＤ法等の堆積法によって形成された酸化珪素膜、窒化珪素膜、酸化窒化珪素膜でなる単層膜や、これらの多層膜で構成される。多層構造は、単層膜で１５０〜３００ｎｍという厚い膜を構成するよりも冗長性が増すという効果がある。冗長性が増すとは、例えば単一の膜でピンポールが生じても、多層に積層することでピンポールをカバーしあうことができる。

また、ＴＦＴの移動度特性の観点から、半導体層２０２、３０２、３０３は多結晶シリコンで構成すると良い。多結晶シリコンの形成方法としては、非晶質シリコン薄膜を加熱処理やレーザ照射によって、結晶化すればよい。

なお、上記の結晶化プロセスを用いる場合には、プロセス温度によって基板１００の材質を選択すれば良く。例えば、６００℃程度の低温プロセスを用いる場合はガラス基板を用い、９００℃程度の高温プロセスを用いる場合は石英基板を用いる。

また、結晶化プロセス前に形成されるボトムゲイト型２００のゲイト電極２０１の材料も、この結晶化プロセス温度に耐え得るものを選択する。ゲイト電極２０１の材料として例えば、リンが添加された多結晶シリコンあるいは微結晶シリコン等の半導体材料や、タンタル、クロム、タングステン、モリブデン、チタン等の高融点金属や、これら高融点金属の合金やシリサイドが使用できる。

次に、半導体層２０２、３０２、３０３上に第２の絶縁膜１２０を形成する。第２の絶縁膜１２０はトップゲイト型ＴＦＴ３００、３５０のゲイト絶縁膜として機能する。第２の絶縁膜は酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等のＣＶＤによる堆積膜や、半導体層３０２、３０３を熱酸化した熱酸化膜でなる単層膜や多層膜を用いる。例えば、熱酸化膜とＣＶＤによる酸化珪素堆積膜との積層膜を用いることができる。

一実施形態として、ボトムゲイト型ＴＦＴ２００はゲイト絶縁膜を厚くして高耐圧型とし、トップゲイト型ＴＦＴ３００、３５０のゲイト絶縁膜を薄くして高速動作型とする場合は、第１の絶縁膜１１０の膜厚は１５０〜３００ｎｍ程度とすれば良く、要求される高耐圧特性によって適宜に設定する。他方第２の絶縁膜１２０は高速動作特性の観点から薄いほど好ましく１００ｎｍ以下にする。

ボトムゲイト型ＴＦＴ２００のゲイト絶縁膜をより厚くする方法として、ゲイト電極２０１を陽極酸化可能な高融点金属、例えばタンタル、チタン、モリブデン、クロム等で形成し、ゲイト電極を陽極酸化してその周囲に金属酸化物を作製する方法が挙げられる。

次に、第２の絶縁膜１２０上にトップゲイト型ＴＦＴ３００、３５０のゲイト電極３０４、３０５を形成する。ゲイト電極３０４、３０５の材料はリンが添加された多結晶シリコンあるいは微結晶シリコン等の半導体材料や、タンタル、クロム、タングステン、モリブデン、チタン等の高融点金属や、これら高融点金属の合金やシリサイドが使用できる。トップゲイト型ＴＦＴ３００、３５０をより高速動作させるには、低抵抗のアルミニウムを主成分とする材料で構成する。また、サブミクロン化して高速動作型とすることもでき、この場合には、トップゲイト型ＴＦＴの半導体層やゲイト電極をサリサイド化するとよい。

次に、第２の絶縁膜１２０とトップゲイト型ＴＦＴ３００、３５０のゲイト電極３０４、３０５を覆う第３の絶縁膜１３０を形成する。そして、第２、第３の絶縁膜１２０、１３０に、半導体層２０２、３０２、３０３に達するコンタクトホールを開口し、これら活性層２０２、３０２、３０３に接続される配線２０９、２１０を形成する。半導体層２０２、３０２、３０３はそれぞれ、同じ第２、第３の絶縁膜１２０、１３０に覆われているため、ボトム型ＴＦＴ２００、トップゲイト型ＴＦＴ３００、３５０のコンタクトホールの開口プロセスを同じにすることができる。

ここでは、トップゲイト型を高速動作型とし、ボトムゲイト型を高耐圧型として説明したが、逆にすることが可能であることは明らかである。

以下、図１〜１１を用いて、本発明の実施例を詳細に説明する。

本実施例は、画素部とドライバ回路が同一基板上に形成されたアクティブマトリクス型表示装置に、本発明を応用した例を説明する。図１は本実施例のマトリクスパネルの概略の断面図であり、図２は本実施例のアクティブマトリクスパネルのブロック図を示す。

図２に示すように、基板１０には、表示を行う画素部１１と、ソースドライバ１２、ゲイトドライバ１３でなる周辺回路と、外部から信号、電力が入力されるための引出端子部１４とが設けられている。画素部１１にはマトリクス状に複数の画素電極が配置され、画素電極にはそれぞれＴＦＴが接続されている。ソースドライバ１２、ゲイトドライバ１３とはＴＦＴで構成されている。ソースドライバ１２の出力は画素ＴＦＴのソース線に接続され、ビデオ信号を画素ＴＦＴに入力する。ゲイトドライバ１３の出力は画素ＴＦＴのゲイト線に接続され、画素ＴＦＴのオン・オフを制御する。

本実施例では、図１に示すように、高耐圧が優先される画素ＴＦＴ２００をボトムゲイト型とする。他方、高速動作が優先されるソースドライバ１２、ゲイトドライバ１３を構成するｎチャネル型ドライバＴＦＴ３００、ｐチャネル型ドライバＴＦＴ３５０をそれぞれトップゲイト型とする。ＴＦＴ３００、３５０を相補的に接続することによってインバータ回路が構成できる。

ＴＦＴの構造を異ならせることで、ＴＦＴの信頼性を損なうことなく、画素ＴＦＴ２００（ボトムゲイト型ＴＦＴ）のゲイト絶縁膜を厚くし、ドライバＴＦＴ３００、３５０（トップゲイト型ＴＦＴ）のゲイト絶縁膜の厚さを薄くすることが可能である。以下図４〜７を用いて、図１に示すアクティブマトリクスパネルの作製工程を説明する。

先ず、図４（Ａ）に示すように、ガラス基板１００上に画素ＴＦＴ２００のゲイト電極２０１を形成する。ここでは、スパッタ法にてタンタル膜を２００ｎｍの厚さに形成し、パターニングして、ゲイト電極２０１を形成する。

次に、スパッタ法もしくはプラズマＣＶＤ法にて、酸化珪素膜でなる厚さ１５０〜３００ｎｍのボトムゲイト用絶縁膜１１０を基板１００全体に成膜する。本実施例ではゲイト絶縁膜１１０の厚さを２００ｎｍとする。ボトムゲイト用絶縁膜１１０は画素ＴＦＴ２００のゲイト絶縁膜としても機能する共に、基板１００からの不純物の拡散を防止する下地膜としても機能する。またゲイト絶縁膜１１０は単層膜でなく、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜から選ばれた絶縁膜を積層した多層膜で構成することができる。単層膜で１５０〜３００ｎｍという厚い膜を構成するよりも多層と構造とすることで、冗長性がよくなるという効果がある。

次に、ＴＦＴの半導体層を構成するための多結晶シリコン膜２１を形成する。プラズマＣＶＤ法または減圧ＣＶＤ法によって、厚さ４０〜１５０ｎｍ、例えば５５ｎｍの真性（Ｉ型）のアモルファスシリコン膜を堆積し、公知の結晶化法によってこれを結晶化して、多結晶シリコン膜２１を形成する（図４（Ａ））。

多結晶シリコン膜２１をフォトリソグラフィー法によってパターニングして島状に分離して、画素ＴＦＴ２００の半導体層２０２、ドライバＴＦＴ３００、３５０の半導体層３０２、３０３をそれぞれ形成する（図４（Ｂ））。

次に、半導体層２０２、３０２、３０３を覆うトップゲイト用ゲイト絶縁膜１２０を厚さ１０〜１００ｎｍの厚さに形成する。本実施例では、プラズマＣＶＤ法にて厚さ１００ｎｍの酸化窒化珪素膜を形成した。酸化窒化珪素膜の他に、酸化珪素膜、窒化珪素膜でも形成できる。またこれら絶縁膜の多層膜を形成してもよい。画素ＴＦＴ２００においては、ゲイト絶縁膜１２０は層間絶縁膜の最下層を構成することになる（図４（Ｃ））。

次に、ドライバＴＦＴ３００、３５０のゲイト電極を構成する導電膜２２を形成する。本実施例では、スパッタ法にてＳｃが微量に添加されたアルミニウム膜を３００ｎｍの厚さに形成する（図４（Ｄ））。

次に、導電膜２２をパターニングして、ドライバＴＦＴ３００、３５０のゲイト電極３０４、３０５を形成する。アルミニウムは陽極酸化可能な材料であるので、パターニング後、公知の陽極酸化処理をしてゲイト電極周囲に陽極酸化膜を形成しても良い。陽極酸化膜を形成することによって、ゲイト電極３０４、３０５の耐熱性を向上させることができる（図５（Ａ））。

次に、公知のドーピング法によって、半導体層２０２、３０２にｎ型の不純物をドープする。先ず、半導体層２０２、３０２に開口を有し、かつ画素ＴＦＴ２００の半導体層２０２でチャネル形成領域と、半導体層３０３を覆うフォトレジストマスク２３を形成する。ドーピングにはイオンドーピング法を用い、ドーピングガスとしてフォスフィンを用いる。

このドーピング工程では、画素ＴＦＴ２００ではフォトレジストマスク２３によって遮蔽された領域２０３がチャネル形成領域となる。領域２０４、２０５はｎ型のソース領域、ドレイン領域として機能する。ドライバＴＦＴ３００においては、ゲイト電極３０４によって遮蔽された領域３０６は実質的に真性の導電型が保たれ、チャネル形成領域となる。遮蔽されなかった領域３０８、３０９はｎ型のソース領域、ドレイン領域となる（図５（Ｂ））。

次にレジストマスク２３を剥離し、半導体層３０３に開口を有するレジストマスク２４を新たに形成し、イオンドーピング法によって半導体層３０３にｐ型の不純物を、例えばホウ素をドープする。この結果ｐ型の不純物領域３１２、３１３が形成される。これら領域３１２、３１３はドライバＴＦＴ３５０のソース領域、ドレイン領域となる。ドーピング工程後レジストマスク２４を剥離し、レーザーアニールまたは熱アニールによってドーピングした不純物を活性化させる（図５（Ｃ））。

なお、図５（Ｂ）に示すドーピング工程で用いられるマスク２３は、主にボトムゲイト型ＴＦＴ２００のチャネル形成領域を遮光するために機能している。このようなマスクを自己整合的に形成するには、図７に示す方法を用いることができる。先ず、図５（Ａ）まで示した工程の後、レジスト３０を全面に塗布する。そして、基板１００裏面からレーザ光を照射して、レジスト３０を感光させる（図７（Ａ））。

するとゲイト電極２０２、３０３、３０４がマスクとして機能するため、現像すると、レーザ光が照射されない部分が残存し、ボトムゲイト型ＴＦＴ２００のチャネル形成領域を覆うマスク３１が自己整合的に形成される。このマスク３１を用いてリンをドープして、ｎ型の不純物領域２０４、２０５、３１０、３１１を形成する。この場合、半導体層３０３にもリンが添加され、ｎ型の不純物領域３１０、３１１が形成される（図７（Ｂ））。

そのため、図５（Ｃ）に示すボロンのドーピング工程では、ｎ型の不純物領域３１０、３１１の導電型がｐ型に反転するように、そのドーズ量を設定する必要がある。

また図５（Ｂ）のドーピング工程ではイオンドーピング法を用いたが、レーザドーピング法を用いることにより、マスク２３が不要になる。イオンドーピング法の場合、活性化されたリンを含有する雰囲気中で基板１００裏面よりレーザ光を照射する。

すると、ＴＦＴ２００の半導体層においては、ゲイト電極２０１によってレーザ光が遮られた領域には、ドーパントがドーピングされないため、ｎ型の不純物領域２０４、２０５が自己整合的に形成され、領域２０３の導電性は真性が保たれる。

他方、ＴＦＴ３００、３５０の半導体層はゲイト電極３０４、３０５によってドーパントが接する領域が制限されるため、図７（Ｂ）に示すようにｎ型の不純物領域３０８〜３１１が自己整合的に形成される。このため図５（Ｃ）に示すボロンのドーピング工程では、ｎ型の不純物領域３１０、１１の導電型がｐ型に反転するように、そのドーズ量を設定する必要がある。

半導体層にドープした不純物を活性化した後、厚さ６００ｎｍの酸化珪素膜を第１の層間絶縁膜１３０としてプラズマＣＶＤ法によって形成する（図６（Ａ））。

次に、第１の層間絶縁膜１３０およびゲイト絶縁膜１２０をエッチングして、ＴＦＴ２００、３００、３５０それぞれのソース／ドレイン領域２０４、２０５、３０８〜３１１に達するコンタクトホール２０６、２０７、３１４〜３１８と、ドライバＴＦＴ３００、３５０のゲイト電極３０４、３０５に達するコンタクトホール３２０、３２１を形成する（図６（Ｂ））。

次に、スパッタ法にて１００ｎｍのチタン膜、３００ｎｍのアルミニウム膜、１００ｎｍのチタン膜を連続成膜しパターニングして、電極２０８、２０９、３２２〜３２６を形成する。以上によりＴＦＴ２００、３００、３５０が完成する（図６（Ｃ））。

次に画素ＴＦＴ２００に接続される画素電極を作製する。先ず図１に示すように、これら電極２０８、２０９、３２２〜３２６を覆う、第２の層間絶縁膜１４０を厚さ１μｍのアクリル膜にて形成する。アクリル等の樹脂膜は下地の凹凸を相殺して平坦な表面を得ることができるため、画素電極が形成される下地として好適である。層間絶縁膜１４０として、ポリイミドの他にアクリル、ポリアミド、ポリイミドアミド等の有機樹脂材料を用いることができる。有機樹脂材料のうちアクリルは最も安価である。また窒化珪素、酸化珪素、窒化酸化珪素膜との無機絶縁材料を層間絶縁膜１４０に用いることができる。あるいは、無機材料と有機樹脂材料の積層物を用いることもできる。

次に、第２の層間絶縁膜１４０上に１５０〜２５０ｎｍ、例えば２００ｎｍのチタン膜をスパッタ法で形成しパターニングして、画素ＴＦＴ２００の半導体層を覆う遮光膜２１０を形成する。次に遮光膜２１０を覆って、基板全体に０．５μｍの厚さのアクリルでなる第３の層間絶縁膜１５０を形成する。

次に、第２、第３の層間絶縁膜１４０、１５０をエッチングして、電極２０９に達するコンタクトホールを開口し、電極２０９に接続される画素電極２１１を形成する。透過型の表示パネルであれば、画素電極２１１はインジウム錫酸化膜（ＩＴＯ）や、酸化錫等の透明導電性材料で形成する。反射型であれば、画素電極２１１はアルミニウム等の金属膜で形成する。また、画素ＴＦＴ２００には、遮光膜２１０、画素電極２１１を対向電極とし、第３の層間絶縁膜１５０を誘電体とする補助容量２１２が接続される。

最後に、１気圧の水素雰囲気で３５０℃、３０分のアニールをおこなった。以上の工程を経て、ボトムゲイト型の画素ＴＦＴ２００と、トップゲイト型のドライバＴＦＴ３００、３５０を有するアクティブマトリクス基板が完成する（図１）。

本実施例の作製方法を採用することでエッチング工程や、余分な成膜工程を追加せずに、異なる厚さのゲイト絶縁膜を有するＴＦＴを同一基板に作製することができる。本実施例によって、トップゲイト用ゲイト絶縁膜１２０を１００ｎｍと薄くし、ボトムゲイト用ゲイト絶縁膜１１０を２００ｎｍと厚くすることで、高速動作特性を有するトップゲイト型ＴＦＴ３００、３５０と、高耐圧特性を有するボトムゲイト型ＴＦＴ２００を同一基板上に作製することができる。なお、ＴＦＴ２００、ＴＦＴ３００、３５０のゲイト絶縁膜の膜厚は駆動電圧等によって実施者が適宜に時設定すればよい。

また、本実施例のトップゲイト型ＴＦＴ３００、３５０はゲイト電極３０４、３０５によってチャネル形成領域が自己整合的に形成される。そのため、ゲイト電極３０４、３０５の幅を狭くすることで、そのチャネル長を短くすることが自己整合的に行え、トップゲイト型ＴＦＴ３００、３５０の高速動作特性をより向上させることができる。

またトップゲイト型ＴＦＴのゲイト電極は、多結晶シリコンの結晶化工程の後に形成される。よってゲイト電極を低融点であるが低抵抗な材料、たとえばアルミニウムで作製することができるので、トップゲイト型ＴＦＴはボトムゲイト型よりも高速動作型ＴＦＴに好適である。更に、トップゲイト型はゲイト電極をドーピングマスクにするため、チャネル形成領域が自己整合的に形成される。よってゲイト電極の幅を小さくすることで、チャネル長を容易に短くすることができ、より高速動作特性を向上させることができる。

逆に、チャネル長を長くすることで、その耐圧特性を向上させることができる。同じ膜厚のゲイト絶縁膜を有するＴＦＴでも、そのゲイト線幅を変えることで、より高速動作を優先するＴＦＴと、高耐圧を優先するＴＦＴをつくり分けることができる。トップゲイト型ＴＦＴ３００、３５０ではゲイト電極によってチャネル形成領域が自己整合的に形成されるため、例えばシフトレジスタ回路のような高速動作を優先する回路のゲイト電極幅を約１μｍとし、バッファ回路のような高耐圧を優先する回路のゲイト電極幅を２μｍ程度とし、同じトップゲイト型ＴＦＴ３００、３５０の間でも特性を異ならせることができる。このことはボトムゲイト型ＴＦＴ２００も同様である。

本実施例は実施例１に示したアクティブマトリクスパネルの変形例である。本実施例のアクティブマトリクスパネルの断面図を図８に示す。

本実施例では、画素ＴＦＴ２００のゲイト電極２０１と同じプロセスで、ドライバＴＦＴ３００、３５０に対する遮光膜３３０を形成する。遮光膜３３０以外の構成、作製工程は実施例１と同じであり、図８では符号を付すのを一部省略した。

基板１００の材料がガラスや石英のように透光性の場合には、基板１００の裏面から光がＴＦＴ３００、３５０の半導体層３０２、３０３に入射するため、ＴＦＴ３００、３５０を劣化させる原因となる。本実施例では、遮光膜３３０を設けることにより、半導体層３０２、３０３を基板１００裏面から入射する光から遮蔽することを目的とする。

遮光膜３３０を形成するには、先ず、ゲイト電極２０１、遮光膜３３０の出発膜を基板１００上に形成する。出発膜の材料は導電性を有し、かつ光を反射する金属を用いれば良く、ゲイト電極２０１の耐熱性の観点から、チタン、モリブデン、クロム、タンタル、タングステン等の高融点金属材料、もしくはこれらの合金を用いる。

基板１００上に金属膜を形成したら、パターニングして、ゲイト電極２０１、遮光膜３３０を形成する。遮光膜３３０を形成する場所は、例えば、図１に示すソースドライバ１２やゲイトドライバ１３が形成される位置全体に形成する。あるいはトップゲイト型ＴＦＴ３００、３５０の半導体層３０２、３０３それぞれが形成される位置のみに形成する。

本実施例では、実施例１のゲイト電極２０１のパターニングのマスクパターンを変更するのみで、遮光膜を形成することができる。よって、プロセスを複雑にすることがなく、トップゲイト型ＴＦＴ３００、３５０の光劣化を防止することができる。

実施例１では、ソースドライバ１２、ゲイトドライバ１３を構成するＴＦＴを全て高速動作型のトップゲイト型ＴＦＴ３００、３５０とした例を示した。しかし、ゲイトドライバ１３は、ソースドライバ１２よりも比較的動作周波数も高くない。よって、ゲイトドライバ１３は、実施例１の高耐圧型のＴＦＴ２００で作製し、ソースドライバ１２は高速動作型のトップゲイトＴＦＴ３００、３５０で作製すればよい。

また、図３に示すように、ゲイトドライバ１３はシフトレジスタ回路１６、レベルシフタ回路１７、出力バッファ回路１８が順次に接続された構成であり、出力バッファ回路１８の出力は画素部１３に配置された画素ＴＦＴのゲイト電極に接続されている。

一般的にシフトレジスタ回路１６の駆動電圧はは５Ｖ程度であり、レベルシフタ回路１７は５〜１０Ｖ程度であり、出力バッファ回路１８は１４〜２５Ｖ程度であり、回路毎に駆動電圧が異なる。よって、シフトレジスタ回路１６は低電圧で高速動作が要求されるため、高速動作型のトップゲイト型ＴＦＴ３００、３５０で作製し、レベルシフタ回路１７や出力バッファ回路１８のように高電圧駆動であるため、高耐圧性が優先される回路はボトムゲイト型ＴＦＴ２００で作製すればよい。

なお、実施例１では、ボトムゲイト型ＴＦＴ２００はｎチャネル型のみであったが、公知のＣＭＯＳ工程で、ｎ型、ｐ型の導電型を作り分ければよく、ボトムゲイト型ＴＦＴ２００でもインバータ回路が構成できることは明らかである。

また、図２のアクティブマトリクス型パネルおいて、高耐圧性が要求されるＴＦＴは、例えば引出端子部１４に接続される保護用のＴＦＴや、図示しないがショートリンクに接続されるＴＦＴが挙げられる。このようなＴＦＴは高耐圧型のボトムゲイト型ＴＦＴ２００で作製すればよい。

また、ホールは電子と比較して半導体層の中を動きにくいので、ｐチャネル型ＴＦＴはホットキャリアによるイオン注入現象がなく、劣化しにくい。他方ｎチャネル型ＴＦＴはイオン注入現象により劣化いやすいが、ｐチャネル型よりも移動度が高い。そのため、ドライバ１２、１３を構成するＴＦＴでもｐチャネル型ＴＦＴは高速動作型のトップゲイト型ＴＦＴとし、ｎチャネル型ＴＦＴは高耐圧型のボトムゲイト型ＴＦＴ２００で作製するとよい。

なお、本実施例では、トップゲイト型ＴＦＴを高速動作型とし、ボトムゲイト型を高耐圧型として説明したが、後述する実施例５（図１０）に示すように、トップゲイト型ＴＦＴを高耐圧型とし、ボトムゲイト型を高速動作型とし、回路を作製することもできる。

図９に本実施例のＴＦＴの作製工程を示す。

実施例１では、ゲイト絶縁膜の膜厚の異なる２種類のＴＦＴを作製する例を示した。本実施例では、ボトムゲイトＴＦＴ同士でゲイト絶縁膜の膜厚を異ならせて、より高耐圧性を追求したボトムゲイト型ＴＦＴを作製する方法を示す。本実施例では、同一基板上に高耐圧型ＴＦＴ５００、中耐圧型ＴＦＴ５５０と、低耐圧型（高速動作型）ＴＦＴ６００を形成する方法を説明する。これらのＴＦＴの呼称は説明のための便宜的なものであり、ゲイト絶縁膜の厚さが高〜低耐圧から順次薄くなっていることを表している。本実施例では高耐圧型ＴＦＴ５００、中耐圧型ＴＦＴ５５０をボトムゲイト型とし、高速動作型ＴＦＴ６００をトップゲイト型とする。

図９（Ａ）に示すように、ガラス基板４００上に高耐圧型ＴＦＴ５００、中耐圧型ＴＦＴ５５０のゲイト電極５０１、５０２を形成する。次にゲイト電極５０１を覆う第１のボトムゲイト用ゲイト絶縁膜４１０を１０ｎｍ〜３００ｎｍの厚さに形成する。本実施例では、プラズマＣＶＤ法にて厚さ５０ｎｍの窒化珪素膜を形成しパターニングして第１のゲイト絶縁膜４１０を形成する。ゲイト絶縁膜４１０の材料には酸化珪素膜、酸化窒化珪素膜が用いられる（図９（Ａ））。

次に、酸化珪素膜でなる厚さ１００〜３００ｎｍの第２のボトムゲイト用ゲイト絶縁膜４２０を基板１００全体に成膜する。ゲイト絶縁膜４２０はＴＦＴ５００、５５０のゲイト絶縁膜として機能する共に、ＴＦＴ６００においては基板４００からの不純物の拡散を防止する下地膜として機能する。本実施例では、プラズマＣＶＤ法にて厚さ２００ｎｍの酸化珪素膜を形成する。

次に、ゲイト絶縁膜４２０上に島状の半導体層５０３、５０４、６０１を形成する。半導体層５０３、５０４、６０１は実施例１の図４（Ａ）、図４（Ｂ）で示した工程に従って作製する（図９（Ｂ））。

次に、半導体層５０３、５０４、６０１を覆うトップゲイト用ゲイト絶縁膜４３０を厚さ１０〜１５０ｎｍの厚さに形成する。本実施例では、ＣＶＤ法にて厚さ１００ｎｍの酸化窒化珪素膜を形成する。次に高速動作型ＴＦＴ６００のゲイト電極６０２をＳｃが微量に添加されたアルミニウム膜で形成する。そして、公知のドーピング法を用いて、半導体層５０３、５０４、６０１にリン又は／およびボロンをドープして、ソース／ドレイン領域５０５〜５０８、６０３、６０４、チャネル形成領域５０９、５１０、６０５を形成する（図９（Ｃ））。

不純物を活性化させた後、厚さ４００ｎｍの窒化珪素膜を層間絶縁膜４４０としてプラズマＣＶＤ法によって形成し、これにコンタクトホールを形成する。次に、アルミニウムによって電極５０９〜５１３、６０７〜６０９を形成し、水素化処理を行い、高耐圧型ＴＦＴ５００、中耐圧型ＴＦＴ５５０、低耐圧（高速動作）型ＴＦＴ６００が完成する（図９（Ｄ））。

本実施例では、高耐圧型ＴＦＴ５００のゲイト絶縁膜は、厚さ５０ｎｍのゲイト絶縁膜４１０と厚さ２００ｎｍのゲイト絶縁膜４２０とでなる。中耐圧型ＴＦＴ５５０のゲイト絶縁膜は厚さ２００ｎｍのゲイト絶縁膜４２０でなる。低耐圧型ＴＦＴ６００ゲイト絶縁膜は膜厚１００ｎｍのゲイト絶縁膜４３０でなる。それぞれのゲイト絶縁膜の厚さを異ならせることで、特性の異なる３種類のＴＦＴを同一基板に作製できる。

実際の集積回路に本実施例を応用する場合は、高耐圧型ＴＦＴ５００、中耐圧型ＴＦＴ５５０、高速動作型ＴＦＴ６００の配置はＴＦＴの駆動電圧や、駆動信号の周波数に従って設計者が適宜に選択できる。

例えば、ＴＦＴ５００、５５０、６００をアクティブマトリクス型パネルに応用した場合には、ソースドライバやゲイトドライバ内において、シフトレジスタ回路、論理回路、デコーダ回路、メモリ回路等の高速動作を優先する回路は低耐圧型ＴＦＴ６００で構成する。比較的高い電圧で駆動されるレベルシフタ回路やバッファ回路等の高耐圧を優先する信号処理回路や、画素部に配置される画素ＴＦＴは中耐圧型ＴＦＴ５５０で構成する。そしてショートリンクや、引出端子等の高電源電圧が印加されるＴＦＴを高耐圧型ＴＦＴ５００で構成する。

本実施例では、ゲイト絶縁膜４１０を形成するのに、エッチング工程を用いたが、エッチングを施す際には、図９（Ａ）に示すように、ボトムゲイト型ＴＦＴのゲイト電極５０１、５０２のみが存在している。よって、ＴＦＴの半導体層には影響がないので、信頼性を損なうことがない。またゲイト絶縁膜４１０を形成するための成膜・エッチング条件や、使用できる手段の選択幅が広くなるので、形成が容易である。

また、図９（Ａ）に示すように、第１のボトムゲイト用ゲイト絶縁膜４１０はＴＦＴ５００が形成される領域のみに残存するように形成したが、トップゲイト型ＴＦＴ６００が形成される領域にも残して、ＴＦＴ６００の下地膜として機能するようにもできる。

図１０は本実施例のＴＦＴの作製工程の断面図である。

実施例１、４ではボトムゲイト型ＴＦＴのゲイト絶縁膜を厚くし、トップゲイト型ＴＦＴのゲイト絶縁膜を薄くする例を示したが、本実施例ではボトムゲイト型ＴＦＴのゲイト絶縁膜を薄くし、トップゲイト型ＴＦＴのゲイト絶縁膜を厚くする例を説明する。図１０ではボトムゲイト型ＴＦＴ８００を左側に、トップゲイト型ＴＦＴ９００を右側に示す。

石英またはガラス基板７００上にボトムゲイト型ＴＦＴ８００のゲイト電極８０１を作製する。次に、ボトムゲイト用ゲイト絶縁膜７１０を、プラズマＣＶＤ法にて厚さ１００ｎｍの酸化珪素膜で形成する。ゲイト絶縁膜７１０はトップゲイト型ＴＦＴ９００の下地絶縁膜としても機能する（図１０（Ａ））。

ゲイト絶縁膜７１０上に厚さ８０ｎｍの真性（Ｉ型）の結晶性シリコン膜を堆積する。ポリシリコン等の結晶性シリコン膜を島状に分離し、ボトムゲイト型ＴＦＴ８００の半導体層８０２とトップゲイト型ＴＦＴ９００の半導体層９０１を形成する。プラズマＣＶＤ法によって厚さ２００ｎｍの酸化珪素膜７２０を半導体層８０２、９０１を覆って基板全面に堆積する。酸化珪素膜７２０はトップゲイト型ＴＦＴ９００のゲイト絶縁膜を構成するものである（図１０（Ｂ））。

酸化珪素膜７２０上に、スパッタ法にて厚さ４０００〜６００ｎｍ、例えば５００ｎｍのアルミニウム膜を堆積し、その表面に図示しない薄い酸化アルミニウム膜を形成する。そしてレジストマスク４２を用いて、アルミニウムパターン４１を形成する。アルミニウムパターン４１はトップゲイト型ＴＦＴ９００のゲイト電極を構成するものである。また酸化アルミニウム膜は後述する陽極酸化によって、アルミニウムパターン４３の表面が過剰に酸化されるのを防止する機能を有する（図１０（Ｃ））。

次に、シュウ酸溶液中でアルミニウムパターン４１を陽極にした陽極酸化処理を行い、その側面に多孔質状（ポーラス状）の陽極酸化膜４３を形成する。この成長距離によって、後に形成されるオフセット領域の幅が規定される（図１０（Ｄ））。

次にレジストマスク４２を剥離した後、酒石酸溶液中でアルミニウムパターン４１を陽極にした陽極酸化処理を行い、その周囲に緻密な陽極酸化膜９０４を形成する。この２回の陽極酸化工程で残存したアルミニウムパターン４１が、ゲイト電極９０２となる。

次に多孔質状（ポーラス状）の陽極酸化膜４３およびゲイト電極９０２をマスクにして、酸化珪素膜７２０をパターニングして、トップゲイト用ゲイト絶縁膜９０５を形成する。

トップゲイト型ＴＦＴ９００を高耐圧型とするために、酸化珪素膜７２０をゲイト絶縁膜７１０よりも厚くする。厚くしたために酸化珪素膜７２０を通過させるスルードーピングが行えない場合には、この酸化珪素膜７２０のパターニングが必要となるが。スルードーピングが行える場合には、パターニングは必ずしも必要ではない。本実施のパターニング工程は酸化珪素膜７２０をドーピングマスクにして、オフセット領域を自己整合的に形成する目的がある（図１０（Ｅ））。

次に、ＴＦＴ８００のチャネル形成領域を覆うドーピングマスクを形成した後、公知のドーピング法によって、半導体層８０２、９０１に不純物（リンおよび／またはボロン）をドーピングする。この結果、半導体層８０２にはソース領域８０３、ドレイン領域８０４、チャネル形成領域８０５が形成される。他方半導体層９０１には、ゲイト絶縁膜が存在しない領域にはソース領域９０６、ドレイン領域９０７が形成される。またゲイト絶縁膜９０５が存在している領域には、チャネル形成領域９０８、オフセット領域９０９、９１０が形成される（図１０（Ｆ））。

なお、ゲイト絶縁膜９０５が半透過なマスクをして機能するように、ドーピング工程の条件を設定することで、領域９０９、９１０にソース／ドレイン領域９０６、９０７よりも不純物濃度が低い低濃度不純物領域を形成することができる。オフセット領域、低濃度不純物領域は高抵抗なため、ＴＦＴ９００の耐圧特性を向上させることができる。

ＴＦＴ８００上の図示しないドーピングマスクを除去し、ドープした不純物を活性化させた後、厚さ４００ｎｍの酸化珪素膜を層間絶縁膜７３０として形成し、これにコンタクトホールを形成する。次に、チタン／アルミニウム／チタンでなる積層膜を形成し、パターニングして、電極８０６、８０７、９１１、９１２を形成する。以上の工程によって、低耐圧（高速動作）型のボトムゲイト型ＴＦＴ８００と、高耐圧型のトップゲイト型ＴＦＴ９００を同一基板上に有する半導体集積回路が完成する（図１０（Ｇ））。

図１１に、本実施例のＴＦＴの作製工程を説明する断面図を示す。本実施例は、実施例１、４と同様に、ボトムゲイトＴＦＴを高耐圧型とし、トップゲイト型ＴＦＴを高速動作型に作製する例である。

本発明のボトムゲイト型ＴＦＴのゲイト絶縁膜はトップゲイト型ＴＦＴの下地絶縁膜が用いられている。従来この下地膜は数１００ｎｍ程度の比較的厚い膜を形成する。また、トップゲイト型ＴＦＴではゲイト電極によってチャネル形成領域は自己整合的に形成される。従って、これらの事項を考慮すると、高耐圧型ＴＦＴと高速動作型ＴＦＴを集積化するには、ボトムゲイト型ＴＦＴのゲイト絶縁膜を厚くし、トップ型ＴＦＴのゲイト絶縁膜を薄くするのが、最も好ましい形態と考えられる。

実施例１、４では、トップゲイト型ＴＦＴのゲイト絶縁膜はＣＶＤ法による堆積膜を用いていたが、本実施例では熱酸化膜とする。またトップゲイト型ＴＦＴのゲイト電極の構造をサリサイドとする。本実施例では、この熱酸化膜とサリサイドの組み合わせにより、さらなる高速動作特性の向上をはかることを目的とする。

石英基板１０００上に、ボトムゲイト型ＴＦＴ２０００の幅のゲイト電極２００１を作製する。熱酸化工程に耐えるように、ゲイト電極２００１の材料はリンが添加された多結晶シリコンとする。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。またＴＦＴ２０００を高耐圧型とするため、ゲイト電極２０００の幅を２〜４μｍとし、ここでは２μｍとする。

次に、プラズマＣＶＤ法にて、ボトムゲイト用ゲイト絶縁膜１０１０を厚さ２００ｎｍの酸化珪素膜で形成する。

次にゲイト絶縁膜１０１０上に、減圧ＣＶＤ法にて厚さ７０ｎｍの真性（Ｉ型）の非晶質シリコン膜を堆積し、結晶化し多結晶シリコンを形成する。結晶化には公知の熱結晶化、レーザ結晶化を用いる。この多結晶シリコン膜を島状に分離し、ボトムゲイト型ＴＦＴ２０００の半導体層２００２とトップゲイト型ＴＦＴ３０００の半導体層３００２を形成する（図１１（Ａ））。

次に、酸化性雰囲気にて半導体層２００２、３００２表面を熱酸化して、熱酸化膜５１、５２を形成する。本実施例では熱酸化膜の膜厚を５０ｎｍとする。そのため半導体層の膜厚は約２５ｎｍ薄くなる。熱酸化膜５２はトップゲイト型ＴＦＴ３０００のゲイト絶縁膜を構成するものである。よって、熱酸化膜５２を用いることにより、数１０ｎｍ程度に薄くとも、緻密で膜界面準位が少ないゲイト絶縁膜を形成することができる。

熱酸化膜５２上に、リンが添加された多結晶シリコンでゲイト電極３００３を形成する。ゲイト電極３００３の厚さは５００〜８００ｎｍとする。ここでは６００ｎｍとする。またＴＦＴ３０００を高速動作型とするため、ゲイト電極３００３幅を１μｍとする（図１１（Ｂ））。

ＴＦＴ２０００のチャネル形成領域を覆うレジストマスク５４を形成した後、イオンドーピング法によって、半導体層２００２、３００２にリンを添加して、ｎ^- 領域５４、５５を形成する。半導体層２００２、３００２において、レジストマスク５４、ゲイト電極３００３に覆われていた領域は真性の導電性が保たれる（図１１（Ｃ））。

次に、レジストマスク５４を剥離した後、厚さ５００ｎｍ〜１μｍの酸化珪素膜もしくは窒化珪素膜を形成する。本実施例では、厚さ９００ｎｍの酸化珪素膜５７（点線で図示する）を形成する。そして、酸化珪素膜５７上にレジストマスク５７を形成する。このマスク５７は、ボトムゲイト型ＴＦＴ２０００のチャネルストッパー２００３のパターニング用のマスクとして機能する。

公知のＲＩＥ（反応性イオンエッチング）のよる異方性ドライエッチングによって、酸化珪素膜５７をエッチングする。異方性エッチングによって、ゲイト電極３０００の側面に酸化珪素の側壁が残され、マスク５７下には酸化珪素のパターン６０が残される。

引き続き熱酸化膜５１、５２をエッチングする。熱酸化膜５２はゲイト電極３００３と側壁３００４の下に残され、ゲイト絶縁膜３００５が形成される。他方、マスク５７下には熱酸化膜でなるパターン６１が残される。先の酸化珪素のパターン６０と熱酸化膜でなるパターン６１の積層物がチャネルストッパー２００３として機能する。このチャネルストッパー２００３は、チャネル形成領域とその両端に形成される低濃度不純物領域を覆うように形成される。即ちチャネルストッパー２００３の幅によって低濃度不純物の長さが決定される（図１１（Ｄ））。

次に、イオンドーピング法によってリンを半導体層２００２、３００２にドーピングし、ｎ⁺領域を形成する。チャネルストッパー２００３、ゲイト電極３００３、側壁３００４によってマスクされていない領域に、ｎ⁺領域２００４、２００５、３００６、３００７が形成される（図１１（Ｅ））。

半導体層２００２では、ｎ⁺領域２００４、２００５はそれぞれソース領域、ドレイン領域となる。またチャネルストッパー２００３に覆われていたｎ^-領域５４は、高抵抗の低濃度不純物領域２００６、２００７となる。２回のドーピング工程においてリンがドープされなかった領域２００９は、チャネル形成領域となる。

他方半導体層３００２では、ｎ⁺領域３００６、３００７はそれぞれソース領域、ドレイン領域となる。またゲイト電極３００３、側壁３００４に覆われていたｎ^-領域５５は高抵抗の低濃度不純物領域３００８、３００９となる。２回のドーピング工程においてリンがドープされなかった領域３０１０はチャネル形成領域となる。

なお本実施例ではＴＦＴ２０００、３０００ともｎチャネル型としたが、公知のＣＭＯＳ工程によって、ｎチャネル型とｐチャネル型双方を作製できることができる。

ドープしたリンを活性化した後、シリサイドを形成するための金属膜６２を形成する。金属膜６２にはチタン、タンタル、モリブデン、タングステン等が用いられる。本実施例ではチタン膜６２を成膜する。次に５５０〜６００℃の熱アニールにより、チタン膜６２とシリコン（半導体層２００２、３００２、ゲイト電極３００３）とを反応させる。

この結果、ＴＦＴ２０００のソース／ドレイン領域２００４、２００５、ＴＦＴ３０００のソース／ドレイン領域３００６、３００７には、シリサイド層２０１１、２０１２、３０１１、３０１２が形成され低抵抗され、またゲイト電極３００３の上層もシリサイド層３０１３が形成され低抵抗化される。

シリサイド層２０１１、２０１２、３０１１〜３０１３はシリコン（ソース／ドレイン領域、ゲイト電極）と金属（配線）との合金反応によるコンタクト劣化を防止するためのものである。特にＴＦＴ３０００は微細化によって、具体的にはチャネル長を短くすることによって高速動作を追求している。シリサイド層３０１１、３０１２を形成することによって、微細化に伴う短チャネル効果を抑制できるという効果も得られる。（図１１（Ｆ））。

なお、図１１（Ｆ）では、ＴＦＴ２０００、３０００のソース／ドレイン領域は全てシリサイド化されたように図示したが、シリサイド層が半導体層の底部に達しないで、半導体層の上層の一部がシリサイド化されるようにもできる。

次に、チタン膜６２を除去した後、層間絶縁膜１０２０を形成する。ここでは、プラズマＣＶＤ法にて、３０ｎｍの窒化珪素膜と９００ｎｍの酸化窒化珪素膜とを連続成膜する。次に層間絶縁膜１０２０にコンタクトホールを開口し、アルミニウムでなる配線２０１３、２０１４、３０１４〜３０１６を形成し、水素化処理を行い、高耐圧特性を有するボトムゲイト型ＴＦＴ２０００と、高速動作特性を有するトップゲイト型ＴＦＴ３０００が同一基板１０００上に完成する（図１１（Ｆ））。

実施例１のアクティブマトリクスパネルの断面図である。 アクティブマトリクスパネルのブロック図である。 ゲイトドライバのブロック図である。 実施例１のアクティブマトリクスパネルの作製工程を示す断面図である。 実施例１のアクティブマトリクスパネルの作製工程を示す断面図である。 実施例１のアクティブマトリクスパネルの作製工程を示す断面図である。 実施例１のドーピング工程の他の実施方法を示す断面図である。 実施例２のアクティブマトリクスパネルの断面図である。 実施例４のＴＦＴの作製工程を示す断面図である。 実施例５のＴＦＴの作製工程を示す断面図である。 実施例６のＴＦＴの作製工程を示す断面図である。

符号の説明

１００ 基板
１１０ ボトムゲイト用ゲイト絶縁膜（第１の絶縁膜）
１２０ トップゲイト用ゲイト絶縁膜（第２の絶縁膜）
１３０ 第１の層間絶縁膜（第３の絶縁膜）
１４０ 第２の層間絶縁膜
１５０ 第３の層間絶縁膜
２００ 画素ＴＦＴ（ボトムゲイト型ＴＦＴ）
２０１ ゲイト電極
２０２ 半導体層
２０３ チャネル形成領域
２０４ ソース領域
２０５ ドレイン領域
２１０ 遮光膜
２１１ 画素電極
２１２ 補助容量
３００ ｎチャネル型ドライバＴＦＴ（ボトムゲイト型ＴＦＴ）
３５０ ｐチャネル型ドライバＴＦＴ（ボトムゲイト型ＴＦＴ）
３０２、３０３ 半導体層
３０４、３０５ ゲイト電極
３０６、３０７ チャネル形成領域
３０８、３０９ ソース領域
３１０、３１１ ドレイン領域

Claims (9)

1. 基板上に第１の絶縁膜を形成し、
   前記第１の絶縁膜上に島状の半導体層を形成し、
   前記島状の半導体層の上に第２の絶縁膜を形成し、
   前記第２の絶縁膜上にゲイト電極を形成し、
   前記半導体層に不純物を添加し、ソース領域及びドレイン領域を形成し、
   前記ゲート電極、ソース領域及びドレイン領域上に窒化珪素膜と酸化窒化珪素膜とを連続成膜して層間絶縁膜を形成し、
   前記層間絶縁膜上に配線を形成することを特徴とする半導体装置の作製方法。
2. 請求項１において、前記ゲイト電極はリンが添加された多結晶シリコンで形成することを特徴とする半導体装置の作製方法。
3. 請求項１又は２において、前記ゲイト電極の幅を１μｍとすることを特徴とする半導体装置の作製方法。
4. 基板上に第１の電極を形成し、
   前記第１の電極を覆うように第１の絶縁膜を形成し、
   前記第１の絶縁膜上に島状の半導体層を形成し、
   前記島状の半導体層の上に第２の絶縁膜を形成し、
   前記第２の絶縁膜上に第２の電極を形成し、
   前記半導体層に不純物を添加し、ソース領域及びドレイン領域を形成し、
   前記ゲート電極、ソース領域及びドレイン領域上に窒化珪素膜と酸化窒化珪素膜とを連続成膜して層間絶縁膜を形成し、
   前記層間絶縁膜上に配線を形成することを特徴とする半導体装置の作製方法。
5. 請求項４において、前記第１の電極はタンタル、クロム、タングステン、モリブデン、チタンのいずれか一であることを特徴とする半導体装置の作製方法。
6. 請求項１乃至５のいずれか一項において、前記第１の絶縁膜は酸化珪素膜であることを特徴とする半導体装置の作製方法。
7. 請求項６において、前記酸化珪素膜の膜厚が２００ｎｍであることを特徴とする半導体装置の作製方法。
8. 請求項１乃至７のいずれか一項において、前記窒化珪素膜の膜厚が３０ｎｍ、前記酸化窒化珪素膜の膜厚が９００ｎｍであることを特徴とする半導体装置の作製方法。
9. 請求項１乃至８のいずれか一項において、前記配線を形成した後に水素化処理を行うことを特徴とする半導体装置の作製方法。

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