CN1823400A - 氮化物半导体器件及其制备方法 - Google Patents

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Abstract

一种氮化物元件，其特点是包括一个氮化物半导体层，该层包括一个氧化钇稳定的氧化锆基片(12)和一个取向成使c轴与基片(12)的(111)面几乎垂直的六方结构lnN；和一种用于制造该氮化物半导体元件的方法，其包括提供一个气相沉积步骤，向基片的(111)面沉积上层lnN。上述氮化物元件是III族氮化物半导体(典型的是lnN和GaN)，在其生长过程中，阻止渗透位错或界面层的产生，因此具有良好的质量。

Description

氮化物半导体器件及其制备方法
技术领域
本发明涉及一种氮化物半导体器件，其具有一个由lnN或ZnO构成的氮化物半导体层，一种用于制备它方法，一种半导体基片，在其上面通过气相沉积形成该氮化物半导体层，和一种用于制备它的方法。
本专利申请要求获得日本专利申请2003-274964的优先权，其于2003年7月15日提出申请，本文引用其全部内容作为参考。
背景技术
一般地，III族元素的氮化物半导体，典型的是lnN或GaN，其禁带可以显著地变化，同时可以容易地由其制备异质结构。因此，使用氮化物半导体作为发光器件或通讯器件的组成材料正在激起人们的注意，其辐射光的范围从红外区到可见光区，并可以进一步到紫外区。
特别地，据最近的报道，lnN拥有1.0eV或者更小的禁带宽度，辐射光的波长可以在整个可见波长范围内加以设定。因此，lnN能够非常有效地用作显示器件。另外，利用其高电子迁移率，将lnN应用于高频器件，特别是用于太阳能电池，也感觉大有希望。另一方面，GaN被认为不仅有希望用于蓝光发射二极管(LED)，而且有希望用于基于GaN的场效应晶体管。
氮化物半导体主要通过MOCVD(金属有机化学气相沉积)外延生长在刚玉基片上。
然而，在氮化物半导体和刚玉基片之间总是存在显著的点阵配准不良(misregistration)。出于这个原因，在外延生长时，由于施加给氮化物半导体晶体点阵的应力，会产生大量的失配位错，结果在整个氮化物半导体层内产生横断位错(traversing dislocation)。从而，不能获得高品质的晶体，因此使用这种晶体制造的器件的质量整体上降低。
特别地，考虑到目前为止除了lnN基片之外，尚缺乏化学上稳定的、没有点阵配准不良的基片，所以强烈需要除去与lnN有关的上述问题，成为非常适合于作为各种器件的结构材料的材料。
关于GaN，目前为止，已知使用ZnO基片可以使点阵配准不良减少。然而，GaN会产生一个问题，因为GaN和ZnO彼此强烈地反应，因此在异质界片上会产生一个界面层，从而不能获得高品质的GaN晶体(例如，见非专利文献2)。还有一些情况，其中使用与GaN具有低反应性的SiC作为在上面生长GaN的基片的材料。然而，SiC基片尽管允许外延生长高质量的GaN晶体，但是作为基片价格昂贵，并且只能小面积地形成，因此不能满足大批量生产的需求。
发明内容
考虑到上述的技术状态，本发明的一个目标是提供一种氮化物半导体器件，其包括一个III族元素氮化物的半导体层，例如lnN或GaN，由于抑制了横断位错或界面层的产生，所以生长的质量较高，并提供一种用于制备该氮化物半导体器件的方法，一种在上面通过气相沉积形成氮化物半导体层的半导体基片，和一种用于制备该半导体基片的方法。
为了实现上述目标，本发明提供了一种氮化物半导体器件，其包括一个氧化钇稳定的氧化锆基片，下文称作YSZ，和一个包括六方晶系InN晶体的氮化物半导体层，该InN晶体的取向使其c轴与YSZ基片的(111)面几乎垂直。
为了实现上述目标，本发明还提供了一个包括ZnO基片的氮化物半导体器件，和一个包括六方晶系GaN晶体的氮化物半导体层，其中GaN晶体的取向使其c轴几乎与ZnO基片的(000-1)面或(0001)面垂直。
为了实现上述目标，本发明还提供了一个包括ZnO基片的氮化物半导体器件，和一个包括六方晶系InxGa1-xN(0≤x≤0.4)晶体的氮化物半导体层，其中InxGa1-xN晶体的取向使其c轴几乎与ZnO基片的(000-1)面或(0001)面垂直。
为了实现上述目标，本发明还提供了一种用于制造具有由InN形成的氮化物半导体层的氮化物半导体器件的方法，其中该方法包括一个气相沉积步骤，在氧化钇稳定的氧化锆基片，下文称作YSZ，的(111)面上气相沉积InN。
为了实现上述目标，本发明还提供了一种用于制造具有由GaN形成的氮化物半导体层的氮化物半导体器件的方法，其中该方法包括一个气相沉积步骤，在不高于510℃的温度下，在ZnO基片的(000-1)面或(0001)面上气相沉积InN。
为了实现上述目标，本发明还提供了一种用于制造具有由InxGa1-xN(0≤x≤0.4)形成的氮化物半导体层的氮化物半导体器件的方法，其中该方法包括一个气相沉积步骤，在不高于510℃的温度下，在ZnO基片的(000-1)面或(0001)面上气相沉积InxGa1-xN。
为了实现上述目标，本发明还提供了一种半导体基片，其包括一个位于形成了原子台阶(atomic step)的(111)面上的氧化钇稳定氧化锆基片。
为了实现上述目标，本发明还提供了一种半导体基片，其包括一个位于形成了原子台阶的(000-1)或(0001)面上的ZnO基片。
为了实现上述目标，本发明还提供了一种用于制造氮化物半导体器件的方法，其中该方法包括一个加热步骤，在不低于800℃的温度下加热一个具有(111)面晶体取向的氧化钇稳定氧化锆基片。
为了实现上述目标，本发明还提供了一种用于制造氮化物半导体器件的方法，其包括一个合围(encircling)步骤和一个加热步骤，用烧结ZnO合围具有(000-1)或(0001)面晶体取向的ZnO基片，并以这种状态在不低于800℃的温度下加热该基片。
为了实现上述目标，本发明还提供了一种用于制造氮化物半导体器件的方法，其包括一个合围步骤和一个加热步骤，用含Zn的材料合围具有(000-1)或(0001)面晶体取向的ZnO基片，并以这种状态在不低于800℃的温度下加热该基片。
附图说明
图1显示了采用InN作为氮化物半导体层的氮化物半导体器件。
图2A和2B图解了YSZ基片(111)面的原子排列。
图3A和3B图解了形成氮化物半导体层的InN的原子排列。
图4显示了用原子力显微镜观察YSZ基片12的(111)面的结果，该基片是在1250℃下加热2个小时制备的。
图5图解了PLD器件的配置。
图6显示了相对于YSZ基片(111)面的InN晶体的RHEED图像。
图7显示了用原子力显微镜观察已制备的氮化物半导体器件的结果。
图8A和8B显示了对氮化物半导体层进行X射线衍射分析(diffractiometry)的结果。
图9A和9B显示用TEM观察YSZ基片和氮化物半导体层的结果。
图10显示了采用GaN作为氮化物半导体层的氮化物半导体器件。
图11图解的实例中，经过机械抛光的ZnO基片在用布置成盒子形状的ZnO烧结片合围的同时被加热。
图12A和12B显示了用原子力显微镜观察所加热ZnO基片52的(0001)面的结果。
图13显示了在GaN/ZnO异质界面上形成的界面层的厚度相对于GaN晶体生长温度的简图。
图14A和14B显示了相对于ZnO基片52的(0001)面或(000-1)面的GaN的RHEED图像的观察结果。
图15显示了根据GIXR方法对氮化物半导体器件51进行X射线倾斜照射获得的反射强度分布(profile)。
图16显示了在ZnO基片52上成层的In0.2Ga0.8N的RHEED振荡结果。
具体实施方式
现在将参考本发明的附图、优选实施例进行详细说明。本发明应用于一种具有一层III族氮化物半导体，典型的是InN和GaN，的氮化物半导体器件。
图1显示了采用InN作为氮化物半导体层的氮化物半导体器件11。该氮化物半导体器件11包括一个氧化钇稳定的氧化锆(YSZ)基片12，和一个氮化物半导体层13，六方晶系的InN晶体取向成使其c轴几乎与基片的(111)面垂直。
YSZ基片的YSZ是一种立方晶系的稳定氧化锆，通过用Y2O3掺杂萤石结构的ZrO2而获得，如图2A所示，其中Y原子使Zr原子部分稳定。当将具有上述结构的YSZ表示为(ZrO2)1-x(Y2O3)x时，点阵常数a为5.14，化学计量值等于或者大约为x＝0.08。
将具有上述晶体学结构的YSZ基片制备成使其(111)面成为基片表面。图2B显示了从<111>方向看到的具有上述晶体学结构的YSZ基片的(111)面。如图2B所示，YSZ单位点阵(111)面上的每个Zr原子(Y原子)都位于一个每条边长为 的正三角形上。在位于三角形上的Zr原子(Y原子)中，相邻Zr原子(Y原子)之间的距离y表示为
Figure A20048002004100092
如果，如上所述，点阵常数a是5.14，则距离y为3.63。
用InN形成氮化物半导体层13并在YSZ基片12上成层，In原子和N原子排列在由六方晶系的矿物wurzitic结构形成的单位点阵中，如图3A所示。该对称性为3重对称性，角度间隔为120℃。六个In原子形成最底层，三个N原子密排成为最底层的上一层。作为相对于N原子的最上层，三个In原子交替密排。从而，InN的点阵常数为a＝3.55，c＝5.76。
当具有上述晶体学结构的InN相对于YSZ基片的(111)面以如图3B所示的角度加以形成时，In原子与Zr原子(Y原子)的位置井然有序，从而提高了点阵配准。点阵常数为a(＝3.55)、相邻Zr原子(Y原子)之间的距离为y(＝3.63)的六方InN点阵的配准不良为大约2.34％，这即使与其它III族元素的氮化物相对于YSZ基片12的(111)面的点阵配准不良相比(AlN为14.5％，GaN为12.3％)，也是足够低的数值。
现在解释用于制备采用InN作为氮化物半导体层13的氮化物半导体器件11的方法。
将YSZ基片12切片以便使基片表面成为(111)面，并用例如金刚石膏加以机械抛光。对于这种机械抛光，所用金刚石膏的颗粒尺寸逐渐减小，直到最终用颗粒尺寸为大约0.5μm的金刚石膏将基片抛光成镜面。经过抛光的表面可以通过使用硅胶进一步加以抛光，使该表面平面化到表面粗糙度的rms值不超过10或者更小。
然后将以这种方式进行机械抛光的YSZ基片12放置在空气气氛加热炉内对其进行加热，其中炉子的温度控制在800℃或者更高。图4显示了用原子力显微镜观察在1250℃下加热2小时制备的YSZ基片12的(111)面的结果。图4显示，在YSZ基片的(111)面上规则地形成了光滑线性的原子台阶。该原子台阶是由经过热处理重排的晶面形成的，并且显示出相同的光滑晶体取向。该原子台阶的高度大约为0.3nm，其等于YSZ基片12中(111)面之间的间隔，换言之，等于Zr原子的原子间距离。
也就是说，根据上述条件可以通过对YSZ基片12进行热处理制备出具有原子台阶的YSZ基片12。如上所述，所形成的原子台阶的高度等于Zr原子的原子间距离，并且代表可以在YSZ基片12上形成的最小量级的峰和谷。在YSZ基片12上能够观察到这些原子台阶的事实意味着，基片表面可以被抛光到最平面的状态，不再有量度大于原子间距离的高度的峰和谷，并且形成了最佳的InN薄膜。因为这些原子台阶可以成为InN外延生长中的晶核，所以很有可能使形成膜的环境最佳化。
同时，如果加热处理的温度超过800℃，则可以制备上述的原子台阶。如果使用更低的加热温度，则相应地需要更长的加热时间。
然后，根据物理气相沉积方法，在YSZ基片12的(111)面上气相沉积InN。在下面解释的实施例中，该气相沉积是根据脉冲激光沉积(PLD)方法执行的。
利用PLD方法，使用例如图5所示的PLD设备30在YSZ基片12上沉积一个氮化物半导体层13。该PLD设备30包括YSZ基片12和一个放置在室31内的靶32。PLD设备还包括一个布置在室31的外部面向靶32的光振荡器33，和一个用于控制受光振荡器33振荡的脉冲激光束的斑点直径的透镜34，和一个用于向室31内注入氮气的气体供应单元35。
室31的提供是用于调节例如待充入氮气的浓度。有一个调节阀门41，用于控制室31内气体浓度，以便控制YSZ基片12的吸收状态，同时考虑气体分子与脉冲激光束波长之间的关系。在室31的外部安装有一个压力阀门42，用于控制内部压力，从而通过旋转泵43将室内的氮气氛压力控制在5×10-5-1×10-2乇，同时考虑在低压下形成膜的PLD方法的过程。在面对靶32的室31的表面区域上进一步安装有一个窗口31a，来自光振荡器33的脉冲激光束通过窗口31a入射。
光振荡器33振荡KrF受激准分子激光器产生脉冲激光束，使脉冲频率为5-15Hz，激光功率为3J/cm2，波长为248nm。经过振荡的脉冲激光束通过窗口31a以大约30°的角度入射到安装在室31内部的靶32的表面上，脉冲激光束的斑点通过透镜34加以调节，从而使其焦点在靶32附近。
靶32由例如金属In(纯度为99.999-99.9999％)形成，并且布置成与YSZ基片的(111)面基本上平行。靶32通过旋转轴44作旋转运动，被脉冲激光束间断照射。靶32表面上温度的陡然升高会产生烧蚀等离子体。烧蚀等离子体中存在的In原子逐渐改变其状态，并移动到YSZ基片12上，同时In原子与氮气氛中的氮气进行碰撞反应。一到达YSZ基片12，含有In原子的粒子便直接扩散在YSZ基片12的(111)面上，以最稳定的点阵配准状态形成一个薄膜。结果制备出具有上述配置的氮化物半导体器件11。
应当注意，氮化物半导体器件11不仅可以通过上述的PLD方法形成，也可以通过其它合适的物理气相沉积(PVD)方法形成，例如分子束外延(MBE)法或溅射方法。然而，当关注InN的生长时，与通常的MBE方法相比，使用PLD方法是更最优选的。实际上，通过PVD方法，20-24平面的X射线占据曲线(X-ray lock-in curve)的半宽为0.35°，显著小于MBE方法的0.60°。由此可以推测，使用PLD方法，入射在基片上的III族元素，例如In，具有显著的动能，因此在基片表面极其易动。
氮化物半导体器件11不仅可以通过PVD方法制备，还可以通过化学气相沉积(CVD)方法制备，例如MOCVD方法。
同时，在根据PLD方法气相沉积InN的过程中，状态的变化可以通过反射高能电子衍射(RHEED)方法实时地加以测量。图6显示了根据RHEED方法，相对于YSZ基片12(111)面的InN晶体的RHEED图像观察结果。图6显示，获得了InN晶体的尖锐条纹图。这是因为，InN与YSZ基片12(111)面之间的点阵配合不良小到2.34％。也就是说，由该条纹图可以估计出，生长出了平面的高质量晶体，因此实现了如下的期望，即形成了一个高质量InN薄膜的氮化物半导体层13。
图7显示了用原子力显微镜观察根据上述方法制备的氮化物半导体器件11的结果。图7显示，六方柱形的颗粒沉积在YSZ基片12的各处。这是因为，六方InN晶体的取向使其c轴与YSZ基片12的(111)面几乎垂直。
图8A显示了所制备的氮化物半导体器件11的氮化物半导体层13的X射线衍射(XRD)结果。在图8A所示的XRD谱图中，每大约600的间隔出现一个峰，从而证实了如下的事实，即六方InN晶体的取向使六方晶体的c轴与(111)面几乎垂直。
图8B放大地显示了在上述XRD谱图中在82°附近出现的一个峰。图8B的放大图表明，峰的半宽为0.45°，从而获得了具有高结晶度(crystallinity)的高质量InN薄膜。
图9A显示了用TEM(透射电子显微镜)观察的YSZ基片12和氮化物半导体器件11氮化物半导体层的剖面。图9A中由箭头A指示的方向表示构成沉积在YSZ基片12上的氮化物半导体层13的InN的<0001>方向(c轴方向)。用TEM观察到的图像也证实了高质量的InN的形成。
在用TEM观察的图像中，图9B放大地显示了区域B。从该放大图可以看出，六方晶系的InN沿着<0001>取向。特别地，在YSZ基片12与氮化物半导体层13之间形成了明显的异质界面。还可以看出，产生错配位错的比例是每47个沉积InN晶中有一个。该错配位错的产生是InN与YSZ(111)面之间点阵配准不良的结果。由这个体现本发明的氮化物半导体器件11，点阵配准不良可以被抑制到2.34％的极低水平。从而发生错配位错的机会可以比传统的方法更低。
因为可以显著地抑制错配位错，因此可以抑制穿过氮化物半导体层13的横断位错，从而有可能产生高质量InN晶体，同时还有可能显著提高由高质量InN晶体形成其整体的氮化物半导体器件11的质量，包括氮化物半导体层13。
特别地，最近有报道，InN的禁带为1.0eV或者更低，从而所发射光的波长可以在整个可见光范围内设定。因此，以InN作为氮化物半导体层13的氮化物半导体器件11可以具有广泛的应用，例如发光器件，通讯器件或太阳能电池。特别地，因为氮化物半导体器件11使用化学上稳定并且与InN之间的点阵配准高的YSZ基片12，所以有可能提高采用这种氮化物半导体器件的各种器件的性能。
在上述用于制备氮化物半导体器件11的方法的说明中，使用了预先在上面形成原子台阶的YSZ基片12。然而，即使使用没有原子台阶的YSZ基片也有可能形成InN膜。
掺杂在ZrO2中的Y2O3的化学计量值x并不仅限于x＝0.08，而可以是任何合适的数值，这取决于用途和应用。因为通过控制化学计量值x可以控制YSZ的点阵常数，所以通过进一步降低前述的点阵配准不良有可能进一步减少错配位错。
现在将更详细地解释氮化物半导体器件51，其在氮化物半导体层中采用GaN。氮化物半导体器件51包括一个氮化物半导体53，其取向使六方GaN的c轴与由ZnO构成的ZnO基片52的(0001)面或(000-1)面几乎垂直，如图10所示。
形成ZnO基片52的ZnO是wurtzitic晶体学结构，如图3A所示，点阵常数a＝3.252，禁带宽度为3.2eV，激子结合能为60meV。
在ZnO基片52上成层并形成氮化物半导体层53的GaN也是wurtzitic晶体学结构，点阵常数a＝3.189，禁带宽度为3.4eV，激子结合能为21meV。
因为具有这种晶体学结构的ZnO和GaN的点阵常数几乎相等，所以点阵配准不良可以降低到最小值。
现在将解释由GaN构成的氮化物半导体器件11的制备方法。
首先，将ZnO基片52切片以便使基片表面成为(0001)面或(0001)面，并用例如金刚石膏或硅胶加以机械抛光。将基片表面平面化，使表面粗糙度的rms值为10或者更小。
然后将经过机械抛光的ZnO基片52放置在不低于800℃的控温加热炉内加热，同时其被多个布置成盒子形的烧结ZnO片合围。用烧结ZnO片围绕ZnO基片52是足够的，尽管通过周围的烧结片合围ZnO基片52的整体并不是必须的。ZnO基片52还可以放置在由例如烧结ZnO形成的坩锅内。ZnO基片52也可以放置在由多个烧结ZnO片形成的盒子内。
重要的是，因为Zn具有较高的蒸汽压，因此存在一个问题，即如果加热由Zn构成的ZnO基片52，那么基片会趋向于分解。通过加热被ZnO片合围的ZnO基片52，如图11所示，确立了将ZnO蒸汽压施加给被加热ZnO基片52的状态，因此有可能防止ZnO基片52的分解。
更具体地讲，当ZnO基片不被烧结ZnO片合围时，根据反应方程 ，Zn会高效地从ZnO基片52中逸出，因为Zn具有相对高的蒸汽压。当ZnO基片52被烧结ZnO片合围时，这些烧结ZnO片的Zn会移动到合围ZnO基片52的气相中，其结果使气相中的Zn浓度增加。因为Zn的逸性，也就是说，Zn从ZnO基片52逃逸进入气相的能力被降低，所以有可能抑制ZnO基片52本身的分解。
注意，为了抑制Zn从ZnO基片52逸出进入气相，ZnO基片52可以用含Zn材料替换烧结ZnO片加以合围。含Zn材料可以是例如ZnO单晶或Zn板。通过这样做，很有可能抑制ZnO基片52自身的分解。上述的加热方法不仅可以用于加热ZnO基片52，还可以用于加热由如下化合物构成的基片材料，同时基片材料被由与基片材料相同的化合物形成的烧结产物合围。
例如，LiNbO3基片可以被LiNbO3的烧结片合围，如上所述，以抑制Li的分解。因为在如上所述加热的LiNbO3基片的表面上形成了一个原子水平的被每个高度为2-3的原子层台阶分割的梯形平面，所以在其上面生长的GaN晶体的结晶度可以显著提高。
LiNbO3基片不仅可以被LiNbO3的烧结片合围，还可以被含Li的材料加以合围。通过加热被含Li材料如此合围的LiNbO3基片，有可能抑制LiNbO3基片的分解。
如上所述，LiTaO3基片可以被LiTaO3合围以抑制Li的分解。通过加热被含Li材料如此合围的LiTaO3基片，有可能抑制LiTaO3基片的分解。对于SrTiO3基片，可以如上所述地用SrTiO3烧结片加以合围以抑制Sr的分解。在这种实例中，可以通过用含Sr材料合围基片随后进行加热，来抑制SrTiO3基片的分解。对于LiGaO2基片，可以用烧结LiGaO2加以合围以抑制Li的分解。在这种实例中，可以通过用含Li材料合围基片随后进行加热，来抑制LiGaO2基片的分解。对于MgO基片，可以用烧结MgO加以合围以抑制Mg的分解。在这种实例中，可以通过用含Mg材料合围基片随后进行加热，来抑制MgO基片的分解。对于LiAlO2基片，可以用烧结LiAlO2加以合围以抑制Li的分解。在这种实例中，可以通过用含Li材料合围基片随后进行加热，来抑制LiAlO2基片的分解。对于LaSrAlTaO3基片，可以用烧结LaSrAlTaO3加以合围以抑制La的分解。在这种实例中，可以通过用含La材料合围基片随后进行加热，来抑制LaSrAlTaO3基片的分解。
上述热处理的方法可以用于抑制K，Ca，Na，Zn，Te，Mg，Sr，Yb，Li，Eu，Ca，Hg和Bi等元素的分解。
图12A显示了用原子力显微镜观察的在1150℃下加热6.5小时获得的ZnO基片52的(0001)面。从图12A可以看出，在ZnO基片52的(0001)面上形成了曲线形的原子台阶。图12B显示了用原子力显微镜观察的在1150℃下加热3.5小时获得的ZnO基片52的(000-1)面。从图12B可以看出，在ZnO基片52的(000-1)面上以规则的图形形成了光滑线性的原子台阶。同时，根据原子力显微镜的测量，每个原子台阶的高度为大约0.5nm。
也就是说，通过在前述条件下加热ZnO基片52，有可能在ZnO基片52上形成原子台阶，该基片可以用作在上面生长晶体的基片。可以观察这些原子台阶的事实表明，基片表面可以抛光到最平面的状态，从而能够在上面形成最佳的GaN薄膜。此外，因为这些原子台阶可以成为外延生长GaN的晶核，所以可以进一步改进形成薄膜的环境。
然后，根据上述的PLD方法，在加热基片的同时，在ZnO基片52的(0001)面或(000-1)面上沉积GaN。与此同时，PLD器件30中室31内的压力被控制为1×10-1乇的氮气气氛。光振荡器33振荡KrF受激准分子激光器产生脉冲激光束，激光功率为3J/cm2。靶32用纯度为99.99％的金属Ga形成，并且将ZnO基片52布置成使加热的ZnO基片52的(0001)面或(000-1)面基本上与靶32的表面平行。
随着脉冲激光束间断地照射在靶32上，产生烧蚀等离子体，而Ga原子包含在其中。这些Ga原子向着ZnO基片52运动，同时Ga原子与氮气氛中含有的氮气进行重复的碰撞反应，从而逐渐改变其状态。一到达ZnO基片52，含有Ga原子的微粒直接扩散在ZnO基片52的(0001)面或(000-1)面，以最稳定的点阵配准状态形成薄膜。结果，形成具有上述结构的氮化物半导体器件51。
同时，氮化物半导体器件51可以类似地通过其它合适的物理气相沉积方法或化学气相沉积方法加以制备。
图13显示了在GaN/ZnO异质界面上形成的界面层的厚度相对于GaN晶体生长温度的简图。从图13可以看出，单生长温度超过大约550℃时，形成于异质界面上的界面层的厚度突然增加。因此，可以看出，当生长温度超过大约550℃时，GaN与ZnO突然反应。
图14A和14B显示了根据RHEED方法相对于ZnO基片52的(0001)面或(000-1)面的GaN的RHEED图像。图14A显示，当生长温度为510℃时，获得一个尖锐条纹图形，从而获得了高质量晶体的生长。相反，图14B显示，当生长温度设定为680℃时，在异质界面上产生界面层，从而出现GaN的三维生长，在这两个情况下，GaN晶体的生长行为明显不同。
图15显示了根据GIXR(低掠(grazing)入射X射线反射率)方法将X射线倾斜入射到以510℃的生长温度制备的氮化物半导体器件51上获得的反射强度分布的分析结果。从该反射强度概图可以看出，当生长温度为510℃时，在异质界面上没有界面层形成。
因此，由GIXR分布和上述的RHEED图像显示，当温度为510℃或更低时，GaN与ZnO之间的反应可以被抑制，从而抑制界面层的产生。
因此，在制备本发明的氮化物半导体器件51时，GaN的生长温度被控制在不超过510℃。以这种方式，有可能在ZnO基片52与氮化物半导体层53之间产生一个不存在界面层的陡峭界面。特别地，因为被如上加热的ZnO界片52被平面化到纳米等级，从而有可能形成更陡峭的异质界面。因此，根据本发明，通过气相沉积获得的GaN晶体的质量可以更高，从而能够提高整个氮化物半导体器件51的质量。
同时，利用GaN与ZnO容易反应的优点，GaN的生长温度可以降低到接近环境温度。当在较高温度下执行反应时，作为伴随着反应后冷却的热收缩抗力的结果，晶体会变得有缺陷，因此有可能降低最终氮化物半导体器件51的质量。晶体缺陷的产生可以通过将GaN的生长温度降低到环境温度加以抑制。
特别地，由于其禁带宽度，GaN可以用于广泛的用途和应用，例如基于GaN的场效应晶体管，以及蓝光发射二极管(LED)。利用通过在ZnO基片52上生长高质量GaN晶体获得的氮化物半导体器件51，有可能提高代表GaN应用的各种器件的性能。
在上述根据本发明的用于制备氮化物半导体器件51的方法中，采用预先在上面形成了原子台阶的ZnO基片52的实例只是一个用于举例说明的例子。然而，氮化物半导体层53还可以用不包括原子台阶的ZnO基片形成。
实现本发明的氮化物半导体器件51并不仅限于上面说明的实施例的那一个。例如形成氮化物半导体层53的一部分元素可以用其它合适的元素代替。
例如，在平面化到原子水平的ZnO基片52上可以形成InGaN层，其是通过用元素In部分替换构成氮化物半导体层53的Ga元素获得的。因为InGaN的点阵常数比GaN更接近ZnO，因此有可能获得更高质量的晶体。通过在ZnO基片52上形成In0.2Ga0.8N层，其是用In元素替换20％的Ga元素获得的，可以更加显著地提高氮化物半导体器件51的质量。
图16显示了在ZnO基片52上形成的In0.2Ga0.8N层的RHEED振荡观察结果。从图16可以看出，在晶体生长的开始阶段观察到强烈的RHEED振荡，因此结晶度得到了一些提高。同时，当然有可能在该成层于ZnO基片52上In0.2Ga0.8N上进一步形成GaN层。
应当注意，当用InxGa1-xN表示InGaN时，上述优选的操作和效力可以在0≤x≤0.4时获得。
本发明不仅限于上述参考附图加以解释的实施例，对于本领域的技术人员可以显见，在不背离由附加权利要求限定的本发明的精神的前提下，可以尝试大量不同的等价变化或替换。
工业应用
上述根据本发明的氮化物半导体器件，包括一个氮化物半导体层，其中六方晶系InN的c轴与氧化钇稳定的氧化锆基片，下文有时称作YSZ，的(111)面基本上垂直。因为这可以抑制点阵配准不良，所以有可能防止错配位错的产生，因此抑制横穿氮化物半导体层的位错。
上述根据本发明的氮化物半导体器件包括一个氮化物半导体层，其中六方晶系GaN的c轴与ZnO基片的(000-1)面或(0001)面基本上垂直。也就是说，因为在氮化物半导体器件的异质界面上没有形成界面层，所以该氮化物半导体器件包括一个由高质量GaN晶体构成的氮化物半导体层，从而可以提高采用该氮化物半导体器件的各种装置的性能。
根据本发明用于制备氮化物半导体器件的方法是一种用于制备如下氮化物半导体器件的方法，该氮化物半导体器件具有一个由InN形成的氮化物半导体层，其中该方法包括一个在YSZ基片的(111)面上气相沉积InN的步骤。这能够在YSZ基片的(111)面上形成一个氮化物半导体层，其中该氮化物半导体层由一个高质量的InN晶体形成，其仅受到较小程度的点阵配准不良。
根据本发明用于制备氮化物半导体器件的方法是一种用于制备如下氮化物半导体器件的方法，该氮化物半导体器件具有一个由GaN形成的氮化物半导体层，其中该方法包括一个在不高于510℃的温度下在温度不低于510℃的ZnO基片的(000-1)面或(0001)面上气相沉积GaN的步骤。这能够在ZnO基片与氮化物半导体层之间产生一个没有界面层的陡峭界面，用于生长高质量的GaN晶体。
一种实现本发明的半导体基片包括一个在氧化钇稳定的氧化锆基片的(111)面上形成的原子台阶。这样，可以在半导体基片上形成高质量的InN薄膜。
另一种实现本发明的半导体基片包括一个在Zn基片的(000-1)面或(0001)面上形成的原子台阶。这样，可以在半导体基片上形成高质量的GaN薄膜。
一种根据本发明的用于制备半导体基片的方法还包括一个在不低于800℃的温度下加热具有沿(111)面的晶体取向的氧化钇稳定氧化锆基片的步骤。因此，利用本制备半导体基片的方法，有可能在氧化钇稳定的氧化锆基片的(111)面上形成原子台阶。
一种根据本发明的用于制备半导体基片的方法进一步包括如下的步骤，其中用烧结ZnO片合围具有沿(000-1)面或(0001)面的晶体取向的ZnO基片，并以这种状态在不低于800℃的温度下加热该基片。因此，利用本制备半导体基片的方法，有可能在Zn基片的(000-1)面或(0001)面上形成原子台阶。

Claims (21)

1.一种氮化物半导体器件，包括一个氧化钇稳定的氧化锆基片，下文称作YSZ，和一个包括六方晶系InN晶体的氮化物半导体层，所述InN晶体的取向使其c轴相对于所述YSZ基片的(111)面基本上垂直。
2.根据权利要求1的氮化物半导体器件，其中在所述YSZ基片的(111)面上形成一个原子台阶。
3.一种氮化物半导体器件，包括一个ZnO基片，和一个包括六方晶系GaN晶体的氮化物半导体层，所述GaN晶体的取向使其c轴相对于所述ZnO基片的(000-1)面或(0001)面基本上垂直。
4.根据权利要求3的氮化物半导体器件，其中在所述ZnO基片的(000-1)面或(0001)面上形成一个原子台阶。
5.一种氮化物半导体器件，包括一个ZnO基片，和一个包括六方晶系InxGa1-xN(0≤x≤0.4)晶体的氮化物半导体层，所述InxGa1-xN晶体的取向使其c轴相对于所述ZnO基片的(000-1)面或(0001)面几乎垂直。
6.一种用于制备具有由InN形成的氮化物半导体层的氮化物半导体器件的方法，包括
一个气相沉积步骤，在氧化钇稳定的氧化锆基片的(111)面上气相沉积所述InN，氧化钇稳定的氧化锆下文称作YSZ。
7.根据权利要求6的用于制备氮化物半导体器件的方法，其中在所述气相沉积步骤中，所述InN根据物理气相沉积(PVD)方法或化学气相沉积(CVD)方法外延生长。
8.根据权利要求6的用于制备氮化物半导体器件的方法，进一步包括
一个在所述YSZ基片的所述(111)面上预先形成原子台阶的步骤；
所述InN在所述气相沉积步骤中气相沉积在形成了所述原子台阶的YSZ基片上。
9.根据权利要求8的用于制备氮化物半导体器件的方法，其中在不低于800℃的温度下加热具有沿(111)面的晶体取向的YSZ基片。
10.一种用于制备具有由GaN形成的氮化物半导体层的氮化物半导体器件的方法，包括
一个气相沉积步骤，在不高于510℃的温度下在ZnO基片的(000-1)面或(0001)面上气相沉积GaN。
11.根据权利要求10的用于制备氮化物半导体器件的方法，其中在所述气相沉积步骤中，所述GaN根据物理气相沉积(PVD)方法或化学气相沉积(CVD)方法外延生长。
12.根据权利要求10的用于制备氮化物半导体器件的方法，进一步包括：
一个在所述ZnO基片的所述(000-1)面或(0001)面上预先形成原子台阶的步骤；
所述GaN在所述气相沉积步骤中气相沉积在形成了所述原子台阶的ZnO基片上。
13.根据权利要求12的用于制备氮化物半导体器件的方法，其中在所述形成步骤中，具有沿(000-1)面或(0001)面的晶体取向的ZnO基片被烧结的ZnO合围并以这种状态在不低于800℃的温度下加热。
14.根据权利要求12的用于制备氮化物半导体器件的方法，其中在所述形成步骤中，具有沿(000-1)面或(0001)面的晶体取向的ZnO基片被含Zn材料合围并以这种状态在不低于800℃的温度下加热。
15.根据权利要求10的用于制备氮化物半导体器件的方法，其中在所述气相沉积步骤中，GaN在环境温度下被气相沉积。
16.一种用于制备具有由InxGa1-xN(0≤x≤0.4)形成的氮化物半导体层的氮化物半导体器件的方法，包括
一个气相沉积步骤，在不高于510℃的温度下在ZnO基片的(000-1)面或(0001)面上气相沉积所述InxGa1-xN。
17.一种半导体基片，包括一个氧化钇稳定氧化锆基片，在它的(111)面上形成有原子台阶。
18.一种半导体基片，包括一个ZnO基片，在它的(000-1)面或(0001)面上形成有原子台阶。
19.一种用于制备氮化物半导体基片的方法，包括一个在不低于800℃的温度下加热具有沿(111)面的晶体取向的氧化钇稳定氧化锆基片的步骤。
20.一种用于制备氮化物半导体基片的方法，其包括如下步骤：用烧结的ZnO合围具有沿(000-1)面或(0001)面的晶体取向的ZnO基片，并以这种状态在不低于800℃的温度下加热该基片。
21.一种用于制备氮化物半导体基片的方法，其包括如下步骤：用含Zn材料合围具有沿(000-1)面或(0001)面的晶体取向的ZnO基片，并以这种状态在不低于800℃的温度下加热该基片。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101970341A (zh) * 2008-02-18 2011-02-09 福吉米株式会社 微细构造的制作方法以及具备微细构造的基板
CN104694884A (zh) * 2015-03-03 2015-06-10 安阳工学院 一种氮化铟(InN)薄膜的极性控制方法
CN104882534A (zh) * 2015-05-20 2015-09-02 中国科学院上海微系统与信息技术研究所 一种钇掺杂氧化锆单晶衬底的处理方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006237556A (ja) * 2005-01-31 2006-09-07 Kanagawa Acad Of Sci & Technol ＧａＮ膜生成方法及び半導体素子並びにＩＩＩ族窒化物の薄膜生成方法及びＩＩＩ族窒化物の薄膜を有する半導体素子
TW200636823A (en) * 2005-02-21 2006-10-16 Kanagawa Kagaku Gijutsu Akad Method of forming indium gallium nitride (InGaN) layer and semiconductor device
KR100631905B1 (ko) 2005-02-22 2006-10-11 삼성전기주식회사 질화물 단결정 기판 제조방법 및 이를 이용한 질화물 반도체 발광소자 제조방법
JPWO2007119433A1 (ja) * 2006-03-20 2009-08-27 財団法人神奈川科学技術アカデミー Ｉｉｉ−ｖ族窒化物層およびその製造方法
TWI557910B (zh) * 2011-06-16 2016-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
FR3032555B1 (fr) * 2015-02-10 2018-01-19 Soitec Procede de report d'une couche utile
WO2021124006A1 (ja) 2019-12-20 2021-06-24 株式会社半導体エネルギー研究所 無機発光素子、半導体装置、無機発光素子の作製方法
KR102380306B1 (ko) * 2021-01-14 2022-03-30 (재)한국나노기술원 나노 스케일 박막 구조의 구현 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291257B1 (en) * 1991-07-21 2001-09-18 Murata Manufacturing Co., Ltd. Semiconductor photonic device having a ZnO film as a buffer layer and method for forming the ZnO film
JP3015261B2 (ja) * 1994-09-12 2000-03-06 科学技術振興事業団 表面特性を改善するサファイア単結晶基板の熱処理方法
JP2828002B2 (ja) * 1995-01-19 1998-11-25 松下電器産業株式会社 半導体発光素子およびその製造方法
JP2795226B2 (ja) * 1995-07-27 1998-09-10 日本電気株式会社 半導体発光素子及びその製造方法
JP3813740B2 (ja) * 1997-07-11 2006-08-23 Ｔｄｋ株式会社 電子デバイス用基板
JP4183787B2 (ja) * 1997-11-28 2008-11-19 Ｔｄｋ株式会社 電子デバイス用基板の製造方法
DE19855476A1 (de) * 1997-12-02 1999-06-17 Murata Manufacturing Co Lichtemittierendes Halbleiterelement mit einer Halbleiterschicht auf GaN-Basis, Verfahren zur Herstellung desselben und Verfahren zur Ausbildung einer Halbleiterschicht auf GaN-Basis
US6342313B1 (en) * 1998-08-03 2002-01-29 The Curators Of The University Of Missouri Oxide films and process for preparing same
JP3424814B2 (ja) * 1999-08-31 2003-07-07 スタンレー電気株式会社 ＺｎＯ結晶構造及びそれを用いた半導体装置
JP3398638B2 (ja) * 2000-01-28 2003-04-21 科学技術振興事業団 発光ダイオードおよび半導体レーザーとそれらの製造方法
JP3531865B2 (ja) * 2000-07-06 2004-05-31 独立行政法人 科学技術振興機構 超平坦透明導電膜およびその製造方法
FR2840731B3 (fr) * 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
JP3754897B2 (ja) * 2001-02-09 2006-03-15 キヤノン株式会社 半導体装置用基板およびｓｏｉ基板の製造方法
JP3969959B2 (ja) * 2001-02-28 2007-09-05 独立行政法人科学技術振興機構 透明酸化物積層膜及び透明酸化物ｐ−ｎ接合ダイオードの作製方法
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP3749498B2 (ja) * 2002-03-26 2006-03-01 スタンレー電気株式会社 結晶成長用基板およびＺｎＯ系化合物半導体デバイス
JP3951013B2 (ja) * 2002-05-07 2007-08-01 独立行政法人産業技術総合研究所 固体ターゲットパルスレーザ蒸着法によるＧａＮ結晶性薄膜の作製方法及び同法で作製した薄膜

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101970341A (zh) * 2008-02-18 2011-02-09 福吉米株式会社 微细构造的制作方法以及具备微细构造的基板
US8716678B2 (en) 2008-02-18 2014-05-06 Fujimi Incorporated Method of manufacturing microstructure and substrate provided with the microstructure
CN104694884A (zh) * 2015-03-03 2015-06-10 安阳工学院 一种氮化铟(InN)薄膜的极性控制方法
CN104882534A (zh) * 2015-05-20 2015-09-02 中国科学院上海微系统与信息技术研究所 一种钇掺杂氧化锆单晶衬底的处理方法
CN104882534B (zh) * 2015-05-20 2017-12-29 中国科学院上海微系统与信息技术研究所 一种钇掺杂氧化锆单晶衬底的处理方法

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