CN1728354A - 减少应力导致孔洞形成的线路结构 - Google Patents

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Abstract

本发明是关于一种减少应力导致孔洞形成的线路结构，线路结构具有第一导电层，第一导电层包括一大区域部分，连接于突出部的一端，而突出部具有复数个“n”重叠部分与至少一弯曲部分。突出部的另一端连接介层窗的底部，介层窗之上具有一第二导电层。弯曲部是由重叠两相邻重叠部分的该端而形成，且其具有一角度介于45°至135°。突出部也可包括至少一延伸部，位于向着一弯曲部的一部分中。弯曲部分与延伸部是用做为障碍物，以延缓空缺由大区域部分扩散至介层窗的附近地区，特别是有用于铜内连线或用在介层窗测试结构。

Description

减少应力导致孔洞形成的线路结构
技术领域
本发明涉及一种集成电路与其他电子元件的领域，特别是涉及一种在介层窗可靠度测试与在多层内连线中应力导致孔洞形成的具高电阻的减少应力导致孔洞形成的线路结构。
背景技术
在制造微电子元件的“后段制程(back end of line，BEOL)”期间，数个导电层在连续的制造步骤中会互相堆叠。这些导电层又称为内连线，其分别被一个或数个介电层隔开，以电性隔离相邻的内连线及防止导电层间的非预期干扰。内连线例如可为介层窗及导线或是接触窗与源极/汲极的型态。由于透过电子电路的重复电流通道施压于(金属)导体上，可能导致孔洞而造成元件错误，故要改善最终元件的可靠度成为一个重要的挑战。在多层内连线中，应力导致孔洞形成是一个常见的问题，特别是含铜的内连线。随着内连线变的更小及使用更高电流密度，可靠度更为重要。元件错误的一个主要原因是电致迁移，当电流流过时，会经由导电元件中的金属离子或空缺的移动而形成孔洞。一种持续的趋势为制造元件以实质延缓其失效机构的发生，或经由结合新设计及改良式材料以防止其失效机构的发生。
在操作集成电路元件时，电流通常是由第一导电层透过介层窗流到第二导电层，在到达第二导电层之前，会经过位在介层窗底部的扩散障碍。举例来说，考虑到图1的内连线结构，其中第一导电层3是形成于基材1上的第一介电层2中。传统上，第一导电层3和第一介电层2是共平面。第二介电层4是沉积于第一介电层2与第一导电层3上。可选择的是，第一与第二介电层2，4是介电层堆叠结构的一部份，而此堆叠结构更可包括一个或数个蚀刻中止层或阻障层，如同熟习此项技艺者所知。
使用传统的图案化及金属沉积(镶嵌)过程，以形成一介层窗5于第一导电层3上，并形成一第二导电层7于介层窗5上。传统上，在第二金属沉积过程之前，沉积扩散阻障层6于镶嵌开口中。在扩散阻障层6的下面侧壁上的压缩力增大，而在介层窗5底部的扩散阻障层6的相反面上的张力随时间而增加。其为第一导电层3中的金属移动之故，致使孔洞8形成于张力位置，例如来自阻障层6的电流上游位置。因此，由于电致迁移的关系，邻近介层窗5的部份第一导电层易受孔洞形成的影响。此外，具大表面积的第一导电层3也较为容易地形成孔洞。用于监视第一与第二导电层图案对孔洞形成的影响的介层窗测试结构是有需要的，以便能够清楚得知如何设计及使用何种材料，以提供更高的可靠度。
在金属化图案中执行孔洞侦测的方案，如美国专利第5,504,017号所示，其使电流穿越一金属层，以产生一热点于邻近孔洞的阻障层中。此热点是由红外线技术侦测，或经涂布液态晶体材料于金属上及测量热量回应。
一种测试结构如美国专利第6,004,827号所揭露，其中形成一金属滑道于基材上。在烧结过程之后，移除介电层，以暴露出滑道上的凸块。当特定位置的凸块浓度比平均凸块密度高20％时，则预期在此处会有长期错误。
在美国专利第6,498,384号中，是在半导体晶圆上制造一种测试结构，其包括一第一金属层，第一金属层具有第二与第四通道，且经由介层窗连接第二金属层中的第一、第三与第五通道。覆盖层中的开口使得第一与第五通道的电阻可被探测出，并且可和一测定测量结果做比较。
美国专利第6,320,391号描述一种长窄型测试结构，当只有安置一介层窗于测试导体的各末端时，其经由复数个介层窗连接至一延长金属导体的各末端，以避免电流聚集效应。此测试结构相容于高应力电流。
在美国专利第6,570,181号中，描述一种可靠度测试结构，其具有一连串复数个长型测试环节形成于第一金属层中，可经由形成于第二金属层中的复数个短环节交替相互连接。此长与短型环节可以一弯曲架构来配置。
K.Yoshida，T.Fujimaki，K.Miyamoto，T.Honma，H.Kaneko，H.Nakazawa，M.Morita在Electron Devices Meeting，2002，IEEE，Vol.8-11，pages 753-756的“Stress-Induced Voiding Phenomena for anActual CMOS LSI Interconnects”指出，在到达连接金属层的介层窗前，主金属中的空缺可透过一宽金属层而扩散或透过一窄金属层而延缓。在此段时间，充分的空缺累积而形成孔洞于介层窗底部。举例来说，在图8A中宽金属50上的介层窗51下方的孔洞生成速度，会比在图8B中宽金属层50的延伸部52上的介层窗51下面的孔洞的生成速度快。
因此，当于内连线上执行可靠度测试时，在元件错误出现之前，由于无法考虑大块金属(例如一焊垫或一大面积金属层)中的孔洞，故传统的测试结构通常会低估寿命。大块金属中的孔洞会透过连接介层窗的窄金属扩散。图2为传统四通道Kelvin测试结构10的上视图，用于执行电阻测量。由焊垫11、焊垫12与金属线13，14构成的第一金属层形成于半导体基材(图中未示)上。由焊垫15、焊垫16与金属线17，18构成的第二金属层形成第一金属层上，且经由一介电层19而和第一金属层隔开。第一金属线13，14连接介层窗20的底部，而第二金属线17，18连接介层窗20的顶部。举例来说，提供大约1毫安培(mA)的电流至焊垫11，接着测量焊垫12的电压V1及测量焊垫16的电压V2。焊垫15接地至0伏特。介层窗20的电阻R测定为R＝(V1-V2)/1mA。
以大约200℃的高温加热具测试结构的基材一段时间，可能包含数百个小时，以进行可靠度测试。在基材加热的这段期间执行周期性电阻测量，然后将这些测量结果和原始电阻值做比较。不幸的是，由于焊垫11的空缺(图中未示)会透过金属线13迁移而形成孔洞于(图中未示)于介层窗20底部，此可靠度测试低估了元件错误前的时间，而使介层窗电阻R增大成不能接受的程度。此外，焊垫12的空缺可能会透过金属线14迁移，而使介层窗20底部中孔洞形成的速度增大。可以知道的是，介电层19通常是一堆叠介电层，为简化图式故未绘示出。此外，第一与第二金属层通常是被包围在一个或数个扩散阻障层内，此亦未多加描述。
一种改良式测试结构是有需要的，以防止焊垫中的空缺干扰到介层窗底部的孔洞形成的速度，藉以当预期会发生元件错误时，能够更准确的确认介层窗寿命。
一种常用方法以补偿内连线中孔洞形成的趋势为使用一设计规则，以使较多的介层窗连接至大块金属层。然而，这种补偿方式有其本身缺点，此乃因这种设计将会造成一高总电阻，并且在介层窗制造过程中较为危险。增加较多介层窗的方法也会增加在检查设计规则中的困难度。
在美国专利第5,614,764号中，添加一末端覆盖储藏部(endcapreservoir)至内连线中，以延长电致迁移寿命，以及防止孔洞形成。然而，此储藏部不是放置在内连线与邻接的介层窗之间，因此无法防止空缺在内连线内迁移至介层窗。
一种用以缓和电致迁移效应的替代方案如美国专利第6,306,732号所述，是使用一残缺阻障层于介层窗底部，其中介层窗具有坚固阻障层，且位于介层窗的所有其他部分中。不幸的是，无法防止介层窗的上面侧壁上的空缺累积的问题。因此，一种改良式内连线结构是有需要的，以解决大区域金属层中空缺迁移至介层窗上侧壁的驱动力及形成降低元件执行效能的孔洞。
由此可见，上述现有的线路结构在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决线路结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的线路结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的减少应力导致孔洞形成的线路结构，能够改进一般现有的减少应力导致孔洞形成的线路结构，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的线路结构存在的缺陷，提供一种测试结构，用于测量介层窗电阻，以防止或阻止孔洞储藏处的空缺迁移至介层窗的附近地区而形成孔洞，从而更加适于实用。
本发明的另一目的在于，提供一种方法与测试结构，用于测量介层窗电阻，在可靠度应力测试期间不会低估介层窗的寿命，从而更加适于实用。
本发明的再一目的在于，提供一种内连线结构，能够使应力导致孔洞形成现象达到最小，藉以改善元件的可靠度与产量，此元件具有连接介层窗的一导电层，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种介层窗测试结构，形成于一半导体基材上，于其包括：(a)一第一金属层，包括一第一金属线与一第二金属线，二者各包括一第一部分、一中间部分与一第三部分，其中该第一与该第三部分具有一长度、一宽度及一厚度，该中间部分具有复数个”n”重叠子部分，各重叠子部分具有一宽度、一长度、一厚度与两端，其中该第一重叠子部分的一端连接该第一部分，该第n重叠子部分的一端连接该第三部分，以及其中一重叠子部分的一端与相邻的一重叠子部分的一端形成具一角度θ的一弯曲部，而该中间部分包括至少一弯曲部分；(b)一第二金属层，包括一第一金属线与第二金属线，其各包括一第一部分、一中间部分与一第三部分，其中该第一与该第三部分具有一长度、一宽度及一厚度，该中间部分具有复数个”n”重叠子部分，各重叠子部分具有一宽度、一长度、一厚度与两端，其中该第一重叠子部分的一端连接该第一部分，该第n重叠子部分的一端连接该第三部分，以及其中一重叠子部分的一端与一相邻重叠子部分的一端形成具一角度θ的一弯曲部，而该中间部分包括至少一弯曲部分；(c)一介层窗，形成于该第一金属层的该第一部分与该第二金属层的该第一部分之间；(d)位于该第一金属层中的一第一与一第二焊垫，分别连接该第一金属层中的该第一与该第二金属线的该些第三部分；以及(e)位于该第二金属层中的一第一与一第二焊垫，分别连接该第二金属层中的该第一与该第二金属线的该些第三部分。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的介层窗测试结构，其中所述的第一金属层的该第一金属线中的该第一部分、该第一重叠子部分、该第n重叠子部分与该第三部分都是沿着一第一轴线而形成。
前述的介层窗测试结构，其中所述的第一金属层的该第二金属线中的该第一部分、该第一重叠子部分、该第n重叠子部分与该第三部分都是沿着垂直该第一轴线的一第二轴线而形成。
前述的介层窗测试结构，其中所述的第二金属层的该第一金属线中的该第一部分、该第一重叠子部分、该第n重叠子部分与该第三部分都是沿着平行该第一轴线的一第三轴线而形成。
前述的介层窗测试结构，其中所述的第二金属层的该第二金属线中的该第一部分、该第一重叠子部分、该第n重叠子部分与该第三部分都是沿着垂直该第三轴线的一第四轴线而形成。
前述的介层窗测试结构，其中所述的第一金属层中该第一与第二金属线的该些第一部分是同一部分，且其连接至该介层窗的底部。
前述的介层窗测试结构，其中所述的第二金属层中该第一与第二金属线的该些第一部分是同一部分，且其连接至该介层窗的顶部。
前述的介层窗测试结构，其中所述的弯曲部分包括未沿着该些第一、第二、第三或第四轴线而排成直线的复数个重叠子部分。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，该测试结构包括一第一金属层与一第二金属层，该第一金属层连接一介层窗的底部，而该第二金属层连接该介层窗的顶部，其包括以下步骤：(a)提供一电流至形成于一基材上一第一金属层中的一第一焊垫，该第一焊垫经由一第一金属线连接该介层窗的底部，该第一金属线包括两端与一重叠部分，而该重叠部分具有一蜿蜒样式；(b)测量该第一金属层中一第二焊垫的电压，该第二焊垫经由一第二金属线连接该介层窗的底部，该第二金属线包括两端与一重叠部分，而该重叠部分具有一蜿蜒样式；连接(c)测量一第二金属层中一第一焊垫的电压，该第二金属层形成于该基材上的该第一金属层之上，该第一焊垫经由一第一金属线连接该介层窗的顶部，该第一金属线包括一重叠部分，而该重叠部分具有两端及一蜿蜒样式；以及(d)将该第二金属层中的一第二焊垫连接至一预定电压电位，该第二金属层中的该第二焊垫经由一第二金属线连接该介层窗的顶部，而该第二金属线具有两端及一重叠部分，该重叠部分具有一蜿蜒样式。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其中所述的预定电压电位是接地电位。
前述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其中所述的蜿蜒样式包括复数个”n”重叠子部分，各重叠子部分具有一宽度、一长度、一厚度与两端，其中该第一重叠子部分的一端连接依附于该介层窗的一金属线的一端，该第n重叠子部分的一端连接依附于一焊垫的该金属线的另一端，以及其中一重叠子部分的一端与一相邻重叠子部分的一端形成具一角度θ的一弯曲部，该蜿蜒样式包括至少一弯曲部分。
前述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其中所述的一重叠子部分的宽度小于该些第一金属线或第二金属线的一端的宽度。
前述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其中所述的角度θ是介于大约45°与135°之间。
前述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其中所述的可靠度应力测试更包括加热该基材一预定时间(t)，接着经反复步骤(a)至(d)重新测量该介层窗电阻，其中该供应电流值是IT，该第一金属层中该第二焊垫的该电压值为V1T，该第二金属层中该第一焊垫的该电压值为V2T，而该介层窗电阻是藉由(V1T-V2T)/IT而测得。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种可降低应力导致孔洞形成的内连线结构，其包括：(a)一第一导电层，具有一第一宽度、一第一长度、一第一厚度及侧边；以及(b)一突出部，位于该第一导电层的一侧上，该突出部具有一第二宽度、一第二长度、一第一厚度及沿着一第一轴线形成的两端，其中该突出部具有至少一弯曲部分，该弯曲部分包括复数个重叠部分，各重叠部分具有未对准该第一轴线的两端，以及其中该弯曲部分包括至少一延伸部，该延伸部形成于一重叠部分的该端中。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的可降低应力导致孔洞形成的内连线结构，其更包括：一介层窗，该介层窗的一第一端连接该突出部，而该介层窗的一第二端连接一第二导电层。
前述的可降低应力导致孔洞形成的内连线结构，其中所述的第一导电层、该第二导电层、该介层窗及该突出部的材质包括一金属。
前述的可降低应力导致孔洞形成的内连线结构，其中所述的位于该第一导电层的该侧上的该突出部的该端是一第一重叠部分，而该突出部的该第二端是复数个“n”重叠部分中的该第n重叠部分，各重叠部分具有一长度、一第二宽度及一第一厚度。
前述的可降低应力导致孔洞形成的内连线结构，其中所述的一重叠部分与一相邻重叠部分重叠以形成具一角度θ的一弯曲部。
前述的可降低应力导致孔洞形成的内连线结构，其中所述的角度θ是介于大约45°与135°之间。
前述的可降低应力导致孔洞形成的内连线结构，其中所述的延伸部具有大约0.01至1微米的一宽度及大约0.5至50微米的一长度。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：
本发明的一较佳实施例，提供一种测试结构，用于测量介层窗电阻，以防止或阻止孔洞储藏处的空缺迁移至介层窗的附近地区而形成孔洞。
本发明的另一较佳实施例，提供一种方法与测试结构，用于测量介层窗电阻，在可靠度应力测试期间不会低估介层窗的寿命。
本发明的另一较佳实施例，提供一种内连线结构，能够使应力导致孔洞形成现象达到最小，藉以改善元件的可靠度与产量，此元件具有连接介层窗的一导电层。
本发明的再一较佳实施例，于导电层的一端形成一突出部。此突出部连接至介层窗，且其具有至少一弯曲部分与延伸部，以延缓空缺扩散至介层窗。
本发明的再一较佳实施例，提供一种方法，用以形成对于应力导致孔洞形成具有改善的抵抗力的内连线。
本发明的实施例，包括一介层窗测试结构，具有两金属层与一介层窗，而介层窗是形成于基材上的一介电层中。使用传统方法制造一第一金属层，包括一第一焊垫，其经由一第一金属线连接至介层窗的底部，以及一第二焊垫，其经由一第二金属线连接至介层窗的底部。第二金属层包括一第一焊垫，经由一第一金属线连接至介层窗的顶部，以及一第二焊垫，经由一第二金属线连接至介层窗的顶部。
第一金属层中的第一焊垫是用于提供一电流至介层窗底部，而第一金属层中的第二焊垫是用于确认介层窗底部的电压。第二金属层中的第一焊垫是接地的，而第二金属层中的第二焊垫是用于确认介层窗顶部的电压。
本发明的优点特征是，第一与第二金属层中的第一与第二金属线具有一线路结构，线路结构包括三个部分，包括一第二或中间部分，其具有蜿蜒或弯曲样式。第一金属层中第一或第二金属线的第一部分包括一金属线的一端，并位于介层窗的中心下面，而第二金属层中第一或第二金属线的第一部分包括一金属线的一端，并位于介层窗的中心上面。第一金属层中第一金属线的第一部分对准沿着第一轴线，而第一金属层中第二金属线的第一部分对准沿着垂直第一轴线的第二轴线。第一或第二金属线的第三部分包括连接一焊垫的金属线的该端。金属线的各部分具有第一宽度、第一长度、第一厚度及两端。
在介层窗测试结构中各金属线的中间部分包括至少一弯曲部分，并具有复数个或”n”个子部分，各子部分具有一长度、第二宽度、第一厚度及两端。对总计(n-1)个弯曲部来说，每一对重叠子部分形成具角度为大约45°至135°的一弯曲部。在一实施例中，中间部分具有5个子部分与一个弯曲部分，弯曲部分包括3个部分。在这个范例中，沿着第一轴线形成的第一子部分连接于第一部分的一端上，而第二子部分的一端重叠第一子部分的另一端。第三子部分的一端重叠第二子部分的另一端，第四子部分的一端重叠第三子部分的另一端，以及第五子部分重叠第四子部分的另一端。第五子部分较佳是沿着第一轴线而形成或形成于平行第一轴线的一轴线上，且其第二端连接第三部分的一端。弯曲部分包括未对准沿着第一轴线的第二、第三与第四子部分。
当然，中间部分可包括四个子部分，其中沿着第一轴线形成的第一子部分的一端连接第一部分的一端，而第二子部分的一端重叠第一子部分的另一端。第三子部分的一端重叠第二子部分的另一端。沿着第一轴线或平行第一的轴线的一轴线形成的第四子部分的一端重叠第三子部分的另一端，而其第二端连接第三部分。第二与第三子部分形成一弯曲部分，且其未对准沿着第一轴线。在另一实施例中，任一第一与第二金属线中的中间部分的复数个子部分及各中间部分具有至少一弯曲部分，此弯曲部分包括复数个子部分。
在本发明的实施例中，内连线结构是经由一镶嵌制程来制造，其中形成第一导电层于一个或数个介电层堆叠结构中，其可包括基材上的蚀刻中止层。包括使用图案化、蚀刻、沉积及平坦化步骤以制造第一导电层，其和堆叠中顶部介电层同平面。第一导电层包括大区域部分与突出部，大区域部分具有第一长度、第一宽度、第一厚度与复数个侧边，突出部具有第二长度、第二宽度、第一厚度、至少一弯曲部分与两端，其中一端连接大区金属部分的一侧，而另一端随后连接一介层窗。一般来说，介层窗与上层第二导电层都是在第二过程包括图案化、蚀刻、沉积极平坦化步骤中形成。
在另一实施例中，内连线结构包括具4个重叠部分的一突出部与包括两个部分的一弯曲部分。第一部分的一端连接第一导电层的大区域部分，而其另一端重叠第二部分的一端以形成第一弯曲部。第一部分是沿着第一轴线而形成。第三部分的一端重叠第二部分的另一端以形成第二弯曲部。第四部分的一端重叠第三部分的另一端以形成第三弯曲部。第四部分较佳是沿着第一轴线而形成或形成于平行第一轴线的一轴线上。第四部分的第二端连接邻近上层第二导电层的介层窗底部。弯曲部分包括第二与第三部分，而各弯曲部的形成角度为大约45°至135°。
在另一实施例中，连接第一导电层的突出部包括复数个”n”重叠部分与至少一弯曲部分，各重叠部分具有第一厚度，而弯曲部分包括3个或4个部分。举例来说，突出部可具有5个部分与包括3个部分的一弯曲部分。这些部分的形成如上所述。第四部分的一端重叠第三部分的另一端，以形成第三弯曲部。第五部分的一端重叠第四部分的另一端，以形成第四弯曲部。第五部分是沿着第一轴线或沿着平行第一轴线的一轴线而形成，且其第二端经上层第二导电层连接介层窗底部。弯曲部分包括第二、第三与第四部分。突出部的总长度等于这些部分的总长，其较佳是大于大约10微米。突出部最好比弯曲部分具有至少两个以上的部分，并且各弯曲部的形成角度为大约45°至135°。
在另一实施例中，突出部更包括至少一延伸部，位于一部分的末端，以延长弯曲部的该端，且其包括与第一导电层的相同材料。较佳是，延伸部具有第二宽度、第一厚度及一长度，而此长度小于其所附着的部分的长度。
在另一实施例中，突出部更包括一延伸部，位于一部分的各端上。举例来说，第三部分可具有一延伸部位于第二弯曲部的该端上，以及具有一延伸部位于第三弯曲部的该端上。可选择的是，延伸部可以是形成在弯曲部中一部分的各端上。举例来说，可以有一延伸部位于第二弯曲部中第二部分的该端上，以及有一延伸部位于第二弯曲部中的第三部分上。换言之，在一实施例中，可以有具“n”部分与(n-1)个弯曲部的最大数量的2(n-1)个延伸部。
借由上述技术方案，本发明减少应力导致孔洞形成的线路结构至少具有下列优点：
本发明的一种测试结构，其可以测量介层窗电阻，防止或阻止孔洞储藏处的空缺迁移至介层窗的附近地区而形成孔洞，从而更加适于实用。
本发明的方法与测试结构，其可以测量介层窗电阻，在可靠度应力测试期间不会低估介层窗的寿命，从而更加适于实用。
本发明的内连线结构，其能够使应力导致孔洞形成现象达到最小，藉以改善元件的可靠度与产量，此元件具有连接介层窗的一导电层，从而更加适于实用。
综上所述，本发明特殊结构的减少应力导致孔洞形成的线路结构。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的线路结构具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
本发明的具体实施方式由以下实施例及其附图详细给出。
附图说明
图1为传统内连线结构的剖面图，其具有一介层窗位于两导电层之间，以及一孔洞缺陷形成于第一导电层中的介层窗下。
图2为传统四通道Kelvin介层窗测试结构的上视图，其包括焊垫与金属线，且都连接介层窗。
图3为本发明一较佳实施例的介层窗测试结构的上视图，其包括焊垫与金属线，且都连接介层窗，且其是用于获得电阻测量结果。
第4-5图为图3的中心部分的放大上视图，其指出金属线的中间部分的弯曲形状经介层窗连接焊垫。
图6为依照本发明一较佳实施例的介层窗测试结构，第一金属层的第一金属线与第二金属层的第一金属线的剖面图。
图7为以一角度垂直图6的剖面图的剖面图，其显示依照第一实施例的第一金属层的第二金属线与第二金属层的第二金属线。
图8A为形成于一大区导电层上的介层窗的上视图，而图8B为形成于一突出部上的介层窗的上视图，此突出部连接至内连线结构中的一大区导电层。
图9为具有介层窗直接形成于一大区导电层上的内连线对具有介层窗形成于连接一大区导电层的突出部上的内连线的电阻率转变的绘示图。
图10为依照本发明一较佳实施例的内连线结构，形成于基材上的第一导电层的剖面图；
图11为依照本发明另一较佳实施例的剖面图，其显示一突出部具有4个重叠部分及一个弯曲部分，而弯曲部分是由第一导电层中的两个部分所构成。
图12为依照本发明再一较佳实施例的剖面图，其显示一突出部具有5个重叠部分及一个弯曲部分，而弯曲部分是由第一导电层中的3个部分所构成。。
图13为依照本发明一较佳实施例，在形成介层窗与上层第二导电层于突出部的最后部分上之后，图12中内连线结构的剖面图。
图14为图11的线路结构的上视图，其具有一延伸部位于第二部分的一端上。
图15为图12的线路结构的上视图，其具有一延伸部位于第三部分的各端上。
1，57：基材                    2，4，19，59，69：介电层
3，7，72：导电层               5，20，29，51，70：介层窗
6：扩散阻障层                  8：孔洞
10：四通道Kelvin测试结构
11，12，15，16，21，22，30，31，50：焊垫
13，14，17，18：金属线           23，26，32，35，64：第三部分
24，27，33，36：中间部
24a-24e，26a-26c，27a-27d，33a-33e，35a-35c，36a-36e：子部分
28：层结构                       34，40，62：第一部分
41：介层窗测试结构               50，60：大区域部分
52，63a，64a，64b：延伸部        53，54：曲线
58，68：蚀刻中止层               61a，61b，61c，61d：弯曲部
63：第二部分                     65：第四部分
66：第五部分                     67：弯曲部分
71：沟渠
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的减少应力导致孔洞形成的线路结构其具体实施方式、结构、特征及其功效，详细说明如后。
本发明是有关于一种线路结构，其具有改良式电阻于应力导致孔洞形成，并且也是一种用以形成相同结构的方法。附加图式是用做说明范例之用，并非用以限制本发明的范围。举例来说，图式内的各个元件并非需是所示的比例。一种介层窗测试结构包括本发明的线路结构，如第一实施例所述。线路结构结合至内连线，如本发明的第二至第五实施例所述。
在第3-7图所示的第一实施例中，形成于半导体基材上的介层窗测试结构是用于测量介层窗电阻，且特别是在可靠度应力测试期间，用于提供更准确的测定介层窗的寿命。本发明也提供一种方法，是使用新型介层窗测试结构于可靠度应力测试期间来测定电阻。
请参照图3，其为本发明一较佳实施例的介层窗测试结构的上视图。介层窗测试结构41是被制造于一半导体基材(图中未示)上，半导体基材通常是硅，但也可以使用其他习知的半导体材料。介层窗测试结构41是被形成于层28中，层28可以是同质层或可以是包括一个或数个蚀刻中止层、一个或数个低k介电层，以及一个或数个覆盖或保护层。为集中注意在介层窗测试结构41内的金属层的设计上，故不描述介电层28内的个别介电层。
使用传统方法以制造第一金属层，其包括第一焊垫21与第二焊垫22。第一金属层通常是由铜组成，但也可以是W、Al/Cu合金、Al、抗金属(refractory metal)或金属化合物、金属硅化物，或类似者。焊垫21经由第一金属线连接介层窗29的底部，第一金属线也是形成于第一金属层中。介层窗29具有一顶部、一底部、一宽度、一长度及侧壁。第一金属线包括三个部分，其为一第一部分(图中未示)位于介层窗29下、一第二部分或中间部分24具有一蜿蜒(弯曲)样式，以及一第三部分23接触焊垫21。焊垫22经由第二金属线连接介层窗29的底部，第二金属线也是形成于第一金属层中。焊垫21，22较佳是沿着第一轴线X1而形成，其穿过焊垫21，22的中间，并且也穿过介层窗29的底部。
第二金属线包括一第一部分(图中未示)位于介层窗29下、一中间部分27具有一蜿蜒样式，以及一第三部分26邻接焊垫22。需注意的是，第一金属线的第一部分与第二金属线的第一部分两者可以是嵌在单一金属特征结构中。各金属线及金属线内的一个部分具有两端、一宽度、一长度及一厚度。第一金属层中第二金属线的第三部分26较佳是具有三个子部分26a，26b，26c，当然也可以是其他种设计。在示范实施例中，子部分26a的一端连接中间部分27的一端，并且是沿着垂直于轴线X1的第二轴线Y1而形成。轴线X1与轴线Y1相交于介层窗29的底部。子部分26b邻接子部分26a，并且是沿着垂直于轴线Y1的一轴线而形成。子部分26c的一端邻接子部分26b，而其另一端贴近焊垫22。子部分26a、26b、26c的长度分别较佳是大约1至10微米、1至10微米及1至10微米。
用于制造第二金属层的传统方法包括介层窗29、第一焊垫30及第二焊垫31。第二金属层通常是铜，但也可以是W、Al/Cu合金、Al、抗金属或金属化合物、金属硅化物，及类似者。第二金属层较佳是但非必须由实质相同材料来形成。焊垫30经由第一金属线连接介层窗29的顶部，并且包括一第一部分34位于介层窗29上、一中间部分33具有一蜿蜒样式，以及一第三部分32接触焊垫30。焊垫31经由第二金属线连接介层窗29的顶部，并且包括一第一部分34位于介层窗29上、一中间部分36具有一蜿蜒样式，以及一第三部分35邻近焊垫31。第一部分34、中间部分33，36及第三部分32，35也都是形成于第二金属层中。焊垫30，31，21，22的宽度通常为大约20至100微米，而其长度为由大约20至100微米。
焊垫30，31较佳是沿着平行于第一轴线X1的第三轴线X2而形成。第三轴线X2穿过焊垫30，31的中间，并且也穿过介层窗29的顶部。第二金属层中第二金属线的第三部分35较佳是具有三个子部分35a，35b，35c。子部分35a的一端连接中间部分36的一端，并且是沿着较佳垂直于轴线X2的第四轴线Y2而形成。轴线Y2与轴线X2相交于介层窗29的顶部。子部分35b邻接子部分35a，并且是沿着垂直于轴线Y2的一轴线而形成。子部分35c的一端邻接子部分35b，而其另一端贴近焊垫31。子部分35a，35b，35c的长度分别较佳是大约1至10微米、1至10微米及1至10微米。
在其他实施例中(未说明)，可由第二金属层的第一与第二金属线忽略中间蜿蜒部分(换言之，可忽略部分33与36)。在其他实施例中，可使用蜿蜒部分33与36，但可忽略第一金属层的中间蜿蜒部分24与27。
请参照图4，本图为图3的部分的放大上视图，其位于形成一盒状物B的虚线内。第一金属层的第一金属线包括第一部分40、中间部分24与第三部分23，并连接介层窗29的底部和焊垫21。第一部分40包括第一金属线的一端，并位于介层窗29的中心下面。第一部分40的另一端连接连接于中间部分24的一端。第三部分23包括第一金属线的另一端(图中未示)，而其第二端连接中间部分24的另一端。第一部分40与第三部分23较佳是具有大约0.5至10微米的宽度w1。第一部分40的长度是沿着第一轴线X1而为w1的距离。第三部分23的长度是大约0.5至10微米。
第一实施例的优点特征为中间部分的结构包括复数个“n”重叠子部分，各个子部分具有两端、一长度及一厚度，其厚度等于金属线中第一与第三部分的厚度。在图4所示的示范实施例中，中间部分具有5个子部分，并形成一弯曲部分。举例来说，中间部分24具有一第一子部分24a，其是沿着第一轴线X1而形成，且其一端邻近第一部分40的一端。第二子部分24b具有两端，其一端重叠第一子部分24a的另一端，以形成具角度θ1的第一弯曲处，较佳是大约45°至135°。第三子部分24c的一端重叠第二子部分24b的另一端，以形成具角度θ2的第二弯曲处，较佳是大约45°至135°。同样地，第四子部分24d与第五子部分24e重叠前面的子部分，以分别形成具角度θ3与θ4的第三与第四弯曲处，且其较佳都是大约45°至135°。第五子部分较佳是沿着轴线X1形成，或沿着平行于轴线X1的一轴线而形成，且其一端重叠第四子部分24d的一端，而其另一端重叠及邻近第三部分23的一端。弯曲部分包括24b，24c，24d。需注意的是，中间部分24比弯曲部分具有两个以上的子部分。
如熟习此项技艺者所知，中间部分也可以有其他种设计。举例来说，可以有4个子部分，其中第一与第四子部是沿着包括第一部分的一轴线而形成，而第二与第三子部分形成一弯曲部分。当然，在弯曲部分可以有复数个子部分，且其形成一弧状。然而，在具有复数个”n”子部分的一实施例中，由于第一子部分，中间部分较佳是比弯曲部分具有至少两个以上子部分，且较佳是第n子部分是沿着如第一部分的相同轴线而形成，且其不被包含在弯曲部分中。
第一金属层中的部分第二金属线是沿着包括第一部分40、中间部分27与第三部分26a的轴线Y1而形成，并连接介层窗29的底部和焊垫22。如先前所述，第一部分40位于介层窗29的中心下面，并且也连接中间部分27的一端。第三部分26a的一端连接中间部分27的另一端。第三部分26a的宽度w1为大约0.5至50微米，而其长度为大约0.5至50微米。
在示范实施例中，中间部分27具有5个子部分，包括第一子部分27a是沿着第二轴线Y1而形成，且其一端邻近第一部分40的一端。第二子部分27b具有两端，其一端重叠第一子部分27a的另一端，以形成具角度θ1的第一弯曲处，而θ1是从大约45°至135°。第三子部分27c的一端重叠第二子部分27b的另一端，以形成具角度θ2的第二弯曲处，θ2是从大约45°至135°。同样地，第四子部分27d与第五子部分27e重叠前面的子部分，以分别形成具角度θ3与θ4的第三与第四弯曲处，且θ3与θ4都是从大约45°至135°。第五子部分较佳是沿着轴线Y1形成，或沿着平行于轴线Y1的一轴线而形成，且其一端重叠子部分27d的一端，而其另一端邻近第三部分26a。可选择的是，如先前所述的中间部分24，中间部分27可以有其他种设计。
在第二金属层中，第一金属线包括第一部分34、中间部分33与第三部分32，并连接介层窗29的顶部和焊垫30。第一部分34包括第一金属线的一端，并位于介层窗29的中心下面。第一部分34的一第二端连接中间部分33的一端。第三部分32包括第一金属线的另一端(图中未示)，而其第二端连接中间部分33的另一端。第一部分34具有一宽度w1与沿着第三轴线X2而为w1的长度。第三部分的宽度w1与长度是大约0.5至50微米。
中间部分33，36包括复数个”n”子部分，各个子部分具有两端、一长度及一厚度，其厚度等于第二金属层中第一与第三部分的厚度。在示范实施例中，中间部分33具有5个子部分，包括一第一子部分33a，其是沿着第三轴线X2而形成，且其一端邻近第一部分34的一端。第二子部分33b的一端重叠第一子部分33a的另一端，以形成具角度θ1的第一弯曲处，θ1是从大约45°至135°。第三子部分33c的一端重叠第二子部分33b的另一端，以形成具角度θ2的第二弯曲处。第四子部分33d与第五子部分33e重叠前面的子部分，以分别形成具角度θ3与θ4的第三与第四弯曲处。θ2-θ4都是从大约45°至135°。第五子部分较佳是沿着轴线X2形成，或沿着平行于轴线X2的一轴线而形成，且其一端重叠子部分33d的一端，而其另一端邻近第三部分32。可选择的是如先前所述的中间部分24，中间部分33可以有其他种设计。
第二金属层中的部分第二金属线是沿着包括第一部分33、中间部分36与第三部分35a的轴线Y2而形成，并连接介层窗29的顶部和焊垫31。如先前所述，第一部分34位于介层窗29的中心下面，并连接中间部分36的一端。第三部分35a的一端连接中间部分36的另一端。第三部分35a具有一宽度w1及大约0.5至50微米的一长度。
在示范实施例中，中间部分36具有5个子部分，包括第一子部分36a是沿着第四轴线Y2而形成，且其一端邻近第一部分34的一端。第二子部分36b具有两端，其一端重叠第一子部分36a的另一端，以形成具角度θ1的第一弯曲处。第三子部分36c的一端重叠第二子部分36b的另一端，以形成具角度θ2的第二弯曲处。同样地，第四子部分36d与第五子部分36e重叠前面的子部分，以分别形成具角度θ3与θ4的第三与第四弯曲处。角度θ1-θ4都是大约45°至135°。第五子部分较佳是沿着轴线Y2形成，或沿着平行于轴线Y2的一轴线而形成，且其一端重叠子部分27d的一端，而其另一端邻近第三部分26a。如先前所述，中间部分36可以有其他种设计，其包含复数个重叠子部分及至少一个弯曲部分。
可以知道的是，当中间部分包括复数个”n”重叠子部分时，则形成有(n-1)个弯曲处，且第一子部分的一端连接第一部分，而第n子部分的一端连接第三部分。中间部分的总长度定义为n子部分的长度的总和。
请参照图5，图4的测试结构指出各子部分的目前较佳的宽度与长度。需注意的是，各个中间部分24，27，33，36的第一子部分具有一长度d1，而第二子部分具有一长度d2。第三、第四与第五子部分分别具有一长度d3，d4，d5。此外，所有子部分的宽度w2小于w1，较佳是在0.5至50微米的范围中。在一实施例中，长度d1-d5都是相等的。当然，长度d1-d5的一个或数个可具有不同的大小。
请参照图6，其为介层窗测试结构的剖面图，是由沿着图4的轴线X1与X2横切而得。显示出第一金属层中的部分第一金属线，其包括第一部分40、第三部分23与中间部分24的两个子部分24a，24e。其他三个子部分24b-24d都位于图式平面的前面，如连接子部分24a，24e的虚线所示。也显示出第二金属层中的部分第一金属线，其包括第一部分34、第三部分32与中间部分33的两个子部分33a，33e。其他三个子部分33b-33d都位于图式平面的后面，如连接子部分33a，33e的虚线所示。第一金属层中第一金属线的厚度t1介于大约0.2至1微米之间，而第二金属层中第一金属线的厚度t2是从大约0.2至1微米，但t1与t2不一定必须是相同厚度。第一部分34较佳是位于介层窗29的中心上面，第一部分40较佳是位于介层窗29的中心下面，且较佳是具有大约0.4至1微米的一高度h及大约0.1至1微米的一宽度d6。
请参照图7，其为介层窗测试结构的剖面图，是由沿着图4的轴线Y1与Y2横切而得。显示出第一金属层中的部分第二金属线，其包括第一部分40、第三部分26a与中间部分27的两个子部分27a，27e。其他三个子部分27b-27d都位于图式平面的后面。也显示出第二金属层中的部分第二金属线，其包括第一部分34、第三部分35a与中间部分36的两个子部分36a，36e。其他三个子部分36b-36d都位于图式平面的前面。第一金属层中的第二金属线具有一厚度t1，而第二金属层中的第二金属线具有一厚度t2。
本发明也提供一种使用介层窗测试结构41用于可靠度测试中的方法。可靠度测试的执行，是在实际施压于介层窗29之前，获得一第一介层窗电阻测量结果。举例来说，提供大约1毫安培(mA)的电流IO于焊垫21，测量焊垫22的电压V10以及测量焊垫31的电压V20。焊垫30接地至0伏特。介层窗29的起始电阻R0定义为R0＝(V10-V20)/IO。接着以大约175℃的高温加热测试结构41一段时间，可能包含数百个小时，而且持续提供电流。此高温施压于介层窗29，以趋近于在接近室温的低温时的介层窗的寿命。当介层窗29的电阻R＝(V11-V2t)/It增加的一预定百分比超过起始电阻值R0时，则可能会发生元件错误。
本发明较佳实施例的优点特征为测试结构，特别是在第一或第二金属线中的具蜿蜒样式的中间部分，用以防止或阻止焊垫21，22，30，31中的空缺迁移至介层窗29。可料想的是，相较于习知的测试结构，可降低焊垫中的孔洞迁移透过金属线至介层窗的扩散系数，这是因为金属线的中间部分中的一个或数个弯曲部分的关系。因此，由于在第一实施例的测试结构中阻挡或延缓孔洞由一大型金属储藏处例如焊垫扩散，以免孔洞是过早形成于其他介层窗结构中。
在第二至第五实施例中，本发明的线路结构是结合至一内连线结构中。此线路结构并未特别限制在任何半导体元件中，并且可用在任何技术中，其中重点在于电致迁移是发生在包括第一导电层经由介层窗连接第二导电层的内连线结构中。虽然图式中指出一种内连线结构，其中一细长导电线(突出)经第一导电层连接上层的第二导电层的介层窗，其他种设计也是可行的。例如，第二导电层可以是一金属线，其连接至一个或数个第一导电层中的一个以上的介层窗。此外，当由上往下观察时，第二导电层的区域可以是大于第一导电层的区域。
在图11-12所示的第二实施例中，线路结构是形成于一基材上，且包括第一导电层，而第一导电层具有一大区域部分和一突出物，此大区域部分具有第一厚度、第一宽度、第一长度与复数个侧边，而此突出物具有第一厚度、第二宽度与第二长度，第二长度具有两端及至少一弯曲部分。突出物的一端连接大区域部分的一侧，而另一端连接邻近上层第二导电层的介层窗底部。
请参照图11，其为在本发明的内连线结构中形成第一导电层之方法。使用化学气相沉积(CVD)方法、电浆增进型CVD(PECVD)方法或类似方法，依序沉积一蚀刻中止层58与一介电层59于基材57上。基材57通常包括硅，并且可包括主动与被动元件(图中未示)。蚀刻中止层58一般是氮化硅、氮氧化硅或碳化硅其中之一。介电层可以是SiO2或一低k介电材料例如含氟SiO2、含碳SiO2、硅酸盐类、聚芳醚、苯环丁烯或聚亚酰胺。此外，如熟习此项技艺者所知，可使用包括至少一蚀刻中止层与至少一介电层的一介电层堆叠结构来取代蚀刻中止层58与介电层59。
镶嵌制程步骤的执行，包括进行一光阻图案化过程与一个或数个蚀刻步骤，以形成一开口于介电层堆叠结构中，进行一沉积过程，以第一导电层填充开口，以及进行一平坦化过程，使第一导电层和介电层堆叠结构的顶部同平面。此镶嵌制程步骤如熟习此技艺者所知，此处不在赘述。第一导电层包括一大区域部分60与一突出部，突出部包括第一部分62，第一部分62位于大区域部分60的一侧上，且和介电层59同平面。优点特征在于突出部更包括复数个部分与至少一弯曲部分，于此并图中未示出。突出部的一端连接大区域部分，而另一端经介层窗(图中未示)连接上层第二导电层。可选择的是，可在沉积第一导电层之前，形成扩散阻障层(图中未示)于开口的侧壁上。第一导电层具有大约0.2至1埃的第一厚度。虽然第一导电层较佳是铜，但可以使用其他种材料如Al/Cu，W或Al以形成第一导电层。
请再参照图8A与8B，可看见的是，假如介层窗与第二导电层(图中未示)都连接至突出部52，突出部接近相对于大区域部分50的末端，执行如上所述第一实施例中的一应力测试，当突出部的长度增加时如图9所示，此时会有一较大的阻力在邻近介层窗处形成孔洞。在图9中，由电阻变动可看出如图8B所示具突出部的测试样式的测试结果，其几乎独自位在其他测试样本之外，如曲线53。图8A所示不具突出部的测试样式的测试结果则具有一些的电阻变动(意指电阻增加)，剩下一尾部曲线如曲线54所示。此外，也可看到的是，具不同突出部长度的相同测试样式将会造成不同的电阻于孔洞形成。举例来说，测试图8B中具有相同大小的焊垫50及不同长度的突出部52的两测试样式。在应力测试期间，可测量出具有较长突出部的测试样式，其造成电阻增加的可能性较低，而具有较短突出部长度的另一测试样式，其造成电阻增加的可能性较高。电阻增加的高可能性表示大量的空缺已累积在介层窗附近，导致在应力测试时造成高电阻率。
请参照图11，其为由上往下观看内连线的第一导电层的第二实施例的线路结构，其中突出部连接具介层窗的一大区域部分，且突出部具有4个重叠部分及一个弯曲部分，而弯曲部分包括两个部分。第一导电层包括大区域部分60与一突出部，大区域部分60具有第一宽度w3、第一长度w4与第一厚度，而突出部具有4个重叠部分，各重叠部分具有一宽度w2、一长度、两端及第一厚度。通常，w3是由大约50至100微米，w4是由大约50至100微米，w2是介于大约50至100微米之间，以及第一厚度是由0.4至1.0微米。
第一部分62具有一长度L1，且是沿着轴线C-C′而形成，其较佳是实质垂直于大区域部分60的一侧，且其一端邻近大区域部分。具长度L2的第二部分63的一端重叠第一部分62的另一端，以形成角度θ1为大约45°至135°的一弯曲处61a。具长度L3的第三部分64的一端重叠第二部分63的另一端，以形成具角度θ2为大约45°至135°的一弯曲处61b。第四部分65的一端重叠第三部分64的另一端，以形成具角度θ3为大约45°至135°的一弯曲处61c。第四部分65具有一长度L4，其较佳是沿着轴线C-C′或沿着平行于C-C′的一轴线而形成。在接近第四部分65的第二端的一位置中显示出，配置有一介层窗70与一上层第二金属层(图中未示)。于是，突出部的长度为L1+L2+L3+L4的总和，其大于以直线型式连接大区域部分60与介层窗70的原始长度。弯曲部分67定义为包括部分63，64的突出部的部分。
请参照图12，其为第三实施例，其中显示突出部经介层窗连接大区域部分于第一导电层，突出部包括5个部分及一个弯曲部分，而弯曲部分包括3个部分。第一导电层包括大区域部分60与一突出部，大区域部分60具有第一宽度w3、第一长度w4与第一厚度，而突出部具有5个重叠部分，各重叠部分具有一宽度w2、一长度、两端及第一厚度。第一部分62、第二部分63与第三部分64是如上所述的实质形成。具长度L4的第四部分65的一端重叠未和第二部分63重叠的第三部分64的该端，以形成具角度θ3为大约45°至135°的一弯曲处61c。第五部分66的一端重叠第四部分65的另一端，以形成具角度θ4为大约45°至135°的一弯曲处61d。第五部分66具有一长度L5，其较佳是沿着轴线C-C′或沿着平行于C-C′的一轴线而形成。在接近第五部分66的第二端的一位置中显示出，配置有一介层窗70与一上层第二金属层(图中未示)。于是，突出部的长度为L1+L2+L3+L4+L5的总和，其大于以直线型式连接大区域部分60与介层窗70的原始长度。弯曲部分68定义为包括部分63，64，65的突出部的部分。需注意的是，突出部比弯曲部多具有两个以上的部分。
除了延伸突出部52的长度以外，增加一弯曲部分用以额外阻止空缺由大区域部分60扩散至介层窗70。因此，在具单一部分之内连线的应力测试期间所显示出的电阻率增加和附加复数个重叠部分与至少一弯曲部分可被减至最小。因此，在最终元件中可达到一高电阻率。需注意的是，图13的剖面图是沿着图12所示线路结构的C-C′而获得。虽然显示出的大区域部分60是呈直角及具有4个侧边，然如同熟习此技艺者所知，其他形状及大小都在本发明的范围内。
如同熟习此技艺者所知可以有其他实施例，其中本发明的突出部可包括复数个”n”部分、「n-1」个弯曲部，以及复数个弯曲部分。此外，各弯曲部分可包括复数个部分。举例来说，第一部分与第n部分可延着第一轴线形成，而弧状中的复数个部分连接第一与第n部分。较佳是，第一部分是延着垂直于大区域部分的侧边的一轴线而形成，该大区域部分的侧边依附有第一部分，而第n部分是延着如第一部分的相同轴线或延着平行于第一部分的轴线的一轴线而形成。
进行用以形成具有复数个部分与至少一弯曲部分的一线路结构的方法，接着在双镶嵌制程中，形成包括一介层窗与一上层第二导电层的第二导电层于第一导电层上。请参照图13，其为一示范实施例，依序沉积蚀刻中止层68与介电层69于介电层59、大区域部分60与包括第一部分62与第5部分66的突出部上。在此图式中，并未描述第2、第3与第4部分63-65，但其也都被蚀刻中止层68覆盖。可以知道的是，突出部可选择性的包括具「n-1」个弯曲部的复数个”n”部分及至少一复数个弯曲部分，如上所述。蚀刻中止层68与介电层69一般是经CVD或电浆增进型CVD方法来进行沉积，并且分别可以有如蚀刻中止层58与介电层59的相同组成。此外，如熟习此技艺者所知，蚀刻中止层68与介电层69可以一介电层堆叠结构来替代，上述介电层堆叠结构包括至少一蚀刻中止层与至少一介电层。
使用第一光阻图案化与蚀刻步骤(图中未示)，以形成介层窗70于介电层69中。接着，使用第二光阻图案化与蚀刻步骤(图中未示)，以形成沟渠71，沟渠71对准位于介层窗70上，使介层窗70透过蚀刻中止层68延伸出，以暴露突出部中最后部分的一部份。本发明的方法的一优点特征为，介层窗70连接包括最高数或第n部分的突出部的最后部分。较特别的是，介层窗70是形成于未重叠第(n-1)部分的第n部分的末端的附近。介层窗70具有一顶部、一底部、以及较佳是大约0.2-1微米的一高度，以及较佳是小于第n部分的宽度W2的一宽度。较佳是，由介层窗底部至最后部分66的末端可以有一距离D，例如，其小于大约1微米，藉以在覆盖介层窗70于突出部的第n部分上时可容许有一些未对准情况。
在一实施例中，使用CVD、PECVD或原子层沉积(ALD)技术，形成一均匀扩散阻障层(图中未示)于介层窗70与沟渠71的侧壁与底部上。举例来说，第二导电层72较佳是铜，并经由电镀、少量电子电镀或物理气相沉积(PVD)方法沉积，以填充介层窗70与沟渠71。沟渠71内的第二导电层的厚度一般是大约0.2至1微米。选择性的是，第二导电层72可实质包括Cu，Al，W，Ti或其他导体。
重要的是沟渠71内的第二导电层的宽度比介层窗70的宽度还要宽，而且介层窗的顶部被第二导电层完全覆盖。一般来说，使用化学机械研磨过程的一平坦化方法，以降低第二导电层72的水平面，使其变成和介电层69同平面。
由上往下看第二导电层的区域可大于或小于第一导电层的大区域部分的区域。除了可改善图13中最后内连线的可靠度屋以外，也可达到高产品产量，并经由使用本发发明的线路结构，而可降低制造内连线的整体成本。
同时也揭露出的是，附加延伸部于突出部的弯曲部分的一部分的一端上是有效的，可额外减缓第一导电层的空缺由大区域部分透过突出部而扩散至接近突出部的该端的介层窗。在图14所示的实施例中，延伸部被附加在线路结构中突出部的一部分的该端上。
请参照图14，修改图11所示的线路结构以包含延伸部63a，延伸部63a是由第二部分的末端并向着弯曲部61b的那一边延伸，弯曲部61b是由第二部分63与第三部分64的重叠部分而形成。此延伸部具有一宽度W2、一长度L6为大约0.1至1微米，以及一第一厚度，并且是由如第一导电层中的相同导电材料而形成。
当然，可形成具有一宽度W2与可以或不可以等于L6的一长度的延伸部(图中未示)于邻近弯曲部61b的延伸部63a的第三部分64的末端上。而另一个选择是包括一延伸部位于弯曲部61b的第三部分64的末端，并且忽略延伸部63a。
相较于习知的线路结构，一种具突出部的线路结构具有改良式电阻的孔洞形成于第n部分末端的介层窗70底部附近，突出部具有复数个“n”部分及至少一延伸部位于弯曲部分。可以相信的是，在延伸部内可暂时性阻止来自大区域部分60中的一些空缺朝着介层窗70迁移，以延缓其透过突出部至介层窗底部70的迁移动作。同样地，也可形成一延伸部于一非弯曲子部分上，例如从子部分62或65横向延伸。可附加一个或数个延伸部至突出部的复数个”n”部分，突出部具有至少一弯曲部，如图15所示，其中修改图12所示的突出部以包括两个延伸部于弯曲部68上。延伸部64a是形成于向着弯曲部61b的第三部分64的一端上，并且延着用以分开第三部分64的两端的相同轴线而排成直线。延伸部64a具有一宽度W2与一长度L7，而长度L7为大约0.01至1微米。第二延伸部64b是形成于向着弯曲部61c的第三部分64的另一端上，弯曲部61c是延着用以分开第三部分的两端的相同轴线。延伸部64b具有一宽度W2与一长度L8，而长度L7为大约0.01至1微米。需注意的是，L7不需要等于L8。而且，长度L7较佳是明显小于第一部分62的长度L1，藉以在内连线制造过程期间，使金属桥不会形成于延伸部64a与大区域部分60之间。
如熟习此项技艺者所知，在本发明的线路结构中，可添加2(n-1)个延伸部至突出部。例如，可形成一延伸部于弯曲部中的两部分的末端的任一端上。在一实施例中，若突出部具有”n”部分及「n-1」弯曲部，则可能的延伸部的最大数量是2(n-1)。可选择的是，任一「n-1」弯曲部可具有0或1个延伸部。一个优点特征为，这些部分的至少一部分具有一延伸部，延伸部位于弯曲部中，以延缓空缺透过突出部而扩散。
图14与图15所示的实施例提供先前所述实施例的好处外的一个额外好处，其中对突出部的一特定长度而言，其为所有部分长度(L1，...Ln)的总和，对孔洞形成的阻力会经由在一部分的末端上加入至少一延伸部而增加。因此，经由结合至少一延伸部，可进一步改善最终元件的可靠度。换言之，结合突出部、至少一弯曲部分及至少一延伸部于一部分的末端上，将可使在大区域金属部分与第二导电层间的介层窗附近的孔洞形成的阻力达到最大值。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (21)

1、一种介层窗测试结构，形成于一半导体基材上，其特征在于其包括：
(a)一第一金属层，包括一第一金属线与一第二金属线，二者各包括一第一部分、一中间部分与一第三部分，其中该第一与该第三部分具有一长度、一宽度及一厚度，该中间部分具有复数个“n”重叠子部分，各重叠子部分具有一宽度、一长度、一厚度与两端，其中该第一重叠子部分的一端连接该第一部分，该第n重叠子部分的一端连接该第三部分，以及其中一重叠子部分的一端与相邻的一重叠子部分的一端形成具一角度θ的一弯曲部，而该中间部分包括至少一弯曲部分；
(b)一第二金属层，包括一第一金属线与第二金属线，其各包括一第一部分、一中间部分与一第三部分，其中该第一与该第三部分具有一长度、一宽度及一厚度，该中间部分具有复数个“n”重叠子部分，各重叠子部分具有一宽度、一长度、一厚度与两端，其中该第一重叠子部分的一端连接该第一部分，该第n重叠子部分的一端连接该第三部分，以及其中一重叠子部分的一端与一相邻重叠子部分的一端形成具一角度θ的一弯曲部，而该中间部分包括至少一弯曲部分；
(c)一介层窗，形成于该第一金属层的该第一部分与该第二金属层的该第一部分之间；
(d)位于该第一金属层中的一第一与一第二焊垫，分别连接该第一金属层中的该第一与该第二金属线的该些第三部分；以及
(e)位于该第二金属层中的一第一与一第二焊垫，分别连接该第二金属层中的该第一与该第二金属线的该些第三部分。
2、根据权利要求1所述的介层窗测试结构，其特征在于其中所述的第一金属层的该第一金属线中的该第一部分、该第一重叠子部分、该第n重叠子部分与该第三部分都是沿着一第一轴线而形成。
3、根据权利要求2所述的介层窗测试结构，其特征在于其中所述的第一金属层的该第二金属线中的该第一部分、该第一重叠子部分、该第n重叠子部分与该第三部分都是沿着垂直该第一轴线的一第二轴线而形成。
4、根据权利要求2所述的介层窗测试结构，其特征在于其中所述的第二金属层的该第一金属线中的该第一部分、该第一重叠子部分、该第n重叠子部分与该第三部分都是沿着平行该第一轴线的一第三轴线而形成。
5、根据权利要求4所述的介层窗测试结构，其特征在于其中所述的第二金属层的该第二金属线中的该第一部分、该第一重叠子部分、该第n重叠子部分与该第三部分都是沿着垂直该第三轴线的一第四轴线而形成。
6、根据权利要求1所述的介层窗测试结构，其特征在于其中所述的第一金属层中该第一与第二金属线的该些第一部分是同一部分，且其连接至该介层窗的底部。
7、根据权利要求1所述的介层窗测试结构，其特征在于其中所述的第二金属层中该第一与第二金属线的该些第一部分是同一部分，且其连接至该介层窗的顶部。
8、根据权利要求1所述的介层窗测试结构，其特征在于其中所述的弯曲部分包括未沿着该些第一、第二、第三或第四轴线而排成直线的复数个重叠子部分。
9、一种在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，该测试结构包括一第一金属层与一第二金属层，该第一金属层连接一介层窗的底部，而该第二金属层连接该介层窗的顶部，其特征在于其包括以下步骤：
(a)提供一电流至形成于一基材上一第一金属层中的一第一焊垫，该第一焊垫经由一第一金属线连接该介层窗的底部，该第一金属线包括两端与一重叠部分，而该重叠部分具有一蜿蜒样式；
(b)测量该第一金属层中一第二焊垫的电压，该第二焊垫经由一第二金属线连接该介层窗的底部，该第二金属线包括两端与一重叠部分，而该重叠部分具有一蜿蜒样式；连接
(c)测量一第二金属层中一第一焊垫的电压，该第二金属层形成于该基材上的该第一金属层之上，该第一焊垫经由一第一金属线连接该介层窗的顶部，该第一金属线包括一重叠部分，而该重叠部分具有两端及一蜿蜒样式；以及
(d)将该第二金属层中的一第二焊垫连接至一预定电压电位，该第二金属层中的该第二焊垫经由一第二金属线连接该介层窗的顶部，而该第二金属线具有两端及一重叠部分，该重叠部分具有一蜿蜒样式。
10、根据权利要求9所述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其特征在于其中所述的预定电压电位是接地电位。
11根据权利要求9所述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其特征在于其中所述的蜿蜒样式包括复数个“n”重叠子部分，各重叠子部分具有一宽度、一长度、一厚度与两端，其中该第一重叠子部分的一端连接依附于该介层窗的一金属线的一端，该第n重叠子部分的一端连接依附于一焊垫的该金属线的另一端，以及其中一重叠子部分的一端与一相邻重叠子部分的一端形成具一角度θ的一弯曲部，该蜿蜒样式包括至少一弯曲部分。
12根据权利要求11所述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其特征在于其中所述的一重叠子部分的宽度小于该些第一金属线或第二金属线的一端的宽度。
13、根据权利要求9所述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其特征在于其中所述的角度θ是介于大约45°与135°之间。
14、根据权利要求9所述的在可靠度应力测试期间于一测试结构中确认介层窗电阻的方法，其特征在于其中所述的可靠度应力测试更包括加热该基材一预定时间(t)，接着经反复步骤(a)至(d)重新测量该介层窗电阻，其中该供应电流值是IT，该第一金属层中该第二焊垫的该电压值为V1T，该第二金属层中该第一焊垫的该电压值为V2T，而该介层窗电阻是藉由(V1T-V2T)/IT而测得。
15、一种可降低应力导致孔洞形成的内连线结构，其特征在于其包括：
(a)一第一导电层，具有一第一宽度、一第一长度、一第一厚度及侧边；以及
(b)一突出部，位于该第一导电层的一侧上，该突出部具有一第二宽度、一第二长度、一第一厚度及沿着一第一轴线形成的两端，其中该突出部具有至少一弯曲部分，该弯曲部分包括复数个重叠部分，各重叠部分具有未对准该第一轴线的两端，以及其中该弯曲部分包括至少一延伸部，该延伸部形成于一重叠部分的该端中。
16、根据权利要求15所述的可降低应力导致孔洞形成的内连线结构，其特征在于其更包括：
一介层窗，该介层窗的一第一端连接该突出部，而该介层窗的一第二端连接一第二导电层。
17、根据权利要求16所述的可降低应力导致孔洞形成的内连线结构，其特征在于其中所述的第一导电层、该第二导电层、该介层窗及该突出部的材质包括一金属。
18、根据权利要求15所述的可降低应力导致孔洞形成的内连线结构，其特征在于其中所述的位于该第一导电层的该侧上的该突出部的该端是一第一重叠部分，而该突出部的该第二端是复数个”n”重叠部分中的该第n重叠部分，各重叠部分具有一长度、一第二宽度及一第一厚度。
19、根据权利要求18所述的可降低应力导致孔洞形成的内连线结构，其特征在于其中所述的一重叠部分与一相邻重叠部分重叠以形成具一角度θ的一弯曲部。
20、根据权利要求19所述的可降低应力导致孔洞形成的内连线结构，其特征在于其中所述的角度θ是介于大约45°与135°之间。
21、根据权利要求15所述的可降低应力导致孔洞形成的内连线结构，其特征在于其中所述的延伸部具有大约0.01至1微米的一宽度及大约0.5至50微米的一长度。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990286A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 器件制造及其封装方法
CN107731777A (zh) * 2016-08-10 2018-02-23 精工半导体有限公司 半导体装置
CN113314491A (zh) * 2020-02-27 2021-08-27 力成科技股份有限公司 扇出型封装的重布线层结构及其制法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157925B2 (en) * 2004-04-09 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Test structure for speeding a stress-induced voiding test and method of using same
KR100652317B1 (ko) * 2005-08-11 2006-11-29 동부일렉트로닉스 주식회사 반도체 소자의 금속 패드 제조 방법
DE102006049791A1 (de) * 2006-10-21 2008-04-30 X-Fab Semiconductor Foundries Ag Teststruktur für hochbeschleunigte Elektromigrationstests für dicke Metallisierungssysteme von Festkörperschaltkreisen
EP2213148A4 (en) * 2007-10-10 2011-09-07 Tessera Inc ROBUST MULTILAYER WIRING ELEMENTS AND ASSEMBLIES INCLUDING MICROELECTRONIC ELEMENTS INCLUDED
WO2009072052A1 (en) * 2007-12-06 2009-06-11 Nxp B.V. Semiconductor device and wafer with a test structure and method for assessing adhesion of under-bump metallization
US8232809B2 (en) * 2009-11-18 2012-07-31 International Business Machines Corporation Determining critical current density for interconnect
FR2973156B1 (fr) * 2011-03-24 2014-01-03 St Microelectronics Crolles 2 Procede de decomposition de lignes d'un circuit electronique
US8822993B2 (en) 2012-07-17 2014-09-02 International Business Machines Corporation Integrated circuit including sensor structure, related method and design structure
US9235674B2 (en) * 2013-03-05 2016-01-12 Oracle International Corporation Mitigating electromigration effects using parallel pillars
CN104869754B (zh) 2014-02-25 2018-06-26 财团法人工业技术研究院 嵌有导线的软性基板及其制造方法
US20160163634A1 (en) * 2014-10-03 2016-06-09 Edward Seymour Power reduced computing
US9449919B2 (en) * 2015-02-12 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, layout design and method for manufacturing a semiconductor device
US11398406B2 (en) * 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes
DE102018131694A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selektives abscheiden einer metallsperrschicht bei damascene-prozessen

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5264377A (en) * 1990-03-21 1993-11-23 At&T Bell Laboratories Integrated circuit electromigration monitor
US5391920A (en) * 1991-07-09 1995-02-21 Yamaha Corporation Semiconductor device having peripheral metal wiring
JP3332456B2 (ja) * 1992-03-24 2002-10-07 株式会社東芝 半導体装置の製造方法及び半導体装置
US5504017A (en) * 1994-12-20 1996-04-02 Advanced Micro Devices, Inc. Void detection in metallization patterns
US5614764A (en) * 1995-01-13 1997-03-25 Intel Corporation Endcap reservoir to reduce electromigration
JPH10135298A (ja) * 1996-10-31 1998-05-22 Mitsubishi Electric Corp 配線の信頼性評価装置及びその方法
US6004827A (en) * 1997-09-03 1999-12-21 Lucent Technologies Inc. Integrated circuit processing
US6320391B1 (en) * 1998-05-08 2001-11-20 Advanced Micro Devices, Inc. Interconnection device for low and high current stress electromigration and correlation study
US6306732B1 (en) * 1998-10-09 2001-10-23 Advanced Micro Devices, Inc. Method and apparatus for simultaneously improving the electromigration reliability and resistance of damascene vias using a controlled diffusivity barrier
US6191481B1 (en) * 1998-12-18 2001-02-20 Philips Electronics North America Corp. Electromigration impeding composite metallization lines and methods for making the same
US6570181B1 (en) * 1999-12-07 2003-05-27 Texas Instruments Incorporated Semiconductor metal interconnect reliability test structure
US6362634B1 (en) * 2000-01-14 2002-03-26 Advanced Micro Devices, Inc. Integrated defect monitor structures for conductive features on a semiconductor topography and method of use
KR100336792B1 (ko) * 2000-05-25 2002-05-16 박종섭 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조
US6498384B1 (en) * 2000-12-05 2002-12-24 Advanced Micro Devices, Inc. Structure and method of semiconductor via testing
JP2003028920A (ja) * 2001-07-13 2003-01-29 Advantest Corp 電子部品コンタクト装置
US6747445B2 (en) * 2001-10-31 2004-06-08 Agere Systems Inc. Stress migration test structure and method therefor
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
US6725433B1 (en) * 2002-09-24 2004-04-20 Advanced Micro Devices, Inc. Method for assessing the reliability of interconnects
US6897475B2 (en) * 2003-04-21 2005-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure and related methods for evaluating stress-induced voiding
US6831365B1 (en) * 2003-05-30 2004-12-14 Taiwan Semiconductor Manufacturing, Co. Method and pattern for reducing interconnect failures
KR100555504B1 (ko) * 2003-06-27 2006-03-03 삼성전자주식회사 결함 크기를 검출할 수 있는 반도체 소자의 테스트 구조및 이를 이용한 테스트 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990286A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 器件制造及其封装方法
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