CN1705123A - 一种半导体器件 - Google Patents

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Abstract

提供一种小型化的半导体器件，其具有封装衬底；半导体芯片，安装在封装衬底的主表面上，并具有均用于放大信号的多个LNA、用于转换从LNA供给的每个信号频率的RF VCO、和用于转换从基带供给的信号频率的IF VCO；以及多个球电极，设置在封装衬底的背表面上。封装衬底设置有用于向每一个LAN供给GND电位的第一公共GND导线、用于向RF VCO供给GND电位的第二公共GND导线、和用于向IF VCO供给GND电位的第三公共GND导线。第一、第二和第三公共GND导线彼此分开。

Description

一种半导体器件
相关申请的交叉引用
本申请要求于2004年5月31日提交的日本专利申请No.2004-161300的优先权，据此将其内容通过参考引入本申请。
技术领域
本发明涉及一种半导体器件，并且更具体地涉及一种在应用于半导体器件的小型化时有效的技术。
背景技术
在常规的集成电路组件(半导体器件)中，滤波器件被耦合到电源线和地线的至少任意一个上，该电源线用于向封装在管壳中的集成电路供电，该地线用于减少由集成电路引起的电磁干扰。在实施例中，在管壳中的腔内或腔附近处，多个滤波电容被耦合在电源线和地线之间(参见例如专利文献1)。
[专利文献1]日本未审专利公开No.Hei 11(1999)-312776(图2)
发明内容
作为其中布置公共引线以设法克服EMI等的半导体器件的一个例子，已知一种结构，其中环形公共引线布置在半导体芯片和连接焊盘之间，以用作电源线和地线，例如上述专利文献1中所示的结构。特别地，关于其共享使用的用作GND或电源线的环形公共引线，执行导线键合。
在具有这种结构的半导体器件中，公共引线被所有的GND和电源线所共享，从而发生由公共阻抗的出现所引起的噪声问题。
在布置环形公共引线时，作为外部端子的凸起不能设置在芯片底部，从而也发生半导体器件的主体按比例增大的问题。
因此，本发明的一个目的是提供一种能被小型化的半导体器件。
本发明的另一个目的是提供一种其特性能被改进的半导体器件。
由本说明书和附图的描述，本发明的以上及其他目的和新颖特征将变得显而易见。
将给出本申请中公开的本发明的代表性方面的概要的简要描述。
特别地，本发明的一个方面在于一种半导体器件，该器件包括：布线衬底，具有主表面和与主表面相对的背表面；半导体芯片，安装在布线衬底的主表面上方，电连接到布线衬底，并具有用于放大输入信号的第一电路部分和用于转换从第一电路部分供给的信号的频率的第二电路部分；以及多个外部端子，设置在布线衬底的背表面上方，其中电连接到第一电路部分以向第一电路部分供给GND电位的第一公共导体部分、和电连接到第二电路部分以向第二电路部分供给GND电位的第二公共导体部分，设置在布线衬底上方，并且第一和第二公共导体部分彼此分开。
本发明的另一个方面在于一种半导体器件，该器件包括：布线衬底，具有主表面和与主表面相对的背表面；半导体芯片，安装在布线衬底的主表面上方，电连接到布线衬底，并具有用于放大输入信号的第一电路部分、用于转换从第一电路部分供给的信号的频率的第二电路部分、以及用于转换所供给信号的频率的第三电路部分；以及多个外部端子，设置在布线衬底的背表面上方，其中电连接到第一电路部分以向第一电路部分供给GND电位的第一公共导体部分、电连接到第二电路部分以向第二电路部分供给GND电位的第二公共导体部分、以及电连接到第三电路部分以向第三电路部分供给GND电位的第三公共导体部分，设置在布线衬底上方，并且第一、第二和第三公共导体部分彼此分开。
本发明的又一个方面在于一种半导体器件，该器件包括：布线衬底，具有主表面和与主表面相对的背表面；半导体芯片，安装在布线衬底的主表面上方，电连接到布线衬底，并具有用于放大输入信号的第一电路部分和与第一电路部分分开的多个其他电路部分；以及多个外部端子，设置在布线衬底的背表面上方，其中电连接到第一电路部分以向第一电路部分供给GND电位的第一公共导体部分、和电连接到多个其他电路部分以向各个其他电路部分供给GND电位的其他公共导体部分，以分开的关系设置在布线衬底上方，并且其他公共导体部分连接到设置在布线衬底主表面上方的平面导体部分。
本发明的又一个方面在于一种半导体器件，该器件包括：半导体芯片，具有第一电路部分和第二电路部分；布线衬底，具有连接到在该衬底上方的多个键合电极的第一公共半导体部分、和连接到在该衬底上方的多个其他键合电极的第二公共导体部分；以及多个外部端子，设置在布线衬底的背表面上方，其中用于半导体芯片的第一电路部分的GND的表面电极连接到在布线衬底上方的第一公共导体部分，用于半导体芯片的第二电路部分的GND的表面电极连接到在布线衬底上方的第二公共导体部分，并且第一和第二公共导体部分连接到在布线衬底的背表面上方的外部端子。
以下对通过在本申请中公开的本发明的代表性方面可获得的效果进行简单描述。
因为用于向在芯片中的第一电路部分供给GND电位的第一公共导体部分和用于向在芯片中的第二电路部分供给GND电位的第二公共导体部分设置在布线衬底上方，并且第一和第二公共导体部分彼此分开，所以在使每一个电路块具有在其中使用的公共GND的同时，可以消除公共阻抗。因此，GND的共享使用使半导体器件小型化。通过对应于单独的电路块，进一步使GND分开，可以减小公共阻抗以及改进半导体器件的特性。
附图说明
图1是表示根据本发明第一实施例的半导体器件结构的一个例子的立体图；
图2是表示图1中所示半导体器件的背表面上的端子排列的一个例子的立体图；
图3是表示在图1中所示半导体器件上安装的半导体芯片中的电路块结构的一个例子以及其与键合电极的连接情形的一个例子的平面图；
图4是表示在图1中所示半导体器件中结合的布线衬底的顶表面上，布线层中的公共GND图形的一个例子的平面图；
图5是表示在图4中所示布线衬底的背表面上，布线层中的布线图形的一个例子的底视图；
图6是表示图1中所示半导体器件的外部端子排列的一个例子的底视图；
图7是表示在其上安装了图1中所示半导体器件的无线通讯设备中电路配置的一个例子的电路框图；
图8是表示在其上安装了图1中所示半导体器件的封装衬底上布线图形的一个例子的布线图；
图9是表示封装衬底上布线图形的布线图，作为与图8中所示的根据第一实施例的封装衬底相比较的一个例子；
图10是示意性地表示图1中所示半导体器件安装在封装衬底上的结构的一个例子的横截面图；
图11是表示在根据本发明第二实施例的半导体器件中结合的封装衬底的顶表面上，布线层中的布线图形的一个例子的平面图；
图12是表示其中安装使用图11中所示布线图形的作为变体的半导体器件的结构的横截面图，和平面导体部分的平面图；
图13是表示在图12中所示作为变体的半导体器件中的外部端子排列的底视图；和
图14是表示在图12中所示作为变体的半导体器件中无漏电流状态的一个例子的电路图。
具体实施方式
在以下所示的实施例中，除非是尤其必要，否则相同或类似部件的重复描述基本上将被省略。
在下列实施例中，为了方便起见，必要时，将通过把本发明分成多个部分或实施例来给出对本发明的描述。然而，除非尤为明显地示出，否则它们绝非彼此不相关，并且它们彼此互相关联，从而这些部分或实施例之一是一些或所有其他部分或实施例的变体或详细或补充描述。
如果在以下实施例中涉及元件的数目等(包括其数目、数值、数量和范围)，它们并不限于特定数目，除非尤为明显地示出或除非它们基本上明显限于该特定数目。元件的数目等可以不小于或不大于特定数目。
此后，将参照附图详细地描述本发明的实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同的参考标号指示，并且将省略其重复描述。
第一实施例
图1是表示根据本发明第一实施例的半导体器件结构的一个例子的立体图。图2是表示在图1中所示半导体器件的背表面上的端子排列的一个例子的立体图。图3是表示在图1中所示半导体器件上安装的半导体芯片中的电路块结构的一个例子以及其与键合电极的连接情形的一个例子的平面图。图4是表示在图1中所示半导体器件中结合的布线衬底的顶表面上，布线层中的公共GND图形的一个例子的平面图。图5是表示在图4中所示布线衬底的背表面上，布线层中的布线图形的一个例子的底视图。图6是表示图1中所示半导体器件的外部端子排列的一个例子的底视图。图7是表示在其上安装了图1中所示半导体器件的无线通讯设备中电路配置的一个例子的电路框图。图8是表示在其上安装了图1中所示半导体器件的封装衬底上布线图形的一个例子的布线图。图9是表示封装衬底上布线图形的布线图，作为与图8中所示的根据第一实施例的封装衬底相比较的一个例子。图10是示意性地表示图1中所示半导体器件安装在封装衬底上的结构的一个例子的横截面图。
图1和图2中所示的根据第一实施例的半导体器件是BGA(球栅阵列)型的RF功率模块4，其中如图3中所示，半导体芯片1安装在作为布线衬底的封装衬底5的主表面5a上，并且如图2中所示，作为多个外部端子的球电极8成行地设置在封装衬底5的背表面5b上。
在RF功率模块4中，结合了半导体芯片1，如图3中所示，并且作为表面电极设置在半导体芯片1的主表面1a的外围部分上的焊盘1c，通过使用导线6电连接到键合电极5i，该键合电极5i以与焊盘1c相对应的关系设置在封装衬底5的主表面5a的外围部分上。这些键合电极5i进一步电连接到设置在封装衬底5的背表面5b上的球电极8，从而半导体芯片1通过经由作为外部端子的球电极8与外部交换信号而工作。
如图1中所示，用由模制树脂形成的模制元件7，覆盖并模制半导体芯片1和多个导线6。
半导体芯片1例如由硅形成，以及导线6例如由金线形成。模制元件7例如通过热固化环氧基树脂获得。封装衬底5例如通过使用铜箔等形成具有多个导线(导体部分)的树脂衬底而获得。球电极8例如通过焊接等形成。然而，这些部件并不限于由上述材料制成，并且其材料和尺寸能任意改变。
根据第一实施例的RF功率模块4是安装在例如移动无线通信设备等上的半导体组件，从而需要使它小型化。
为满足需要，通过设置球电极8作为外部端子，其数目小于半导体芯片1上的焊盘1c的数目，可以使RF功率模块4小型化，同时，通过对应于每个由设置在半导体芯片1上的多个电路组成的电路块，使在封装衬底5上的GND(接地)分开，可以改进RF功率模块4的特性。
接着将给出对安装在RF功率模块4上的半导体芯片1的电路配置的描述。图3示出了在半导体芯片1上的单个电路部分的图式布置，以及在电路部分与封装衬底5的键合电极5i之间经由导线6的连接情形。
在半导体芯片1的主表面1a上，沿其每一个边缘，将作为表面电极的多个焊盘1c排成行。单个电路部分布置在焊盘1c内部的不同区域中。如图3中所示，作为用于控制的逻辑电路部分的PGA 1m布置在半导体芯片1的靠近中心处，并且混频器(Mixer)1i和作为第一电路部分的四个LNA(低噪声放大器)1d，1e，1f和1g布置在其左侧旁。RF VCO(第二电路部分)1j位于上侧上，而RF合成器1k、DC/VCXO、控制逻辑1u、IF合成器1v和IF VCO 1w以下行顺序在右侧上排成列，以及TX VCO(第三电路部分)1q和LPF 1s位于下侧上。
需要注意的是，根据第一实施例的RF功率模块4具有例如与双频通信系统相兼容的功能，以使得在使用不同通信方法(系统)的多个通信设备之间通信。
特别地，例如，对应于四个频率区的四个LNA 1d，1e，1f，和1g设置在半导体芯片1上，以使得在四个频带中传送和接收。第一LNA 1d使用PCS(个人通信服务)方法和例如1930至1990MHz的频率区。第二LNA 1e使用DCS(数字通信系统)方法和例如1805至1880MHz的频率区。第三LNA 1f使用GSM(全球移动通信系统)90方法和例如925至960MHz的频率区。第四LNA 1g使用GSM(全球移动通信系统)85方法和例如869至894MHz的频率区。
因此，提供了使得在四个频带中传送和接收的电路配置。
接着，将给出对根据第一实施例的RF功率模块4的特性部分的描述。在RF功率模块4中，在封装衬底5上的GND是以对应于单个电路块的分开关系而设置的。但是，每一个电路块具有在其中使用的公共GND。
图4示出了在封装衬底5中的表面层布线的布线图形的一个例子，其中对应于用于LNA的电路块、用于RF VCO的电路块以及用于IF VCO的电路块，使GND导线分开，同时在每个电路块中的主电路部分被块中的公共GND围住。
特别地，封装衬底5设置有：第一公共GND导线(第一公共导体部分)5c，其电连接到第一电路部分LNA 1d，1e，1f和1g的每一个上，以向第一电路部分供给GND电位；第二公共GND导线(第二公共导体部分)5d，其电连接到作为第二电路部分的在输入侧上的RFVCO 1j，以向RF VCO 1j供给GND电位；和第三公共GND导线(第三公共导体部分)5e，其电连接到作为第三电路部分的在输出侧上的IF VCO 1w，以向IF VCO 1w供给GND电位，从而第一、第二和第三公共GND导线5c，5d和5e彼此分开。在每一个电路块中，设置在其中的单个GND导线被用作公共GND导线。
作为第一电路部分的LNA 1d，1e，1f和1g中的每一个，放大以高频输入的极弱信号。作为第二电路部分的在输入侧上的RF VCO 1j把从LNA 1d，1e，1f和1g中任一个供给的信号的高频转换为低频。作为第三电路部分的在输出侧上的IF VCO 1w把从图7中所示基带供给的信号的低频转换为高频。
所以，如果在其中GND是不分开的且为单个电路块所共同使用的状态下，RF VCO 1j和IF VCO 1w在LNA 1d，1e，1f和1g的附近积极地为频率转换而工作，则用于LNA 1d，1e，1f和1g中每一个的GND波动，从而GND不是稳定地供给。相比而言，如果如在第一实施例中那样，对应于单个电路块使GND分开，则能获得没有公共阻抗的结构，从而用于每一个电路块的GND稳定地供给。换句话说，可以减少公共阻抗以及改进RF功率模块4的特性。
此外，如图4中所示，布置在对应于单个LNA 1d，1e，1f和1g所设置的多个布线部分5f的每两个相邻部分之间的第一公共GND导线(第一公共导体部分)5c，屏蔽了在频带之间出现的噪声，并由此实现减小噪声对在相邻频带中的布线部分5f的影响。
由于对应于单个LNA 1d，1e，1f和1g所设置的多个布线部分5f被第一公共GND导线5c围住，所以能可靠地减小在频带之间出现的噪声对在相邻频带中的布线部分5f的影响。
在RF功率模块4的封装衬底5上，每一个电路块中的GND导线被用作公共GND导线。此外，经由导线6连接到用于半导体芯片1的每一个LNA 1d，1e，1f和1g的GND的焊盘1c上的键合电极5i连接到封装衬底5上的第一公共GND导线5c。经由导线6连接到用于半导体芯片1的RF VCO 1j的GND的焊盘1c上的键合电极5i也连接到封装衬底5上的第二公共GND导线5d，同时，经由导线6连接到用于半导体芯片1的IF VCO 1w的GND的焊盘1c上的键合电极5i也连接到封装衬底5上的第三公共GND导线5e。此外，第一、第二和第三公共GND导线5c、5d和5e连接到在封装衬底5的背表面5b上的对应凸起接点(bump land)5h(球电极8)。
因此，由于在每一个电路块中的GND导线是在其中使用的公共GND导线，所以连接到图5中所示背表面侧的布线部分5j的在背表面5b上的凸起焊盘5h的数目，小于在图4中所示表面层布线中的键合电极5i的数目，该键合电极5i经由通孔导线5g连接到背表面侧的布线。
特别地，图6中所示作为外部端子的球电极8固定到凸起焊盘5h，该球电极8的数目小于通过使用导线6连接到在封装衬底5上的半导体芯片1上的焊盘1c的键合电极5i的数目。结果，可以减少外部端子的数目并使RF功率模块4小型化。
如图3中所示，在根据第一实施例的RF功率模块4中，在半导体芯片1上的焊盘1c和在封装衬底5的主表面5a上的键合电极5i，通过使用导线6的耦合而电连接。在耦合时，在封装衬底5上的多个键合电极5i当中的一部分用于GND的键合电极5i，均经由导线6以一对二的对应关系连接到用于GND的两个焊盘1c。
这对应于这样的事实，即在封装衬底5上的键合电极5i的数目小于在半导体芯片1上的焊盘1c的数目。
相反地，在半导体芯片1上的焊盘1c的数目，大于在封装衬底5上的键合电极5i的数目，这就使得在半导体芯片1上的焊盘布局容易设计。
在根据第一实施例的RF功率模块4的情况下，如图3中所示，在半导体芯片1上的焊盘1c的数目为68，而在封装衬底5上的键合电极5i的数目为61，同时如图6中所示，作为外部端子的球电极8的数目为57。因此，在半导体芯片1上的焊盘1c的数目大于在封装衬底5上的键合电极5i的数目，并且在封装衬底5上的键合电极5i的数目大于球电极8的数目。
接着参照图7，将给出对RF功率模块4的电路工作的描述。
图7是在其上安装了图1中所示RF功率模块4的无线通讯设备中的电路框图的一个例子。
在接收期间，使用RF滤波器(Filter)1h(在部分B中)，使从天线2(在部分A中)接收到的具有声音数据(例如以50kHz的频率)和载波(根据频带)的极弱信号经受噪声去除，并且在每一个LAN 1d，1e，1f和1g(在部分C中)中放大该极弱信号。此外，由RF合成器1k(在部分B中)控制的用作基准的频率，从RF VCO 1j(在部分E中)供给到混频器1i(在部分D中)，并且在混频器1i中载波被从由每一个LNA 1d，1e，1f和1g供给的信号中去除(频率被降低)。
其后，只有声音数据供给到PGA 1m(在部分G中)，其中在PGA1m中控制增益(Gain)。然后具有所控制增益的声音数据被供给到基带1n(在部分H中)，并且声音通过扬声器而被听到。
另一方面，在传送期间，声音(声音数据)通过传声器发出，并且在混频器1p(在部分I中)中和在IF VCO 1w(在部分J中)中根据用于传送的频带，使频率升高(施加载波)。然后，在PA(功率放大器)1r(在部分K中)中放大极弱信号，并且将具有声音数据和载波的信号再次从天线2(在部分A中)输出。
因此，在根据第一实施例的RF功率模块4中，用于向每一个LNA1d，1e，1f和1g供给GND电位的第一公共GND导线5c、用于向RF VCO1j供给GND电位的第二公共GND导线5d、和用于向IF VCO 1w供给GND电位的第三公共GND导线5e，在信号流中彼此分开。这就防止单个电路块具有公共阻抗，同时使每个单个电路块具有在其中使用的公共GND。
因为单个GND已经相应于单个电路这样分开，所以通过减小公共阻抗，能改进RF功率模块4的特性。
通过在每个电路块中设置在其中使用的公共GND导线，RF功率模块4能被小型化。
结果，可以同时实现RF功率模块4的小型化和其特性的改进。
接着将给出对其中根据第一实施例的RF功率模块4安装在封装衬底上的结构的描述。
图10是表示其中RF功率模块4安装在封装衬底3上的结构的一个例子的示意图。图10中所示封装衬底3是一个具有多层布线结构的衬底，其中表面层布线设置有：衬底侧3a的第一公共导线(衬底侧的第一公共导体部分)，电连接到作为RF功率模块4的第一电路部分的LNA 1d，1e，1f和1g；以及衬底侧3b的第二公共导线，电连接到作为第二电路部分的RF VCO 1j。衬底侧3a的第一公共导线经由用于LNA的GND球电极8a电连接到RF功率模块4。衬底侧3b的第二公共导线经由用于VCO的GND球电极8b电连接到RF功率模块4。
在封装衬底3中，衬底侧3a的第一公共导线和衬底侧3b的第二公用导线在表面层布线中，至少在对应于RF功率模块4的主体的底部的区域中彼此分开。这是因为表面层布线直接电连接到RF功率模块4的球电极8，并且因此特别容易受到噪声的影响，所以如图10中所示，优选衬底侧3a的第一公共导线和衬底侧3b的第二公共导线分开。
图8示出了封装衬底3的表面层布线的布线图形，其中根据球电极8的排列，设置电连接到RF功率模块4的球电极8的多个端子3e。衬底侧3a的第一公共导线和衬底侧3b的第二公共导线在对应于RF功率模块4的主体的底部的区域中彼此分开。
即，在其中安装根据第一实施例的RF功率模块4的结构中，用于LNA的公共GND导线与用于RF VCO 1j和IF VCO 1w的GND导线或用于例如在封装衬底3上的输出和合成器的其他电路部分的GND导线分开。这使得减少了由每一个GND导线从其他GND导线接收的噪声的影响。
结果，能稳定地供给每一个GND。
虽然衬底侧3a的第一公共导线和衬底侧3b的第二公共导线经由通孔导线3d电连接到在内层中的用于GND的内部导线3c，但是如图10中所示，优选在对应于RF功率模块4的主体的底部的区域中，也使这些内部导线3c分开。然而，衬底侧3a的第一公共导线和衬底侧3b的第二公共导线，在远离其上安装RF功率模块4的封装衬底3的区域的部分处彼此电连接，并连接到用于GND的公共导线。
由于在位于RF功率模块4下方的封装衬底3的区域中，衬底侧3a的第一公共导线与用于其他电路部分的GND的导线例如衬底侧3b的第二公共导线这样分开，所以与在如图9的比较例子中所示的衬底结构中接收的噪声相比，能减少由每一个GND导线从其他GND导线接收的噪声的影响，在图9所示衬底结构中，在其上安装RF功率模块的区域中，其他电路部分当中的衬底侧3a的第一公共导线和衬底侧3b的第二公共导线连接。因此，能稳定地提供每一个GND。
结果，即使在其中RF功率模块4安装在封装衬底3上的结构中，也可以通过减小公共阻抗，改进RF功率模块4的特性。
第二具体实施例
图11是表示在根据本发明第二实施例的半导体器件中结合的封装衬底的顶表面上，布线层中的布线图形的一个例子的平面图。图12是表示其中安装作为使用图11中所示布线图形的变体的半导体器件的结构的横截面图，以及平面导体部分的平面图。图13是表示在图12中所示作为变体的半导体器件中的外部端子排列的底视图。图14是表示图12中所示作为变体的半导体器件中无漏电流状态的一个例子的电路图。
根据第二实施例的半导体器件是与根据第一实施例的RF功率模块4相同的半导体组件，其中GND公共导线以对应于半导体芯片1的单个电路块的分开关系而设置，不同之处只是在封装衬底5上，设置用于向作为半导体芯片1的第一电路部分的每一个LNA 1d，1e，1f，和1g供给GND电位的第一公共GND导线(第一公共导体部分)5c，与用于向多个其他电路部分(例如RF VCO 1j，IF VCO 1w和合成器的电路部分)供给GND电位的第四公共GND导线(其他公共导体部分)5k分开。此外，作为平面导体部分的平面GND导线5m形成在封装衬底5的主表面5a的靠近中心部分处，从而用于多个其他电路部分的GND的导线经由第四公共GND导线5k连接到平面GND导线5m。
特别地，在对应于半导体芯片1的单个电路块使GND公共导线分开时，作为第一电路部分的LNA 1d，1e，1f和1g与其他电路部分分开，从而用于GND的导线被分成两个类型，即作为用于LNA的公共GND导线的第一公共GND导线5c，和作为用于其他电路部分的公共GND导线的第四公共GND导线5k。此外，用于其他电路部分的第四公共GND导线连接到平面GND导线5m，从而公共GND导线在其他电路块当中共享。
以与根据第一实施例的RF功率模块4的封装衬底5相同的方式，在封装衬底5的LNA侧上，将第一公共GND导线5c布置在对应于单个LNA 1d，1e，1f和1g设置的、多个布线部分5f的每相邻两个之间，如图11中所示。
在使用这种根据第二实施例的封装衬底5的RF功率模块4中，电连接到平面GND导线5m的多个球电极8，设置在封装衬底5的背表面上对应于平面GND导线5m的位置处，如图12和13中所示。
特别地，用于公共GND的球电极8c是电连接到平面GND导线5m的球电极8，该球电极8c位于平面GND导线5m的正下方。这使得可以减小图14中所示电源9的电位至用于封装衬底5的GND，既没有在LNA侧，也没有在其他电路部分侧引起如图12的部分Q中电流所示的漏电流(在图14的部分P中所示的无漏电流状态下)。
由于公共GND导线因此在除了LNA之外的电路部分当中共享，所以与在根据第一实施例的RF功率模块4中的情况相比，对每一个电路的屏蔽作用被减弱，但是通过使GND稳定，也能改进根据第二实施例的RF功率模块4的特性。此外，由于使平面GND导线5m在除了LNA之外的电路部分中共享公共GND，所以能减小RF功率模块4的外部端子的数目。
如图12中所示，半导体芯片1安装在封装衬底5的主表面5a上方的平面GND导线5m之上的位置处，其中芯片键合材料10连接到半导体芯片1的背表面1b。
虽然基于其实施例对本发明人所完成的本发明进行了具体描述，但本发明并不限于其上述的实施例。容易想到，在不脱离本发明主旨的范围内，能对发明做出各种改变和修改。
例如，虽然以上在第一和第二实施例中，描述了设置有对应于四个频率的低噪声放大器(LNA)的4-频带RF功率模块4，但用于RF功率模块4的频带的数目没有特别地限制。
虽然以上是通过使用其中半导体器件是属于具有球电极8作为外部端子的BGA型的情况作为例子描述了第一和第二实施例，但如果半导体芯片1安装在布线衬底上，并且用于在半导体芯片1中结合的至少两个电路部分的GND导线以分开的关系设置在布线衬底上，则半导体器件也可以使用除了球电极8之外的外部端子。例如，上述半导体器件也可以是属于LGA(接点栅格矩阵)型。
本发明适于用在电子器件和半导体器件中。

Claims (13)

1.一种半导体器件，包括：
布线衬底，具有主表面和与该主表面相对的背表面；
半导体芯片，安装在所述布线衬底的所述主表面上方，电连接到所述布线衬底，并具有用于放大输入信号的第一电路部分和用于转换从所述第一电路部分供给的所述信号的频率的第二电路部分；以及
多个外部端子，设置在所述布线衬底的所述背表面上方，
其中，电连接到所述第一电路部分以向所述第一电路部分供给GND电位的第一公共导体部分，以及电连接到所述第二电路部分以向所述第二电路部分供给GND电位的第二公共导体部分，设置在所述布线衬底上方，并且所述第一和第二公共导体部分彼此分开。
2.一种半导体器件，包括：
布线衬底，具有主表面和与该主表面相对的背表面；
半导体芯片，安装在所述节线衬底的所述主表面上方，电连接到所述布线衬底，并具有用于放大输入信号的第一电路部分、用于转换从所述第一电路部分供给的信号的频率的第二电路部分、和用于转换所述供给信号的频率的第三电路部分；以及
多个外部端子，设置在所述布线衬底的所述背表面上方，
其中，电连接到所述第一电路部分以向所述第一电路部分供给GND电位的第一公共导体部分、电连接到所述第二电路部分以向所述第二电路部分供给GND电位的第二公共导体部分、和电连接到所述第三电路部分以向所述第三电路部分供给GND电位的第三公共导体部分，设置在所述布线衬底上方，并且所述第一、第二和第三公共导体部分彼此分开。
3.根据权利要求1的半导体器件，其中，其上方安装所述半导体器件的封装衬底，具有衬底侧的第一公共导体部分，其电连接到所述第一电路部分，以及衬底侧的第二公共导体部分，其电连接到所述第二电路部分，并且衬底侧的所述第一和第二公共导体部分在表面层布线中，至少在对应于所述半导体器件的底部的所述封装衬底的区域中，彼此分开。
4.根据权利要求1的半导体器件，其中，设置被输入不同频率信号的多个低噪声放大器均作为所述半导体芯片中的所述第一电路部分，并且所述第一公共导体部分布置在对应于所述单个低噪声放大器，在所述布线衬底的所述主表面上方设置的多个布线部分的每相邻两个之间。
5.根据权利要求4的半导体器件，其中，对应于所述单个低噪声放大器，在所述布线衬底上方设置的所述多个布线部分中的每一个，由所述公共导体部分围住。
6.根据权利要求1的半导体器件，其中所述外部端子的数目小于电连接到所述布线衬底上方的所述半导体芯片上方的表面电极的键合电极的数目。
7.根据权利要求6的半导体器件，其中在所述半导体芯片上方的所述表面电极的数目大于在所述布线衬底上方的所述键合电极的数目。
8.一种半导体器件，包括：
布线衬底，具有主表面和与所述主表面相对的背表面；
半导体芯片，安装在所述布线衬底的所述主表面上方，电连接到所述布线衬底，并具有用于放大输入信号的第一电路部分和与所述第一电路部分分开的多个其他电路部分；以及
多个外部端子，设置在所述布线衬底的所述背表面上方，
其中，电连接到所述第一电路部分以向所述第一电路部分供给GND电位的第一公共导体部分、和电连接到所述多个其他电路部分以向所述各个其他电路部分供给GND电位的其他公共导体部分，以分开的关系设置在所述布线衬底上方，并且所述其他公共导体部分连接到设置在所述布线衬底的所述主表面上方的平面导体部分。
9.根据权利要求8的半导体器件，其中，电连接到所述平面导体部分的所述多个外部端子，设置在所述布线衬底的所述背表面上方的对应于所述平面导体部分的位置处。
10.根据权利要求8的半导体器件，其中，设置被输入不同频率信号的多个低噪声放大器均作为所述半导体芯片中的所述第一电路部分，并且所述第一公共导体部分布置在对应于所述单个低噪声放大器，在所述布线衬底的所述主表面上方设置的多个布线部分的每相邻两个之间。
11.一种半导体器件，包括：
半导体芯片，具有第一电路部分和第二电路部分；
布线衬底，具有连接到所述衬底上方的多个键合电极的第一公共导体部分、和连接到所述衬底上方的多个其他键合电极的第二公共导体部分；以及
多个外部端子，设置在所述布线衬底的背表面上方，
其中，用于所述半导体芯片的所述第一电路部分的GND的表面电极连接到在所述布线衬底上方的所述第一公共导体部分，用于所述半导体芯片的所述第二电路部分的GND的表面电极连接到所述布线衬底上方的第二公共导体部分，并且所述第一和第二公共导体部分连接到所述布线衬底的所述背表面上方的外部端子。
12.根据权利要求11的半导体器件，其中，所述外部端子的数目小于所述布线衬底上方的所述键合电极的数目。
13.根据权利要求12的半导体器件，其中，连接到所述半导体芯片中的所述键合电极的所述表面电极的数目大于所述键合电极的数目。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4595823B2 (ja) * 2006-01-24 2010-12-08 株式会社デンソー ボールグリッドアレイ
KR100798896B1 (ko) * 2007-06-07 2008-01-29 주식회사 실리콘웍스 반도체 칩의 패드 배치 구조
JP5086817B2 (ja) * 2008-01-15 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置
JP5223635B2 (ja) * 2008-12-04 2013-06-26 富士通セミコンダクター株式会社 半導体装置
JP5514560B2 (ja) 2010-01-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
US8901747B2 (en) 2010-07-29 2014-12-02 Mosys, Inc. Semiconductor chip layout
JP5234071B2 (ja) * 2010-09-03 2013-07-10 株式会社村田製作所 Ｒｆｉｃモジュール
JP5087118B2 (ja) * 2010-09-28 2012-11-28 株式会社東芝 通信機器
EP3125285B1 (en) 2014-03-24 2019-09-18 Photonics Electronics Technology Research Association Pad-array structure on substrate for mounting ic chip on substrate, and optical module having said pad-array structure
US9589946B2 (en) * 2015-04-28 2017-03-07 Kabushiki Kaisha Toshiba Chip with a bump connected to a plurality of wirings
JP7059970B2 (ja) * 2019-03-11 2022-04-26 株式会社デンソー 半導体装置
JP7362380B2 (ja) 2019-09-12 2023-10-17 キヤノン株式会社 配線基板及び半導体装置
JP2021048565A (ja) * 2019-09-20 2021-03-25 株式会社村田製作所 高周波モジュールおよび通信装置
JP2021083003A (ja) * 2019-11-21 2021-05-27 株式会社村田製作所 高周波モジュールおよび通信装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH067551B2 (ja) 1985-04-10 1994-01-26 富士通株式会社 半導体装置
CA1246755A (en) 1985-03-30 1988-12-13 Akira Miyauchi Semiconductor device
EP0460554A1 (en) * 1990-05-30 1991-12-11 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
JP3449099B2 (ja) * 1996-02-15 2003-09-22 株式会社日立製作所 半導体装置
US6476486B1 (en) 1997-10-30 2002-11-05 Agilent Technologies, Inc. Ball grid array package with supplemental electronic component
JP3496752B2 (ja) * 1998-02-19 2004-02-16 シャープ株式会社 マイクロ波・ミリ波装置
JP3119630B2 (ja) * 1998-09-18 2000-12-25 日本電気株式会社 半導体チップモジュール用多層回路基板およびその製造方法
JP2000299438A (ja) * 1999-04-15 2000-10-24 Hitachi Ltd 半導体集積回路
JP2001102875A (ja) * 1999-10-01 2001-04-13 Hosiden Corp 半導体増幅回路及び半導体エレクトレットコンデンサマイクロホン
JP2001230342A (ja) 2000-02-14 2001-08-24 Kyocera Corp 高周波回路部品搭載用基板の実装構造
US6306745B1 (en) * 2000-09-21 2001-10-23 Taiwan Semiconductor Manufacturing Company Chip-area-efficient pattern and method of hierarchal power routing
US6770963B1 (en) * 2001-01-04 2004-08-03 Broadcom Corporation Multi-power ring chip scale package for system level integration
US6686659B2 (en) * 2001-02-23 2004-02-03 Intel Corporation Selectable decoupling capacitors for integrated circuit and methods of use
JP3443408B2 (ja) 2001-02-26 2003-09-02 松下電器産業株式会社 配線基板及びそれを用いた半導体装置
JP2002313980A (ja) * 2001-04-16 2002-10-25 Niigata Seimitsu Kk 半導体装置
CA2390627C (en) * 2001-06-18 2007-01-30 Research In Motion Limited Ic chip packaging for reducing bond wire length
JP2003100937A (ja) * 2001-09-26 2003-04-04 Hitachi Ltd 高周波モジュール
JP2003298305A (ja) * 2002-03-28 2003-10-17 Fujitsu Quantum Devices Ltd 高周波スイッチ装置及びこれを用いた電子装置
KR100993277B1 (ko) 2002-04-30 2010-11-10 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 전자 장치
WO2004010497A1 (ja) * 2002-07-24 2004-01-29 Mitsubishi Denki Kabushiki Kaisha 半導体装置
JP3580803B2 (ja) 2002-08-09 2004-10-27 沖電気工業株式会社 半導体装置
GB2393049B (en) 2002-09-13 2005-09-28 Hitachi Ltd High frequency semiconductor integrated circuit and radio communication system
JP2005191342A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110431834A (zh) * 2017-01-17 2019-11-08 Lg伊诺特有限公司 液体透镜和摄像机模块及包括摄像机模块的光学设备
US10895670B2 (en) 2017-01-17 2021-01-19 Lg Innotek Co., Ltd. Camera module including liquid lens and optical device comprising same
CN110431834B (zh) * 2017-01-17 2022-01-11 Lg伊诺特有限公司 包括液体透镜的摄像机模块及包括摄像机模块的光学设备
US11333804B2 (en) 2017-01-17 2022-05-17 Lg Innotek Co., Ltd. Camera module including a liquid lens enabling adjustment of a focal length and an optical device including the camera module

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