CN1624927A - 半导体装置及其制造方法以及静电放电保护电路 - Google Patents
半导体装置及其制造方法以及静电放电保护电路 Download PDFInfo
- Publication number
- CN1624927A CN1624927A CNA2004100582297A CN200410058229A CN1624927A CN 1624927 A CN1624927 A CN 1624927A CN A2004100582297 A CNA2004100582297 A CN A2004100582297A CN 200410058229 A CN200410058229 A CN 200410058229A CN 1624927 A CN1624927 A CN 1624927A
- Authority
- CN
- China
- Prior art keywords
- layer
- tagma
- electrode
- semiconductor device
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title description 6
- 230000003068 static effect Effects 0.000 title description 2
- 238000007599 discharging Methods 0.000 title 1
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 58
- 239000010703 silicon Substances 0.000 claims abstract description 58
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 12
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- BRGOCSWOKBOIOJ-UHFFFAOYSA-N N.[O-2].[Hf+4] Chemical compound N.[O-2].[Hf+4] BRGOCSWOKBOIOJ-UHFFFAOYSA-N 0.000 claims description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- -1 yittrium oxide Chemical compound 0.000 claims description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 2
- 150000003376 silicon Chemical class 0.000 claims 7
- 230000015572 biosynthetic process Effects 0.000 claims 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims 1
- 210000000746 body region Anatomy 0.000 abstract 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 239000013078 crystal Substances 0.000 description 13
- 150000001875 compounds Chemical class 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910004143 HfON Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 230000005610 quantum mechanics Effects 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明揭示一种半导体装置，包括一电阻器，形成于一半导体层中，例如一位于绝缘层上有硅层(SOI)基底上方的硅层；一本体区，形成于一部分的半导体层中并掺杂有一第一导电性(例如n型或p型)；一第一接触区，形成于半导体层并邻近本体区，其亦掺杂有一第一导电性；一第二接触区，形成于半导体层中并藉由本体区隔开第一接触区；一介电层，位于本体区上方，其由介电常数大于8的材料所形成；一电极，位于介电层上方。
Description
技术领域
本发明是有关于一种半导体装置，特别是有关于一种减少漏电流的电阻器。
背景技术
电阻器是普遍使用于半导体集成电路。举例而言，如混合式模拟及数字电路。同样地，电阻器亦使用于输入及输出电路，如输入及输出电阻器。
在形成于绝缘层上有硅层的基底的集成电路中，一电阻器可形成于一部分的单晶硅层。相较于传统复晶硅电阻器结构，此单晶硅层具有高稳定性及低噪声。电阻器亦需具有低的寄生电容。由于完全的介电隔离及绝缘基底，形成于绝缘层上有硅层的基底的电阻器具有极低的寄生电容。
在形成于绝缘层上有硅层的基底的电阻器中，电阻器本体通常形成于一氧化硅层下方，该氧化硅层位于一复晶硅层下方。复晶硅层通常连接至电阻器的一或二接头。随着互补式金氧半导体(CMOS)技术的提升，氧化硅层的厚度日益缩小。当氧化硅层的厚度缩小时，复晶硅层与电阻器本提之间的漏电流增加。此增加的漏电流造成了噪声的增加。
另外，电阻器有时会作为部分的输入保护电路以提供电路对抗静电放电(ESD)。在此情形中，电阻器是用以减弱ESD电压并吸收ESD能量。应用于ESD的电阻器，其两端点有可能出现几千伏特的大电压。由于复晶硅层及电阻本体是连接至电阻的两端接头，所以复晶硅层与电阻器本体之间的氧化硅层有可能发生崩溃。
发明内容
有鉴于此，本发明的目的在于提供一种可减少漏电流及噪声的半导体装置及其制造方法。
根据上述的目的，本发明提供一种半导体装置。一电阻器，形成于一半导体层，例如是绝缘层上有硅层(SOI)的基底上方的一硅层；一本体区，形成于一部分的半导体层并掺杂有一第一导电性；一第一接触区，形成于半导体层并邻近本体区，其掺杂有该第一导电性。一第二接触区，同样形成于半导体层并藉由本体区而与第一接触区相隔，第二接触区掺杂有该第一导电性；一介电层，位于本体区上方并由介电常数大于8的材料所构成；以及一电极，位于介电层上方。
又根据上述的目的，本发明提供一种半导体装置。一绝缘层上有硅层的电阻器，包含一硅层及位于其上方的一绝缘层；一本体区，形成于一部分的硅层中且一介电层位于本体区上方，较佳地，此介电层硅一高介电常数层；一上电极，位于介电层上方；以及一对掺杂区相对地形成于硅层中并相邻于本体区，该对掺杂区与该本体区掺杂相同的导电性。
又根据上述的目的，本发明提供一种半导体装置。一绝缘层上有硅层的装置，其包含一基底及位于其上方的绝缘层；一有源区，形成于位于绝缘层上方的硅层中；一本体区，形成于一部分的硅层中，其具有一第一导电性；一界面层，例如SiO2或SiON，位于本体区上方并邻近该本体区；一高介电常数层，例如介电常数大于8的材料层，位于界面层上方；一上电极，位于高介电常数层上方；以及一对掺杂区，相对地形成于有源区内并相邻于本体区，其具有第一导电性。
本发明的半导体装置可藉由提供一绝缘层上有硅层的基底而形成之，其包含位于一绝缘层上的一硅层；一具有第一导电性的电阻本体，形成于一部分的硅层中，例如对该层进行掺杂；一介电层，例如介电常数大于8的介电层，位于本体区上方；一上电极，形成于介电层上；以及一对掺杂区，彼此相对且相邻于本体区。
附图说明
图1是绘示出根据本发明第一实施例的绝缘层上有硅层的电阻器；
图2是绘示出根据本发明第二实施例的绝缘层上有硅层的电阻器；
图3a是绘示出根据本发明实施例的电阻器俯视图；
图3b及图3c硅绘示出图3a中电阻器的剖面示意图；
图4是绘示出形成于相同芯片上的绝缘层上有硅层的晶体管以及电阻器；
图5a到图5f是绘示出制作一装置的流程剖面示意图；
图6是绘示出包含本发明电阻器的电路；及
图7是绘示出如本发明电阻器般制作于相同芯片的二极管。
符号说明：
100、100’～电阻器；102～基底；104～埋入绝缘层；106～半导体层；106a、106c～有源区；108～电阻本体；110、112、178、180～掺杂区；114～上电极；116～介电层；118～第一接头；120～第二接头；122～第一电流路径；124～第二电流路径；126～高介电常数层；130～隔离区；132、192～间隙壁；140～主动装置；142～源极区；144～漏极区；146～栅极介电层；148、184～栅极电极；150～有源区掩膜；152～沟槽；154～接触窗蚀刻终止层；156～内层介电层；158～接触插塞；160～硅部；162～硅化部；166～输入/输出接垫；168、170～电路部；172～第一二极管串行；174～第二二极管串行；176～二极管；188、190～掺杂部；194～导电区。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
以下说明本发明实施例的可减少漏电流的电阻器。上述电阻器可形成于一绝缘层上有半导体(semiconductor-on-insulator，SOI)的基底。在本实施例中，绝缘层上有半导体的基底较佳为一绝缘层上有硅层的基底，其包含一氧化硅层及一硅层层依序位于一基底上。绝缘层上有硅层的基底中的硅层可为一松弛硅层或是一应变硅层。
请参照图1，其绘示出一较佳实施例的电阻器100剖面示意图。在本实施例中，此装置是形成于一绝缘层上有硅层的基底，其包含一基底102，一埋入绝缘层104，及一半导体层106。电阻器100具有一本体区108或电阻本体，形成于一部分的硅层106中。一对掺杂区110及112系相对地形成于电阻本体108内并相邻于电阻本体108。
此处，可硅化上述掺杂区以形成低电阻区(未绘示)。另外，为了防止电阻器的本体区硅化，一迭层是形成于电阻本体108上，其包含一介电层116及位于上方的上电极114(通常为复晶硅)，如图1所示。可藉由形成于集成电路其它部分的晶体管中的介电层来形成介电层116。因此，介电层116的厚度是随着技术的日益提升而有缩小厚度的趋势。
如图1所示，掺杂区110及112电性连接于集成电路的其它部分。举例而言，电阻器100的一第一接头118可连接至接地电位(标示GND)，而一第二接头120可连接至一具有电位V的电路节点。电位V可高于接地电位。如此一来，电流沿着一电流路径122通过电阻器。电阻本体108是提供电阻器两端接头118及120之间的电阻。
一第二电流路径亦存在于电阻器两端接头118及120之间，如图1中标示124之处。第二电流路径124是与电流路径122并联而对电阻器100有不利的影响。随着介电层116厚度缩小，沿着第二电流路径124的电流会增加。这是因为当介电层的厚度小时，介电层116中会发生电荷载子的量子力学穿隧效应。根据本发明的实施例，使用高介电常数(high k)的材料作为介电层116，在维持相同的电容特性下可增加介电层的厚度。如此一来，可明显地抑制流经第二电流路径124的电流。
因此，在本发明实施例中，位于电阻本体108上方的介电层116包括一高介电常数(high k)介电层。使用高介电常数层，介电层116的厚度可明显大于利用氧化硅作为介电层。高介电常数层其介电常数大于8，较佳的介电常数大于10，而更佳的介电常数大于20。高介电常数层116包括择自：由氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、氮氧化锆(ZrON)、硅酸锆(ZrSiSO4)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化铈(CeO2)、氧化钛(TiO2)、氧化钽(Ta2O5)及其组合所组成族群的一材料。较佳地，高介电常数层116为氧化铪。介电层116可同时包括氧化硅(SiO2)、氮氧化硅(SiON)、或氮化硅(Si3N4)。
介电层的氧化硅等效厚度(EOT)大于5埃，较佳为大于10埃，而更佳为大于20埃。介电层的氧化硅实际厚度(physical thickness)大于5埃，较佳为大于20埃，而更佳为大于40埃。
上电极114包括一导电材料，例如包括：复晶硅或非晶硅、复晶硅锗、金属、金属氮化物、金属硅化物、金属氧化物及其组合。较佳地，上电极114包括具有一硅化层的复晶硅。
钼(Mo)、钨(W)、钛(Ti)、钽(Ta)、铂(Pt)及铪(Hf)等金属可作为部分的上电极114。金属氮化物可包括：氮化钼(MoN)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)，然而本发明未受限于此。金属硅化物可包括：硅化镍、硅化钴、硅化钨、硅化钛、硅化钽、硅化铂、硅化铒，然而本发明未受限于此。金属氧化物可包括：氧化钌、铟锡氧化物(ITO)，然而本发明未受限于此。
需注意的是电阻本体108厚度较佳为20到1000埃的范围，而更佳为20到400埃的范围。就其而言，第一电流路径122接近于电阻本体108与介电层116之间的界面。如此一来，需进行量测以确保界面108/116具有低于1010cm-2的界面捕获电荷密度(interface trap density)。界面缺陷将导致流经电阻器的电荷载子突然地被捕获或脱离，因而分别造成电流突然地减少或增加。此显示出电阻器中的电流噪声源。
为了降低电流噪声，电阻本体108上方的介电层116至少包括两层：一界面介电层128及一位于上方的高介电常数层126，如图2所示。较佳地，界面介电层128对于接触的电阻本体108具有良好的界面特性。在本实施例中，界面介电层128包括氧化硅(例如SiO2)或是氮氧化硅(例如SiOxNy)。
电阻本体108可为n型或是p型掺杂。与电阻本体108相邻的掺杂区110及112具有相同于电阻本体108的掺杂类型。较佳地，掺杂区110及112具有高掺杂浓度，例如在1018cm-3到5×1021cm-3的范围。电阻本体108掺杂浓度低且取决于所需的电阻率。典型地，掺杂浓度在1016cm-3到1019cm-3的范围。
图3a是绘示出根据本发明实施例的电阻器100俯视图或布局图。电阻器具有一宽度W及一长度L。在本实施例中，宽度W大于0.1微米，而较佳为大于1微米。在本实施例中，长度L大于0.1微米，而较佳为大于1微米。电阻器的详细结构请参照沿3b-3b’线及3c-3c’线的剖面示意图。
图3b是绘示出沿图3中3b-3b’线的剖面示意图。上电极114侧向延伸至隔离区130。隔离区130可包括现有所使用的隔离结构，例如浅沟槽隔离结构。浅沟槽隔离结构可包括一介电填充材料，例如由化学气相沉积所形成的氧化硅。此浅沟槽隔离结构亦可包括一沟槽衬氧化层(未绘示)位于沟槽边界。沟槽衬氧化层可包含或不包含氮。
其它的隔离类型亦可交替使用。举例而言，图1绘示出一有源区106被台地隔离(mesa isolation)所包围。可以理解电阻器可运用于利用沟槽隔离的绝缘层上有硅层的技术或是利用台地隔离的绝缘层上有硅层的技术。在台地隔离中，在形成晶体管或是电阻器之前，沟槽并无填入介电填充材料。
图3b中所绘示出的上电极具有一厚度t，其较佳为200到2000埃的范围。此电阻器结构可额外包含形成于上电极114侧边的间隙壁132。上电极114材料可与形成于集成电路另一部分中的晶体管栅极电极相同，如图4所示。
图3c是绘示出沿图3中3c-3c’线的剖面示意图。此图式显示出掺杂区110及112。
请参照图4，电阻器可形成于一有源区106c中，其邻近于一主动装置140，例如一晶体管。在图4中，晶体管140是形成于一有源区106a中且包含源极区142、漏极区、栅极介电层146、与栅极电极148。电阻器介电层116可与晶体管栅极介电层146具有相同或不同的介电材料。电阻器100的栅极电极114可与晶体管140的栅极电极148具有相同或不相同的材料。在典型的实施例中，掺杂区110及112之间的距离大于晶体管140通道长度(例如源极区142与漏极区144之间的距离)的2到100倍。
接着，以下配合图5a到图5f说明电阻器的制造方法。其与图3b的截面相同。首先请参照图5a，提供一绝缘层上有硅层的基底，其包含基底102、绝缘层104、及半导体层106，及用以在半导体层106中定义沟槽152的有源区掩膜150。半导体层106的厚度较佳为1000埃或是更薄。绝缘层104的厚度较佳为1200埃或是更薄。掩膜150可包括氮化硅，而较佳为一位于氧化硅层上方的氮化硅。
可藉由化学气相沉积将沟槽填充介电材料填入沟槽152，接着实施一化学机械研磨步骤。藉由这些步骤构成隔离区130。接着去除掩膜150，如图5b所示。
可实施一离子植入步骤以对有源区进行掺杂，其一部分会变成电阻本体108。离子植入的剂量取决于半导体层的电阻率以决定电阻器的电阻。举例而言，植入剂量在1013到1016cm-2的范围。
接着，介电层116是形成于有源区106上方，其包括一高介电常数材料，如图5c所示。介电层的实际厚度可大于5埃，较佳为大于20埃，而更佳为大于40埃。再者，介电层小于200埃，较佳微小于100埃，而更佳为小于50埃。
介电层116可与晶体管栅极介电层146一起形成于一半导体芯片中的不同部分(请参照图4)。经由与晶体管栅极介电层146一起形成的介电层116，无须进形额外的制程步骤。可使用之前所述的高介电常数介电材料。此高介电常数层可藉由化学气相沉积、溅镀沉积、或其它形成高介电常数介电材料的已知技术来形成之。
一界面层(请参照图2)可在形成高介电常数介电材料之前形成于本体区108上。此界面层可为一氧化硅层或是一氮氧化硅层并可藉由热氧化法及/或氮化法形成之。有源区106可在形成界面层之前，在含氢或含氮环境下进行额外处理。
请参照图5d，上电极114可接着沉积于介电层116上方。此上电极114材料可为非晶硅、复晶硅、复晶硅锗、金属、金属硅化物、或金属氮化物，如先前所述。上电极114材料可藉由现有技术形成之，例如化学气相沉积。举例而言，上电极114亦可藉由沉积硅及金属而形成之，接着在经由回火处理而形成一金属硅化电极，其包含一硅部160及一硅化部162。接着藉由微影技术图案化电极材料并藉由电浆蚀刻以形成电极114。至少在被电极114所覆盖的电阻器部分中保留该介电层116。对相邻于本体区108的掺杂区110及112(请参照图1、图2、或图3)进行掺杂以使得其与本体区108电性接触。
请参照图5e，间隙壁132可额外形成于电极114的侧边。可接着对上电极材料的沉积可藉由与沉积晶体管栅极电极材料相同的步骤来形成于不同部分的半导体芯片中，且上电极的蚀刻可与该晶体管的栅极电极蚀刻一起完成。图5d绘示出完成制作的上电极。接着可对未被间隙壁132或电极114覆盖的有源区106的掺杂区(110及112)进行另外的离子植入。一接触窗蚀刻终止层154可形成于电极114及间隙壁132。一内层介电层(ILD)156可形成电阻器上方，且接触孔系经由蚀刻ILD 156出至电阻器的电极114及掺杂区(110及112)。接着将导电材料(例如钨金属)填入接触孔以形成接触插塞158，如图5f所示。
本发明的电阻器可应用于一些电路中。图6是绘示出一范例，亦即一静电放电(ESD)保护电路。以下说明此电路。
图6是显示出本发明如何配置于集成电路保护电路。在此范例中，电阻器100及100’系耦接于输入/输出(I/O)接垫166与两电路部168及170之间。电阻器100及100’可为本发明中任一所述的电阻器。在此范例中，电路部168是标示为一输出电路且电路部170是标示为一输入电路。然而，可以了解到这些电路部可为任何需高压屏蔽的电路。
I/O接垫166是受到高压的任何节点。典型的节点为芯片与外界(例如外部电路连接至一被组装之系统或处理装置)之间的输入及输出点。接垫166为I/O接垫，其代表输入/输出。然而，需注意的是此处所指的I/O包含只供输入、只供输出、或提供输入及输出的接垫(或是受到高压的任何节点)。
图6的电路亦绘示出耦接于一供应电压源VDD(例如：5V、3.3V、2.5V、或1.8V)与I/O接垫166之间的第一二极管串行172及耦接于一供应电压源VSS与I/O接垫166之间的第二二极管串行174。每一二极管串行172及174包含一或多个二极管176。在本实施例中，二极管176包括美国专利申请案第10/641,813号所述的二极管。举例而言，二极管串行172可包含一耦接至I/O接垫166的具有p型掺杂区的二极管176，及另一具有n型掺杂区的二极管176(或是相同的二极管)耦接至供应电压源VDD。二极管串行174耦接于I/O接垫166与参考电压VSS(例如：接地)之间。在此情形中，一p型掺杂区系接地而n型掺杂区系耦接至接垫166。
图7是绘示出一闸式二极管(gated diode)176的剖面示意图，除了标号之外，图7与美国专利申请案第10/641,813号的图4相同。二极管176是形成于一半导体基底102。在其它范例中，此二极管可形成于半导体层106(例如图1或图2所示)。
此闸式二极管(gateddiode)176包含一n+型掺杂区178及一p+型掺杂区180，两者被一本体区182所隔开。栅极184位于本体区182上方并藉由一介电层186与其相隔。在本实施例中，栅极包含一n型掺杂部188及一相邻的p型掺杂部190。在其它实施例中，可使用其它导体来形成栅极184。图7亦绘示出间隙壁192及导电区194(例如：硅化物)，如先前所述。
在本实施例中，介电层186包括一高介电常数层。事实上，介电层186可藉由之前所述的用以形成电阻器的介电层116的相同层来形成之。结合形成电阻器100、二极管176、及晶体管140(例如：电路部168、170)的制程步骤以简化电路的制作，例如图6的ESD保护电路。
此处所述的二极管176是一特定范例，可轻易了解到美国专利申请案第10/641,813号中所揭示的任何二极管实施例均可运用于本发明。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (24)
1.一种半导体装置，包括：
一半导体层；
一本体区，形成于一部分的该半导体层中，该本体区掺杂有一第一导电性且具有一第一电阻率；
一第一接触区，形成于该半导体层中且邻近于该本体区，该第一接触区掺杂有该第一导电性；
一第二接触区，形成于该半导体层中且藉由该本体区而与该第一接触区相隔，该第二接触区掺杂有该第一导电性；
一介电层，位于该本体区上方，该介电层包括具有一介电常数大于8的材料；以及
一电极，位于该介电层上方。
2.根据权利要求1所述的半导体装置，其中该介电层的实际厚度大于5埃。
3.根据权利要求1所述的半导体装置，更包括一绝缘层，位于该半导体层下方。
4.根据权利要求1所述的半导体装置，其中该电极的宽度大于0.1微米，且该电极的长度大于1微米。
5.根据权利要求1所述的半导体装置，更包括：
多个间隙壁，形成在该电极侧边；以及
一蚀刻终止层，位于该电极及所述多个间隙壁上方。
6.一种半导体装置，包括：
一上方具有一绝缘层的硅层；
一本体区，形成于一部分的该硅层中；
一介电层，位于该本体区上方，该介电层包括一高介电常数层；
一上电极，位于该介电层上方；以及
一对掺杂区，形成于该硅层中，相对设置并与该本体区相邻，该对掺杂区掺杂有相同于该本体区的导电性。
7.根据权利要求6所述的半导体装置，其中该高介电常数层的介电常数大于8。
8.根据权利要求6所述的半导体装置，其中该介电层的实际厚度大于5埃。
9.根据权利要求6所述的半导体装置，其中该电极的宽度大于0.1微米，且该电极的长度大于1微米。
10.根据权利要求6所述的半导体装置，更包括：
多个间隙壁，形成在该电极侧边；以及
一蚀刻终止层，位于该电极及所述多个间隙壁上方。
11.根据权利要求6所述的半导体装置，更包括一浅沟槽隔离区，其与该硅层相邻。
12.一种半导体装置的形成方法，包括下列步骤：
提供一绝缘层上有硅层的基底，其包含覆盖于一绝缘层上的一硅层；
在一部分的该硅层中形成一具有第一导电性的电阻本体；
在该本体区上方形成一介电层，该介电层包括一介电常数大于8的材料；
在该介电层上形成一上电极；以及
形成一对具有该第一导电性的掺杂区，其彼此相对且相邻于该本体区。
13.根据权利要求12所述的半导体装置的形成方法，其中形成该电阻本体包括下列步骤：
形成一有源区；
在该有源区周围形成一隔离区；以及
对该有源区进行掺杂。
14.根据权利要求12所述的半导体装置的形成方法，其中形成该介电层包括下列步骤：
形成一界面氧化层；以及
形成一高介电常数的介电层。
15.根据权利要求12所述的半导体装置的形成方法，其中形成该对掺杂区更包括下列步骤：
对未被该上电极覆盖的部分的该硅层进行掺杂；
在该上电极的侧壁形成多个间隙壁；以及
对未被该上电极及所述多个间隙壁覆盖的部分的该硅层进行掺杂；
在该上电极及所述多个间隙壁上方沉积一蚀刻终止层；
在该蚀刻终止层上方形成一内层介电层；
在该内层介电层中形成多个接触孔；以及
在所述多个接触孔内填入一导电材料以形成接触插塞。
16.根据权利要求12所述的半导体装置的形成方法，其中该介电层的实际厚度大于5埃。
17.根据权利要求12所述的半导体装置的形成方法，其中该电极的宽度大于0.1微米，且该电极的长度大于0.1微米。
18.一种半导体装置，包括：
一基底；
一绝缘层位于该基底上方；
一有源区，形成于位于该绝缘层上方的一硅层中；
一本体区，形成于一部分的该硅层中且具有一第一导电性；
一界面层，邻近于该本体区上方；
一高介电常数层，位于该界面层上方，该高介电常数层包括具有一介电常数大于8的材料；
一上电极，位于该高介电常数层上方；以及
一对掺杂区，形成于该有源区中，相对设置并与该本体区相邻，且具有该第一导电性。
19.根据权利要求18所述的半导体装置，其中该高介电常数层包括择自：由氧化铝、氮氧化铪、硅酸铪、氧化锆、氮氧化锆、硅酸锆、氧化钇、氧化镧、氧化铈、氧化钛、氧化钽及其组合所组成族群的一材料。
20.根据权利要求19所述的半导体装置，更包括一第二有源区，位于该绝缘层上方，该第二有源区内包括一晶体管，且该晶体管包括一介电常数大于8的栅极介电层。
21.一静电放电保护电路，包括：
一输入/输出接垫；
一被保护电路；
一二极管，耦接至该输入/输出接垫与一参考电压节点之间；
一电阻，耦接至该输入/输出接垫与该电路之间，该电阻包括一本体区、一第一接触区，邻近该本体区以电性连接该本体区至该输入/输出接垫、一第二接触区，邻近该本体区以电性连接该本体区至该电路、一介电层，其位于该本体区上方且介电常数大于8、以及一电极，位于该介电层上方。
22.根据权利要求21所述的静电放电保护电路，其中该二极管包括：
一二极管本体区；
一二极管介电层，位于该二极管本体区上方且介电常数大于8；
一二极管电极，位于该二极管介电层上方；以及
一p型掺杂区及一n型掺杂区相对设置并邻近该二极管本体区。
23.根据权利要求21所述的静电放电保护电路，更包括一第二二极管耦接至该输入/输出接垫与一第二参考电压节点之间，其中该第二二极管包括：
一二极管本体区；
一二极管介电层，位于该二极管本体区上方且介电常数大于8；
一二极管电极，位于该二极管介电层上方；以及
一p型掺杂区及一n型掺杂区相对设置并邻近该二极管本体区。
24.根据权利要求23所述的静电放电保护电路，更包括：
一第二电路；以及
一第二电阻，耦接至该第二电路与该输入/输出接垫之间，该第二电阻包括一本体区、一第一接触区，邻近该本体区以电性连接该本体区至该输入/输出接垫、一第二接触区，邻近该本体区以电性连接该本体区至该第二电路、一介电层，其位于该本体区上方且介电常数大于8、以及一电极，位于该介电层上方。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US49631003P | 2003-08-18 | 2003-08-18 | |
| US60/496,310 | 2003-08-18 | ||
| US10/667,871 US7071052B2 (en) | 2003-08-18 | 2003-09-22 | Resistor with reduced leakage |
| US10/667,871 | 2003-09-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1624927A true CN1624927A (zh) | 2005-06-08 |
Family
ID=36102706
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNU2004200772827U Expired - Lifetime CN2731713Y (zh) | 2003-08-18 | 2004-08-17 | 半导体装置及静电放电保护电路 |
| CNA2004100582297A Pending CN1624927A (zh) | 2003-08-18 | 2004-08-17 | 半导体装置及其制造方法以及静电放电保护电路 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNU2004200772827U Expired - Lifetime CN2731713Y (zh) | 2003-08-18 | 2004-08-17 | 半导体装置及静电放电保护电路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7071052B2 (zh) |
| CN (2) | CN2731713Y (zh) |
| SG (1) | SG118214A1 (zh) |
| TW (1) | TWI231988B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103515195A (zh) * | 2012-06-26 | 2014-01-15 | 台湾积体电路制造股份有限公司 | 衬底电阻器及其制造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2002352783A1 (en) * | 2001-11-20 | 2003-06-10 | The Regents Of The University Of California | Methods of fabricating highly conductive regions in semiconductor substrates for radio frequency applications |
| US20050062131A1 (en) * | 2003-09-24 | 2005-03-24 | Murduck James Matthew | A1/A1Ox/A1 resistor process for integrated circuits |
| US7172930B2 (en) * | 2004-07-02 | 2007-02-06 | International Business Machines Corporation | Strained silicon-on-insulator by anodization of a buried p+ silicon germanium layer |
| US7544545B2 (en) * | 2005-12-28 | 2009-06-09 | Vishay-Siliconix | Trench polysilicon diode |
| US8558278B2 (en) | 2007-01-16 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained transistor with optimized drive current and method of forming |
| US7943961B2 (en) | 2008-03-13 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain bars in stressed layers of MOS devices |
| US7902000B2 (en) * | 2008-06-04 | 2011-03-08 | International Business Machines Corporation | MugFET with stub source and drain regions |
| US7808051B2 (en) | 2008-09-29 | 2010-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell without OD space effect in Y-direction |
| US7977743B2 (en) | 2009-02-25 | 2011-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alternating-doping profile for source/drain of a FET |
| US8053809B2 (en) * | 2009-05-26 | 2011-11-08 | International Business Machines Corporation | Device including high-K metal gate finfet and resistive structure and method of forming thereof |
| US8343819B2 (en) | 2010-01-14 | 2013-01-01 | International Business Machines Corporation | Extremely thin semiconductor-on-insulator (ETSOI) integrated circuit with on-chip resistors and method of forming the same |
| US8648438B2 (en) | 2011-10-03 | 2014-02-11 | International Business Machines Corporation | Structure and method to form passive devices in ETSOI process flow |
| US20130270647A1 (en) * | 2012-04-17 | 2013-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for nfet with high k metal gate |
| KR102191221B1 (ko) | 2014-09-23 | 2020-12-16 | 삼성전자주식회사 | 저항 소자 및 이를 포함하는 반도체 소자 |
| US10937872B1 (en) * | 2019-08-07 | 2021-03-02 | Vanguard International Semiconductor Corporation | Semiconductor structures |
| CN111916728B (zh) * | 2020-07-15 | 2022-09-23 | 中国科学院宁波材料技术与工程研究所 | 富锂锰基正极材料的电化学掺杂方法及掺杂富锂锰基正极材料 |
| US20230282726A1 (en) * | 2022-03-04 | 2023-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and manufacturing method |
Family Cites Families (128)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US153549A (en) * | 1874-07-28 | Improvement in automatic gas lighters and extinguishers | ||
| US30091A (en) * | 1860-09-18 | Shutter-bolt | ||
| US4069094A (en) * | 1976-12-30 | 1978-01-17 | Rca Corporation | Method of manufacturing apertured aluminum oxide substrates |
| JPS551103A (en) * | 1978-06-06 | 1980-01-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor resistor |
| US4497683A (en) * | 1982-05-03 | 1985-02-05 | At&T Bell Laboratories | Process for producing dielectrically isolated silicon devices |
| US4631803A (en) | 1985-02-14 | 1986-12-30 | Texas Instruments Incorporated | Method of fabricating defect free trench isolation devices |
| US4892614A (en) * | 1986-07-07 | 1990-01-09 | Texas Instruments Incorporated | Integrated circuit isolation process |
| JPH0640583B2 (ja) * | 1987-07-16 | 1994-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US4946799A (en) | 1988-07-08 | 1990-08-07 | Texas Instruments, Incorporated | Process for making high performance silicon-on-insulator transistor with body node to source node connection |
| JPH0394479A (ja) * | 1989-06-30 | 1991-04-19 | Hitachi Ltd | 感光性を有する半導体装置 |
| US5155571A (en) * | 1990-08-06 | 1992-10-13 | The Regents Of The University Of California | Complementary field effect transistors having strained superlattice structure |
| JP3019430B2 (ja) * | 1991-01-21 | 2000-03-13 | ソニー株式会社 | 半導体集積回路装置 |
| US5525828A (en) * | 1991-10-31 | 1996-06-11 | International Business Machines Corporation | High speed silicon-based lateral junction photodetectors having recessed electrodes and thick oxide to reduce fringing fields |
| US5338960A (en) * | 1992-08-05 | 1994-08-16 | Harris Corporation | Formation of dual polarity source/drain extensions in lateral complementary channel MOS architectures |
| US5461250A (en) | 1992-08-10 | 1995-10-24 | International Business Machines Corporation | SiGe thin film or SOI MOSFET and method for making the same |
| US5273915A (en) * | 1992-10-05 | 1993-12-28 | Motorola, Inc. | Method for fabricating bipolar junction and MOS transistors on SOI |
| EP0655785B1 (en) * | 1993-11-30 | 2001-10-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and its manufacturing method |
| KR950034754A (ko) * | 1994-05-06 | 1995-12-28 | 윌리엄 이. 힐러 | 폴리실리콘 저항을 형성하는 방법 및 이 방법으로부터 제조된 저항 |
| US5534713A (en) | 1994-05-20 | 1996-07-09 | International Business Machines Corporation | Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers |
| US5479033A (en) * | 1994-05-27 | 1995-12-26 | Sandia Corporation | Complementary junction heterostructure field-effect transistor |
| US5447884A (en) | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
| US6433382B1 (en) * | 1995-04-06 | 2002-08-13 | Motorola, Inc. | Split-gate vertically oriented EEPROM device and process |
| US5629544A (en) * | 1995-04-25 | 1997-05-13 | International Business Machines Corporation | Semiconductor diode with silicide films and trench isolation |
| US5955766A (en) * | 1995-06-12 | 1999-09-21 | Kabushiki Kaisha Toshiba | Diode with controlled breakdown |
| US5708288A (en) * | 1995-11-02 | 1998-01-13 | Motorola, Inc. | Thin film silicon on insulator semiconductor integrated circuit with electrostatic damage protection and method |
| TW335558B (en) | 1996-09-03 | 1998-07-01 | Ibm | High temperature superconductivity in strained SiSiGe |
| US6399970B2 (en) * | 1996-09-17 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | FET having a Si/SiGeC heterojunction channel |
| US5789807A (en) * | 1996-10-15 | 1998-08-04 | International Business Machines Corporation | On-chip power distribution for improved decoupling |
| US5811857A (en) * | 1996-10-22 | 1998-09-22 | International Business Machines Corporation | Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications |
| US5763315A (en) | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
| US5714777A (en) | 1997-02-19 | 1998-02-03 | International Business Machines Corporation | Si/SiGe vertical junction field effect transistor |
| JP4053647B2 (ja) * | 1997-02-27 | 2008-02-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US5906951A (en) | 1997-04-30 | 1999-05-25 | International Business Machines Corporation | Strained Si/SiGe layers on insulator |
| DE19720008A1 (de) * | 1997-05-13 | 1998-11-19 | Siemens Ag | Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung |
| US6027988A (en) * | 1997-05-28 | 2000-02-22 | The Regents Of The University Of California | Method of separating films from bulk substrates by plasma immersion ion implantation |
| US5894152A (en) * | 1997-06-18 | 1999-04-13 | International Business Machines Corporation | SOI/bulk hybrid substrate and method of forming the same |
| CA2295069A1 (en) | 1997-06-24 | 1998-12-30 | Eugene A. Fitzgerald | Controlling threading dislocation densities in ge on si using graded gesi layers and planarization |
| US6096591A (en) * | 1997-06-30 | 2000-08-01 | Advanced Micro Devices, Inc. | Method of making an IGFET and a protected resistor with reduced processing steps |
| US6221709B1 (en) * | 1997-06-30 | 2001-04-24 | Stmicroelectronics, Inc. | Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor |
| US6103599A (en) * | 1997-07-25 | 2000-08-15 | Silicon Genesis Corporation | Planarizing technique for multilayered substrates |
| US6495900B1 (en) * | 1997-11-12 | 2002-12-17 | Micron Technology, Inc. | Insulator for electrical structure |
| EP0923116A1 (en) * | 1997-12-12 | 1999-06-16 | STMicroelectronics S.r.l. | Process for manufacturing integrated multi-crystal silicon resistors in MOS technology and integrated MOS device comprising multi-crystal silicon resistors |
| US6100153A (en) * | 1998-01-20 | 2000-08-08 | International Business Machines Corporation | Reliable diffusion resistor and diffusion capacitor |
| US5972722A (en) * | 1998-04-14 | 1999-10-26 | Texas Instruments Incorporated | Adhesion promoting sacrificial etch stop layer in advanced capacitor structures |
| JP3265569B2 (ja) | 1998-04-15 | 2002-03-11 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6558998B2 (en) * | 1998-06-15 | 2003-05-06 | Marc Belleville | SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit |
| JP3403076B2 (ja) * | 1998-06-30 | 2003-05-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6100204A (en) * | 1998-07-28 | 2000-08-08 | Advanced Micro Devices, Inc. | Method of making ultra thin gate oxide using aluminum oxide |
| US6387739B1 (en) | 1998-08-07 | 2002-05-14 | International Business Machines Corporation | Method and improved SOI body contact structure for transistors |
| US6008095A (en) * | 1998-08-07 | 1999-12-28 | Advanced Micro Devices, Inc. | Process for formation of isolation trenches with high-K gate dielectrics |
| US6015993A (en) * | 1998-08-31 | 2000-01-18 | International Business Machines Corporation | Semiconductor diode with depleted polysilicon gate structure and method |
| JP2000132990A (ja) * | 1998-10-27 | 2000-05-12 | Fujitsu Ltd | 冗長判定回路、半導体記憶装置及び冗長判定方法 |
| US5965917A (en) * | 1999-01-04 | 1999-10-12 | Advanced Micro Devices, Inc. | Structure and method of formation of body contacts in SOI MOSFETS to elimate floating body effects |
| US6258664B1 (en) * | 1999-02-16 | 2001-07-10 | Micron Technology, Inc. | Methods of forming silicon-comprising materials having roughened outer surfaces, and methods of forming capacitor constructions |
| US6531741B1 (en) * | 1999-03-03 | 2003-03-11 | International Business Machines Corporation | Dual buried oxide film SOI structure and method of manufacturing the same |
| TW403969B (en) * | 1999-04-09 | 2000-09-01 | United Microelectronics Corp | Method for manufacturing metal oxide semiconductor |
| US6358791B1 (en) * | 1999-06-04 | 2002-03-19 | International Business Machines Corporation | Method for increasing a very-large-scale-integrated (VLSI) capacitor size on bulk silicon and silicon-on-insulator (SOI) wafers and structure formed thereby |
| US6362082B1 (en) * | 1999-06-28 | 2002-03-26 | Intel Corporation | Methodology for control of short channel effects in MOS transistors |
| US6737710B2 (en) * | 1999-06-30 | 2004-05-18 | Intel Corporation | Transistor structure having silicide source/drain extensions |
| US6339232B1 (en) * | 1999-09-20 | 2002-01-15 | Kabushika Kaisha Toshiba | Semiconductor device |
| US6303479B1 (en) * | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
| US6541343B1 (en) * | 1999-12-30 | 2003-04-01 | Intel Corporation | Methods of making field effect transistor structure with partially isolated source/drain junctions |
| US7391087B2 (en) | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
| US6255175B1 (en) * | 2000-01-07 | 2001-07-03 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with minimized parasitic Miller capacitance |
| TW503439B (en) * | 2000-01-21 | 2002-09-21 | United Microelectronics Corp | Combination structure of passive element and logic circuit on silicon on insulator wafer |
| US6475838B1 (en) * | 2000-03-14 | 2002-11-05 | International Business Machines Corporation | Methods for forming decoupling capacitors |
| US6359791B1 (en) * | 2000-03-23 | 2002-03-19 | Special Product Company | High density telecommunications enclosure and mounting assembly |
| JP3504212B2 (ja) * | 2000-04-04 | 2004-03-08 | シャープ株式会社 | Ｓｏｉ構造の半導体装置 |
| US6420218B1 (en) * | 2000-04-24 | 2002-07-16 | Advanced Micro Devices, Inc. | Ultra-thin-body SOI MOS transistors having recessed source and drain regions |
| US6281059B1 (en) * | 2000-05-11 | 2001-08-28 | Worldwide Semiconductor Manufacturing Corp. | Method of doing ESD protective device ion implant without additional photo mask |
| DE10025264A1 (de) * | 2000-05-22 | 2001-11-29 | Max Planck Gesellschaft | Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung |
| JP2001338988A (ja) * | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体装置及びその製造方法 |
| AU2001263211A1 (en) | 2000-05-26 | 2001-12-11 | Amberwave Systems Corporation | Buried channel strained silicon fet using an ion implanted doped layer |
| JP3843708B2 (ja) * | 2000-07-14 | 2006-11-08 | 日本電気株式会社 | 半導体装置およびその製造方法ならびに薄膜コンデンサ |
| JP2002043576A (ja) * | 2000-07-24 | 2002-02-08 | Univ Tohoku | 半導体装置 |
| US6429061B1 (en) | 2000-07-26 | 2002-08-06 | International Business Machines Corporation | Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation |
| FR2812764B1 (fr) | 2000-08-02 | 2003-01-24 | St Microelectronics Sa | Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu |
| JP2002076287A (ja) * | 2000-08-28 | 2002-03-15 | Nec Kansai Ltd | 半導体装置およびその製造方法 |
| JP4044276B2 (ja) * | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6413802B1 (en) | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| WO2002047168A2 (en) * | 2000-12-04 | 2002-06-13 | Amberwave Systems Corporation | Cmos inverter circuits utilizing strained silicon surface channel mosfets |
| US6414355B1 (en) | 2001-01-26 | 2002-07-02 | Advanced Micro Devices, Inc. | Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness |
| US6894324B2 (en) * | 2001-02-15 | 2005-05-17 | United Microelectronics Corp. | Silicon-on-insulator diodes and ESD protection circuits |
| US6518610B2 (en) * | 2001-02-20 | 2003-02-11 | Micron Technology, Inc. | Rhodium-rich oxygen barriers |
| US6475869B1 (en) * | 2001-02-26 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of forming a double gate transistor having an epitaxial silicon/germanium channel region |
| US6867101B1 (en) * | 2001-04-04 | 2005-03-15 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having a nitride/high-k/nitride gate dielectric stack by atomic layer deposition (ALD) and a device thereby formed |
| US6593181B2 (en) * | 2001-04-20 | 2003-07-15 | International Business Machines Corporation | Tailored insulator properties for devices |
| US6586311B2 (en) * | 2001-04-25 | 2003-07-01 | Advanced Micro Devices, Inc. | Salicide block for silicon-on-insulator (SOI) applications |
| JP2002329861A (ja) * | 2001-05-01 | 2002-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6489684B1 (en) * | 2001-05-14 | 2002-12-03 | Taiwan Semiconductor Manufacturing Company | Reduction of electromigration in dual damascene connector |
| US6952040B2 (en) | 2001-06-29 | 2005-10-04 | Intel Corporation | Transistor structure and method of fabrication |
| US6576526B2 (en) * | 2001-07-09 | 2003-06-10 | Chartered Semiconductor Manufacturing Ltd. | Darc layer for MIM process integration |
| US6891209B2 (en) * | 2001-08-13 | 2005-05-10 | Amberwave Systems Corporation | Dynamic random access memory trench capacitors |
| US6690082B2 (en) * | 2001-09-28 | 2004-02-10 | Agere Systems Inc. | High dopant concentration diffused resistor and method of manufacture therefor |
| US6521952B1 (en) * | 2001-10-22 | 2003-02-18 | United Microelectronics Corp. | Method of forming a silicon controlled rectifier devices in SOI CMOS process for on-chip ESD protection |
| US6555883B1 (en) * | 2001-10-29 | 2003-04-29 | Power Integrations, Inc. | Lateral power MOSFET for high switching speeds |
| US6621131B2 (en) | 2001-11-01 | 2003-09-16 | Intel Corporation | Semiconductor transistor having a stressed channel |
| JP4173658B2 (ja) * | 2001-11-26 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US6657259B2 (en) * | 2001-12-04 | 2003-12-02 | International Business Machines Corporation | Multiple-plane FinFET CMOS |
| US6657276B1 (en) * | 2001-12-10 | 2003-12-02 | Advanced Micro Devices, Inc. | Shallow trench isolation (STI) region with high-K liner and method of formation |
| US6600170B1 (en) * | 2001-12-17 | 2003-07-29 | Advanced Micro Devices, Inc. | CMOS with strained silicon channel NMOS and silicon germanium channel PMOS |
| JP2003282726A (ja) * | 2002-03-27 | 2003-10-03 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US6784101B1 (en) * | 2002-05-16 | 2004-08-31 | Advanced Micro Devices Inc | Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation |
| JP4136452B2 (ja) * | 2002-05-23 | 2008-08-20 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| AU2003238963A1 (en) * | 2002-06-07 | 2003-12-22 | Amberwave Systems Corporation | Semiconductor devices having strained dual channel layers |
| US6812103B2 (en) * | 2002-06-20 | 2004-11-02 | Micron Technology, Inc. | Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects |
| US6617643B1 (en) * | 2002-06-28 | 2003-09-09 | Mcnc | Low power tunneling metal-oxide-semiconductor (MOS) device |
| US6740535B2 (en) * | 2002-07-29 | 2004-05-25 | International Business Machines Corporation | Enhanced T-gate structure for modulation doped field effect transistors |
| US6686247B1 (en) * | 2002-08-22 | 2004-02-03 | Intel Corporation | Self-aligned contacts to gates |
| US6969618B2 (en) * | 2002-08-23 | 2005-11-29 | Micron Technology, Inc. | SOI device having increased reliability and reduced free floating body effects |
| JP4030383B2 (ja) * | 2002-08-26 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| DE10240423B4 (de) * | 2002-09-02 | 2007-02-22 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung |
| US6573172B1 (en) * | 2002-09-16 | 2003-06-03 | Advanced Micro Devices, Inc. | Methods for improving carrier mobility of PMOS and NMOS devices |
| US6730573B1 (en) * | 2002-11-01 | 2004-05-04 | Chartered Semiconductor Manufacturing Ltd. | MIM and metal resistor formation at CU beol using only one extra mask |
| US6720619B1 (en) * | 2002-12-13 | 2004-04-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices |
| US6919233B2 (en) * | 2002-12-31 | 2005-07-19 | Texas Instruments Incorporated | MIM capacitors and methods for fabricating same |
| US6924181B2 (en) * | 2003-02-13 | 2005-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Strained silicon layer semiconductor product employing strained insulator layer |
| US6921913B2 (en) * | 2003-03-04 | 2005-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel transistor structure with lattice-mismatched zone |
| US6794764B1 (en) * | 2003-03-05 | 2004-09-21 | Advanced Micro Devices, Inc. | Charge-trapping memory arrays resistant to damage from contact hole information |
| US6845034B2 (en) * | 2003-03-11 | 2005-01-18 | Micron Technology, Inc. | Electronic systems, constructions for detecting properties of objects, and assemblies for identifying persons |
| US6762448B1 (en) * | 2003-04-03 | 2004-07-13 | Advanced Micro Devices, Inc. | FinFET device with multiple fin structures |
| US7045849B2 (en) * | 2003-05-21 | 2006-05-16 | Sandisk Corporation | Use of voids between elements in semiconductor structures for isolation |
| US20040266116A1 (en) * | 2003-06-26 | 2004-12-30 | Rj Mears, Llc | Methods of fabricating semiconductor structures having improved conductivity effective mass |
| US20040262683A1 (en) * | 2003-06-27 | 2004-12-30 | Bohr Mark T. | PMOS transistor strain optimization with raised junction regions |
| US6891192B2 (en) * | 2003-08-04 | 2005-05-10 | International Business Machines Corporation | Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions |
| US6872610B1 (en) * | 2003-11-18 | 2005-03-29 | Texas Instruments Incorporated | Method for preventing polysilicon mushrooming during selective epitaxial processing |
| US7224068B2 (en) * | 2004-04-06 | 2007-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stable metal structure with tungsten plug |
| US7115974B2 (en) * | 2004-04-27 | 2006-10-03 | Taiwan Semiconductor Manfacturing Company, Ltd. | Silicon oxycarbide and silicon carbonitride based materials for MOS devices |
-
2003
- 2003-09-22 US US10/667,871 patent/US7071052B2/en not_active Expired - Lifetime
- 2003-11-27 SG SG200306932A patent/SG118214A1/en unknown
-
2004
- 2004-04-12 TW TW093110079A patent/TWI231988B/zh not_active IP Right Cessation
- 2004-08-17 CN CNU2004200772827U patent/CN2731713Y/zh not_active Expired - Lifetime
- 2004-08-17 CN CNA2004100582297A patent/CN1624927A/zh active Pending
-
2006
- 2006-06-12 US US11/451,045 patent/US20060226487A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103515195A (zh) * | 2012-06-26 | 2014-01-15 | 台湾积体电路制造股份有限公司 | 衬底电阻器及其制造方法 |
| CN103515195B (zh) * | 2012-06-26 | 2016-08-31 | 台湾积体电路制造股份有限公司 | 衬底电阻器及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN2731713Y (zh) | 2005-10-05 |
| US20060226487A1 (en) | 2006-10-12 |
| TWI231988B (en) | 2005-05-01 |
| US20050040493A1 (en) | 2005-02-24 |
| TW200509359A (en) | 2005-03-01 |
| US7071052B2 (en) | 2006-07-04 |
| SG118214A1 (en) | 2006-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN2731713Y (zh) | 半导体装置及静电放电保护电路 | |
| CN1320656C (zh) | 电容器及其制造方法 | |
| CN1331239C (zh) | 减少漏损的半导体二极管 | |
| US6894357B2 (en) | Gate stack for high performance sub-micron CMOS devices | |
| CN1172357C (zh) | 近环绕栅极及制造具有该栅极的硅半导体器件的方法 | |
| US7354843B2 (en) | Method of forming a capacitor that includes forming a bottom electrode in a strained silicon layer | |
| KR100780967B1 (ko) | 고전압용 쇼트키 다이오드 구조체 | |
| US20070040222A1 (en) | Method and apparatus for improved ESD performance | |
| TWI484567B (zh) | 半導體結構與其製造方法 | |
| US8912605B1 (en) | ESD protection circuit | |
| JP5389022B2 (ja) | 静電放電保護デバイスおよびこれを含む半導体デバイスの製造方法 | |
| KR20200045943A (ko) | 자기 정렬 접촉부 및 비아의 형성을 용이하게 하기 위한 마스크 층의 사용 | |
| US9231048B2 (en) | Capacitor and method of forming same | |
| CN112447721B (zh) | 半导体装置及其制造方法 | |
| US9653459B2 (en) | MOSFET having source region formed in a double wells region | |
| JP2009081385A (ja) | 半導体装置 | |
| US7176529B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN110364564B (zh) | 半导体器件及其制作方法 | |
| US6573576B2 (en) | Semiconductor device and method for fabricating the same | |
| US20020009842A1 (en) | High-voltage device and method for manufacturing high-voltage device | |
| US6768201B1 (en) | Semiconductor device and method for fabricating the same | |
| CN112447725B (zh) | 半导体装置及其制造方法 | |
| TWI582947B (zh) | 半導體結構與靜電放電防護電路 | |
| US20030113980A1 (en) | Method for manufacturing and structure of semiconductor assembly with a shallow trench device region | |
| TWI447847B (zh) | 半導體裝置及其製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |