CN103515195B - 衬底电阻器及其制造方法 - Google Patents

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Abstract

一种半导体结构可以包括位于衬底上的与诸如晶体管的其他器件同时形成的电阻器。图案化在衬底上形成的扩散阻挡层以形成电阻器和位于晶体管栅极下方的阻挡层。以与晶体管的栅极相同的方式和同时在电阻器上形成填充材料、第一连接件和第二连接件。去除填充材料以形成位于衬底上的电阻器。本发明还提供了衬底电阻器及其制造方法。

Description

衬底电阻器及其制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体结构及其形成方法。
背景技术
通常，电阻器是限制电流流动的无源电部件。电阻器可以由各种化合物和膜以及允许与电路连接的两条或者更多条引线构成。应用于电阻器的电压与流经电阻器的电流的比率被称为阻抗。阻抗按欧姆计算。
传统上，可以通过增大电阻器自身的尺寸来增大电阻器的阻抗。这种电阻器尺寸的增大与半导体管芯的小型化相反。因此，稳定地减小了电阻器尺寸。然而，制造小型化电阻器的工艺步骤可以引起阻抗的变化。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种形成半导体结构的方法，所述方法包括：在衬底上方形成电阻器；在所述电阻器和所述衬底上方沉积填充材料；图案化位于所述电阻器的中间区域上方的所述填充材料；在所述电阻器上方形成连接件，所述连接件位于所述填充材料的两侧；以及去除所述填充材料。
该方法进一步包括：在所述电阻器和所述连接件上方形成介电层；以及形成穿过所述介电层到达所述连接件的接触件。
该方法进一步包括：在所述衬底上方形成扩散阻挡层，其中，在所述衬底上方形成所述电阻器的同时通过同一工艺实施所述扩散阻挡层的形成。
该方法进一步包括：在所述扩散阻挡层上方形成第一晶体管栅极，其中，通过在所述电阻器上方形成所述连接件的同一工艺且同时实施所述第一晶体管栅极的形成；在所述扩散阻挡层上方沉积第二晶体管栅极，其中，通过在所述电阻器上方沉积所述填充物的同一工艺且同时实施所述第二晶体管栅极的沉积；以及图案化所述第二晶体管栅极，其中，通过图案化所述填充材料的同一工艺且同时实施所述第二晶体管栅极的图案化。
在该方法中，在所述衬底上方形成所述电阻器包括：在所述衬底中形成隔离区；以及在所述隔离区上方形成所述电阻器。
在该方法中，在所述电阻器上方形成所述连接件包括：在所述电阻器和所述填充材料上方沉积金属层；以及图案化位于所述电阻器上和所述填充材料的侧面上的所述金属层。
在该方法中，在所述电阻器上方沉积所述填充材料包括在所述电阻器上方沉积掺杂多晶硅。
在该方法中，在所述电阻器上方沉积所述填充材料包括在所述电阻器上方沉积介电材料。
根据本发明的另一方面，提供了一种形成半导体结构的方法，所述方法包括：在衬底中形成隔离区；在所述隔离区上方形成电阻器；在所述衬底、所述隔离区和所述电阻器上方沉积填充材料；实施所述填充材料的第一图案化，其中，所述填充材料仅覆盖所述电阻器；在所述填充材料、所述隔离区和所述衬底上方沉积介电层；实施所述填充材料的第二图案化，其中，所述填充材料仅覆盖所述电阻器的中间部分；在所述电阻器上形成第一连接件；在所述电阻器上形成第二连接件，其中，所述填充材料横向位于所述第一连接件和所述第二连接件之间；以及去除所述填充材料的部分。
在该方法中，去除所述填充材料的所述部分包括去除所述填充材料的全部。
该方法进一步包括：在所述衬底和所述隔离区上方形成扩散阻挡层，其中，通过在所述隔离区上方形成所述电阻器的同一工艺且同时实施所述扩散阻挡层的形成。
在该方法中，所述方法进一步包括在所述扩散阻挡层上方形成第一晶体管栅极，其中，通过在所述电阻器上形成所述第一连接件和在所述电阻器上形成所述第二连接件的同一工艺且同时实施所述第一晶体管栅极的形成。
该方法进一步包括：在所述扩散阻挡层上方沉积第二晶体管栅极，其中，与在所述电阻器上方沉积所述填充物的同时实施所述第二晶体管栅极的沉积；以及图案化所述第二晶体管栅极，其中，通过实施所述填充材料的所述第一图案化的同一工艺且同时实施所述第二晶体管栅极的图案化。
在该方法中，沉积所述填充材料包括在所述衬底、所述隔离区和所述电阻器上方沉积掺杂多晶硅。
在该方法中，沉积所述填充材料包括在所述衬底、所述隔离区和所述电阻器上方沉积介电材料。
根据本发明的又一方面，提供了一种半导体结构，包括：隔离区，位于衬底中；电阻器，位于所述隔离区上；第一连接件，位于所述电阻器上；第二连接件，位于所述电阻器上；以及间隔件，位于所述电阻器上，其中，所述间隔件横向位于所述第一连接件和所述第二连接件之间。
该半导体结构进一步包括：扩散阻挡层，位于所述衬底上方，其中，所述扩散阻挡层具有与所述电阻器相同的材料，并且所述扩散阻挡层的高度与在垂直于所述衬底的顶面的方向上从所述衬底的顶面测量的所述电阻器的高度相同。
该半导体结构进一步包括：晶体管栅极，位于所述扩散阻挡层上方，其中，所述晶体管栅极具有与所述第一连接件和所述第二连接件相同的材料。
在该半导体结构中，所述间隔件进一步包括：底层，所述底层包括半导体材料；以及顶层，所述顶层包括介电材料。
该半导体结构进一步包括：晶体管栅极，位于所述扩散阻挡层上方，所述晶体管栅极包括底部和顶部，所述底部具有与所述底层相同的材料，以及所述顶部具有与所述第一连接件和所述第二连接件相同的材料。
附图说明
为了更好地理解本实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1至图7用截面图示出了根据实施例制造半导体器件结构的步骤；以及
图8用截面图示出了半导体器件结构的第二示例性实施例。
具体实施方式
将参考图1至图7描述形成半导体器件结构的各种步骤。现在将具体参考在附图中所示的实施例。只要可能，在附图和描述中使用相同的参考数字以指定相同或相似部件。在附图中，为了清楚和方便，可以放大形状和厚度。根据本发明，该描述尤其涉及方法和装置的元件形成部分，或者更直接地与方法和装置共同协作的元件形成部分。应该理解，未具体示出或者描述的元件可以采用本领域技术人员公知的各种形式。一旦获知本发明，多种选择和改进对于本领域技术人员是显而易见的。
整个本说明书中引用“一个实施例”或“某个实施例”意味着本发明的至少一个实施例包括结合实施例所描述的特定部件、结构或特征。因此，在整个本说明书的各个位置中出现的短语“在一个实施例中”或“在某个实施例中”不一定都指的是同一个实施例。而且，在一个或多个实施例中可以以任何合适的方式组合特定部件、结构或特征。应该理解，以下附图没有按比例绘制；而这些附图只是为了说明的目的。
现在参考图1，示出了包括衬底110、第一隔离区120、第二隔离区122、栅极介电层130和扩散阻挡层140的半导体管芯100的部分。衬底110可以包括体硅、或者绝缘体上硅（SOI）衬底的掺杂或未掺杂的有源层。通常，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上硅锗（SGOI）或者它们的组合的半导体材料层。可以使用的其他衬底包括多层衬底、梯度衬底或者混合定向衬底。
衬底110可以包括有源器件（为了清楚，在图1中未示出）。本领域的普通技术人员应意识到，可以使用各种有源器件，诸如晶体管、电容器、电阻器、它们的组合等生成用于半导体管芯100的设计的结构和功能要求。可以使用任意合适的方法形成有源器件。
衬底110也可以包括金属化层（为了清楚，在图1中也未示出）。金属化层可以形成在有源器件上方并且被设计成连接各种有源器件以形成功能电路。金属化层（未示出）可以由介电材料（例如，低k介电材料）和导电材料（例如，铜）的交错层形成并且可以通过任意合适的工艺（诸如沉积、镶嵌、双镶嵌等）来形成该金属化层。
第一隔离区120和第二隔离区122可以是浅沟槽隔离（STI）区，并且可以通过蚀刻衬底110形成沟槽和用介电材料填充该沟槽来形成第一隔离区120和第二隔离区122。根据实施例，可以使用诸如氧化物材料、高密度等离子（HDP）氧化物等的介电材料来填充隔离区。
在图1所示的中间阶段之前，衬底110接收使用例如原子层沉积（ALD）、物理汽相沉积（PVD）、化学汽相沉积（CVD）或者用于栅极介电层沉积的其他可接受的方法形成在衬底上方的栅极介电层130。在一个实施例中，可以沉积高k栅极介电层。高k电介质的介电常数k大于二氧化硅（氧化物）的介电常数，或者大于约3.9。使用的材料可以是任意高k栅极电介质；在一个实例中，使用诸如氧化铪的铪基材料。其他高k栅极电介质可以包括氮化硅；氮氧化物；金属氧化物，诸如HfO2,HfZrOx,HfSiOx,HfTiOx,HfAlOx等以及它们的组合和多层。
扩散阻挡层140可以形成在栅极介电层130上方。扩散阻挡层140可以帮助防止掺杂剂从掺杂多晶硅栅极（参见图3的第一栅极结构270）穿过栅极介电层130扩散到衬底110中，这种扩散可以导致工艺问题并且影响器件的性能。可以使用例如ALD、PVD、CVD或者用于扩散阻挡层沉积的其他可接受的方法来沉积扩散阻挡层140。扩散阻挡层可以由钛、氮化钛、钽、氮化钽或者它们的组合形成。在一个实施例中，扩散阻挡层140的厚度可以在约5埃和约100埃之间。
图2用截面图示出了在形成第一栅极结构270、第二栅极结构280和电阻器结构290的额外的工艺步骤以后的图1的半导体管芯100。从图1的中间工艺状态转换到图2的横截面的第一步骤是多晶硅层（未示出）沉积，随后是硬掩模层（未示出）沉积。两层都可以通过ALD、PVD、CVD或者其他可接受的方法沉积。多晶硅层可以由诸如硅的元素半导体、诸如硅锗的合金半导体或者诸如砷化镓或者磷化铟的化合物半导体形成。在一个实施例中，多晶硅层是硅。然后，可以通过注入工艺掺杂多晶硅层以将p型或者n型杂质引入多晶硅层。
硬掩模层（未示出）是防止在蚀刻工艺期间去除诸如多晶硅层的下覆结构的保护层。在一个实施例中，硬掩模层可以包括单个氮化硅层。在另一个实施例中，硬掩模层包括诸如氧化硅层的氧化物层和诸如氮化硅层（Si3N4）的上覆氮化物层。可以通过诸如在包括氧化物、H2O、NO或者它们的组合的环境中的湿或者干热氧化的任意氧化工艺，或者通过CVD技术来形成氧化物层。本领域技术人员应该理解，可以使用其他掩模材料和/或结构来形成硬掩模层。例如，可以使用其他材料、单层、三层或者更多层等。
在硬掩模层（未示出）沉积之后，图案化硬掩模层并且根据该图案蚀刻多晶硅层、扩散阻挡层140和栅极介电层130。在这种方式中，第一栅极结构270的第一多晶硅部分250和第二栅极结构280的第二多晶硅部分252形成在衬底110上方，同时电阻器结构290的填充部分260形成在第二隔离区122上方。第一多晶硅部分250是用于晶体管的栅极结构的部分，而在后续工艺中去除第二多晶硅部分252和填充部分260。图案化扩散阻挡层140形成了扩散阻挡层140的三个独立的部分。这些部分中的两个部分可以用在用于晶体管的栅极结构中，而第三部分，即，电阻器材料142部分可以用作衬底电阻器。
在可选实施例中，可以在扩散阻挡层140的顶部上的图案化层内形成的沟槽或者开口内从扩散阻挡层140的顶面外延生长第一栅极结构270的第一多晶硅部分250、第二栅极结构280的第二多晶硅部分252和电阻器结构290的填充部分260。在生长这些部分以后，可以如上所述图案化和蚀刻扩散阻挡层140和栅极介电层130。因为该工艺是本领域内公知的，所以本文中没有重复具体细节。
本领域技术人员应该意识到，在半导体管芯形成期间，填充部分260可以包括其他材料。例如，在一个实施例中，填充部分260可以包括在接下来的步骤中所讨论的金属。在另一个实施例中，填充部分260可以是参考图4所讨论的介电材料和第一层间介电层420。在又一个实施例中，填充部分260可以包括参考图3所讨论的间隔件材料和栅极间隔件310。因此，用于填充部分260的材料不限于多晶硅，因为在后续步骤中会去除填充部分260以使电阻器材料142具有更高和更可控的阻抗值。
参考图3，栅极间隔件310形成在第一栅极结构270、第二栅极结构280和电阻器结构290上。栅极间隔件包括第一栅极间隔件层320和第二栅极间隔件层330并通过在先前形成的结构上均匀沉积两个间隔件层（未示出）来形成该栅极间隔件。间隔件层可以包括SiN、氮氧化物、SiC、SiON、氧化物等并且可以通过ALD、PVD、CVD或者其他可接受的方法来形成该间隔件层。例如，然后图案化栅极间隔件310以通过各向异性蚀刻工艺从结构的水平表面去除间隔件层。在一个实施例中，第一栅极间隔件层320包括SiON而第二栅极间隔件层330包括SiN。在另一个实施例中，栅极间隔件310仅由与上面的栅极间隔件层类似地形成的单个栅极间隔件层形成并且由相同材料形成。
在栅极间隔件310的形成以后，形成源极/漏极区340。在一个实施例中，可以通过在衬底110中形成凹槽（未示出）并且在凹槽中外延生长材料来形成源极/漏极区340。在一个实施例中，可以通过各向异性蚀刻来形成凹槽。可选地，可以通过依靠各向同性定向的蚀刻工艺（isotropicorientation dependent etching process）来形成凹槽，其中，可以使用四甲基氢氧化胺（TMAH）等作为蚀刻剂。在形成凹槽之后，可以通过在凹槽内外延生长材料来形成源极/漏极区340。在外延工艺期间，诸如HCl气体的蚀刻气体可以（作为蚀刻气体）被添加到工艺气体中，使得选择性地在凹槽中但不在栅极结构或者电阻器结构上生长源极/漏极区340。在可选实施例中，没有添加蚀刻气体，或者蚀刻气体的总量小，使得源极/漏极区340的薄层形成在栅极结构和电阻器结构上。在又一个实施例中，第一栅极结构270、第二栅极结构280和电阻器结构290可以覆盖有防止在其上外延生长的牺牲层（未示出）。可以通过上述的注入方法或者通过随着材料生长的原位掺杂来掺杂源极/漏极区340。
源极/漏极区340的形成方法可以包括ALD；诸如减压CVD（RPCVD）、金属有机物化学汽相沉积（MOCVD）的CVD或者其他可应用的方法。根据源极/漏极区340的期望组分，用于外延的前体可以包括含硅气体和含锗气体，诸如SiH4和GeH4等，并且调节含硅气体和含锗气体的部分压力以修改锗与硅的原子比。
在另一个实施例中，形成源极/漏极区340以传递位于第一栅极结构270和第二栅极结构280下方的沟槽区上的应变。在衬底110包括硅的一个实施例中，然后通过选择性外延生长（SEG）工艺利用具有不同于硅的晶格常数的诸如硅锗、硅碳等材料来形成源极/漏极区340。源极/漏极区340和在第一栅极结构270和第二栅极结构280下方形成的沟槽区的压力源材料之间的晶格失配将应力传递到沟槽区中，从而增加了载流子迁移率和器件的整体性能。可以通过上述的注入方法或者通过随着材料生长的原位掺杂来掺杂源极/漏极区340。
在图4中，第一蚀刻停止层410可以形成在第一栅极结构270、第二栅极结构280、电阻器结构290、源极/漏极区340和衬底110的暴露部分上方以提供用于后续蚀刻工艺的控制点。第一蚀刻停止层410可以是诸如SiN、SiON等的介电材料。根据一个实施例，可以通过ALD、PVD、CVD或者其他可接受的方法来形成第一蚀刻停止层410。
第一层间介电（ILD）层420可以形成在第一蚀刻停止层410上方。可以通过ALD、PVD、CVD、旋涂玻璃（SOG）或者用于形成ILD的其他可接受的方法来形成第一ILD层420。第一ILD层420可以包括掺杂的或者未掺杂的氧化硅，但是可以可选地使用其他材料，诸如低k材料、他们的的组合等。在第一ILD层420形成之后，可以使用诸如化学机械抛光（CMP）工艺的合适技术来平坦化第一蚀刻停止层410、第一ILD层420、第一栅极结构270、第二栅极结构280和电阻器结构290。
在形成第一蚀刻停止层410和第一ILD层420之后，如图5所示，可以形成第一栅极结构270和第二栅极结构280的金属部分230以及电阻器结构290的第一电阻器连接件240和第二电阻器连接件242。可以通过去除第一栅极结构270的第一多晶硅部分250的部分、第二栅极结构280的第二多晶硅部分252和电阻器结构290的填充部分260并且用金属部分代替这些部分来形成这些金属部分。金属层（未示出）可以均匀沉积在多晶硅部分、第一蚀刻停止层410和第一ILD层420上方。然后，图案化金属层以形成第一栅极结构270和第二栅极结构280的金属部分230以及电阻器结构290的第一电阻器连接件240和第二电阻器连接件242。金属层可以包括金属氮化物、金属硅化物、金属氧化物和金属。第一电阻器连接件240和第二电阻器连接件242可以允许电阻器材料142与位于电阻器结构290上方的部件物理和电接触。金属氮化物的实例包括氮化钨、氮化钼、氮化钛和氮化钽或者它们的组合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或者它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或者它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。
图6示出了电阻器结构290的填充部分260的去除。可以去除填充部分260而不去除位于其下的电阻器材料142或者电阻器连接件240。去除填充部分260可以防止填充部分260用作与位于其下的电阻器材料142的并联电阻器，并因此降低了第一电阻器连接件240和第二电阻器连接件242之间的阻抗值。在一个实施例中，可以通过自对准蚀刻工艺用Cl2、HBr、NF3和O2的蚀刻化学物质来去除填充部分260。
在图7中，第二蚀刻停止层610可以形成在第一蚀刻停止层410、第一ILD层420、第一栅极结构270、第二栅极结构280和电阻器结构290上方以提供用于后续蚀刻工艺的控制点。第二蚀刻停止层610可以是诸如SiN、SiON等的介电材料。根据一个实施例，可以通过ALD、PVD、CVD或者其他可接受的方法来形成第二蚀刻停止层610。
第二层间介电（ILD）层620可以形成在第二蚀刻停止层610上方。可以通过与上文关于第一ILD层420所述的方法和类似材料来形成第二ILD层620。在第二ILD层620形成之后，可以使用诸如化学机械抛光（CMP）工艺的合适的技术来平坦化第二ILD层620。
在形成和平坦化第二ILD层620之后，第一接触件630、第二接触件632、第三接触件634和第四接触件636可以分别地形成在第一栅极结构270、第二栅极结构280以及第一电阻器连接件240和第二电阻器连接件242上方，以允许与穿过第二ILD层620的结构物理和电接触。
第一接触件630、第二接触件632、第三接触件634和第四接触件636可以包括铜，但可以可选地使用其他材料，诸如铝或者钨。例如，可以通过使用例如合适的光刻掩模和蚀刻工艺形成穿过第二ILD层620和第二蚀刻停止层610的开口来形成第一接触件630、第二接触件632、第三接触件634和第四接触件636。在形成开口之后，可以使用晶种层（未示出）和诸如电化学镀层的电镀工艺来形成第一接触件630、第二接触件632、第三接触件634和第四接触件636，但是根据材料，可以可选地使用其他形成工艺，诸如溅射、蒸镀或者等离子增强CVD（PEVCD）工艺。一旦第一接触件630、第二接触件632、第三接触件634和第四接触件636的开口填充有导电材料，就可以去除开口外部的任何多余的导电材料，可以使用例如CMP工艺平坦化第一接触件630、第二接触件632、第三接触件634和第四接触件636以及第二ILD层620。
电阻器结构290包括电阻器材料142、第一电阻器连接件240和第二电阻器连接件242。第三接触件634和第四接触件636通过第一电阻器连接件240和第二电阻器连接件242提供与电阻器材料142的电接触。如通过以上讨论所示，形成用于电阻器结构的材料和工艺与用于形成晶体管的工艺相同，因此不需要实施任何特殊工艺。可以通过电阻器材料层的厚度来控制电阻器材料142的阻抗。例如，在一个实施例中，电阻器材料142包括厚度为约2nm的TiN，其具有约600Ohms/square的阻抗。在另一个实施例中，电阻器材料142包括厚度为约5nm的TiN，其具有约1500Ohms/square的阻抗。
在另一个实施例中，如图8所示，填充部分260的部分仍然位于电阻器材料142的顶面上。在该实施例中，通过剩余的填充部分260来减小电阻器结构290的总阻抗，因为填充部分260和电阻器材料142在第一电阻器连接件240和第二电阻器连接件242之间创建了两个并联电阻器。例如，在一个实施例中，电阻器材料142包括厚度为约2nm的TiN而填充部分260包括厚度为约30nm的掺杂硅。两种材料在第一电阻器连接件240和第二电阻器连接件242之间具有300Ohms/square的总阻抗。
一个实施例是形成半导体结构的方法，方法包括在衬底上方形成电阻器；在电阻器和衬底上方沉积填充材料；以及图案化位于电阻器的中间区域上方的填充材料。方法进一步包括：在电阻器上方形成连接件，其中，连接件位于填充材料的两侧；以及去除填充材料。
另一个实施例是形成半导体结构的方法，方法包括：在衬底中形成隔离区；在隔离区上方形成电阻器；在衬底、隔离区和电阻器上方沉积填充材料；以及实施填充材料的第一图案化，其中，填充材料仅覆盖电阻器。方法进一步包括在填充材料、隔离区和衬底上方沉积介电层；实施填充材料的第二图案化，其中，填充材料仅覆盖电阻器的中间部分；在电阻器上形成第一连接件，在电容器上形成第二连接件，其中，填充材料横向位于第一连接件和第二连接件之间；以及去除填充材料的部分。
又一个实施例是半导体结构，包括：位于衬底中的隔离区、位于隔离区上的电阻器、位于电阻器上的第一连接件和位于电阻器上的第二连接件。半导体结构进一步包括位于电阻器上的间隔件，其中，间隔件横向位于第一连接件和第二连接件之间。
尽管已经详细地描述了本实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明的主旨和范围的情况下，做各种不同的改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所使用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (20)

1.一种形成半导体结构的方法，所述方法包括：
在衬底上方形成电阻器；
在所述电阻器和所述衬底上方沉积填充材料；
图案化位于所述电阻器的中间区域上方的所述填充材料；
在所述电阻器上方形成第一连接件和第二连接件，所述第一连接件和所述第二连接件位于所述填充材料的相对两侧；以及
去除设置在所述第一连接件和所述第二连接件之间的所述填充材料。
2.根据权利要求1所述的形成半导体结构的方法，进一步包括：
在所述电阻器、所述第一连接件和所述第二连接件上方形成介电层；以及
形成穿过所述介电层到达所述第一连接件和所述第二连接件的接触件。
3.根据权利要求1所述的形成半导体结构的方法，进一步包括：
在所述衬底上方形成扩散阻挡层，其中，在所述衬底上方形成所述电阻器的同时通过同一工艺实施所述扩散阻挡层的形成。
4.根据权利要求3所述的形成半导体结构的方法，进一步包括：
在所述扩散阻挡层上方形成第一晶体管栅极，其中，通过在所述电阻器上方形成所述第一连接件和所述第二连接件的同一工艺且同时实施所述第一晶体管栅极的形成；
在所述扩散阻挡层上方沉积第二晶体管栅极，其中，通过在所述电阻器和所述衬底上方沉积所述填充材料的同一工艺且同时实施所述第二晶体管栅极的沉积；以及
图案化所述第二晶体管栅极，其中，通过图案化所述填充材料的同一工艺且同时实施所述第二晶体管栅极的图案化。
5.根据权利要求1所述的形成半导体结构的方法，其中，在所述衬底上方形成所述电阻器包括：
在所述衬底中形成隔离区；以及
在所述隔离区上方形成所述电阻器。
6.根据权利要求1所述的形成半导体结构的方法，其中，在所述电阻器上方形成所述第一连接件和所述第二连接件包括：
在所述电阻器和所述填充材料上方沉积金属层；以及
图案化位于所述电阻器上和所述填充材料的侧面上的所述金属层。
7.根据权利要求1所述的形成半导体结构的方法，其中，在所述电阻器上方沉积所述填充材料包括在所述电阻器上方沉积掺杂多晶硅。
8.根据权利要求1所述的形成半导体结构的方法，其中，在所述电阻器上方沉积所述填充材料包括在所述电阻器上方沉积介电材料。
9.一种形成半导体结构的方法，所述方法包括：
在衬底中形成隔离区；
在所述隔离区上方形成电阻器；
在所述衬底、所述隔离区和所述电阻器上方沉积填充材料；
实施所述填充材料的第一图案化，其中，所述填充材料仅覆盖所述电阻器；
在所述填充材料、所述隔离区和所述衬底上方沉积介电层；
实施所述填充材料的第二图案化，其中，所述填充材料仅覆盖所述电阻器的中间部分；
在所述电阻器上形成第一连接件；
在所述电阻器上形成第二连接件，其中，所述填充材料横向位于所述第一连接件和所述第二连接件之间；以及
去除所述填充材料设置在所述第一连接件和所述第二连接件之间的部分。
10.根据权利要求9所述的形成半导体结构的方法，其中，去除所述填充材料的所述部分包括去除所述填充材料的全部。
11.根据权利要求9所述的形成半导体结构的方法，进一步包括：
在所述衬底和所述隔离区上方形成扩散阻挡层，其中，通过在所述隔离区上方形成所述电阻器的同一工艺且同时实施所述扩散阻挡层的形成。
12.根据权利要求11所述的形成半导体结构的方法，其中，所述方法进一步包括在所述扩散阻挡层上方形成第一晶体管栅极，其中，通过在所述电阻器上形成所述第一连接件和在所述电阻器上形成所述第二连接件的同一工艺且同时实施所述第一晶体管栅极的形成。
13.根据权利要求12所述的形成半导体结构的方法，进一步包括：
在所述扩散阻挡层上方沉积第二晶体管栅极，其中，与在所述衬底、隔离区域和所述电阻器上方沉积所述填充材料的同时实施所述第二晶体管栅极的沉积；以及
图案化所述第二晶体管栅极，其中，通过实施所述填充材料的所述第一图案化的同一工艺且同时实施所述第二晶体管栅极的图案化。
14.根据权利要求9所述的形成半导体结构的方法，其中，沉积所述填充材料包括在所述衬底、所述隔离区和所述电阻器上方沉积掺杂多晶硅。
15.根据权利要求9所述的形成半导体结构的方法，其中，沉积所述填充材料包括在所述衬底、所述隔离区和所述电阻器上方沉积介电材料。
16.一种半导体结构，包括：
隔离区，位于衬底中；
电阻器，位于所述隔离区上；
第一连接件，位于所述电阻器上；
第二连接件，位于所述电阻器上；以及
间隔件，位于所述电阻器上，其中，所述间隔件横向位于所述第一连接件和所述第二连接件之间。
17.根据权利要求16所述的半导体结构，进一步包括：
扩散阻挡层，位于所述衬底上方，其中，所述扩散阻挡层具有与所述电阻器相同的材料，并且所述扩散阻挡层的高度与在垂直于所述衬底的顶面的方向上从所述衬底的顶面测量的所述电阻器的高度相同。
18.根据权利要求17所述的半导体结构，进一步包括：
晶体管栅极，位于所述扩散阻挡层上方，其中，所述晶体管栅极具有与所述第一连接件和所述第二连接件相同的材料。
19.根据权利要求17所述的半导体结构，其中，所述间隔件进一步包括：
底层，所述底层包括半导体材料；以及
顶层，所述顶层包括介电材料。
20.根据权利要求19所述的半导体结构，进一步包括：
晶体管栅极，位于所述扩散阻挡层上方，所述晶体管栅极包括底部和顶部，所述底部具有与所述底层相同的材料，以及所述顶部具有与所述第一连接件和所述第二连接件相同的材料。
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