JP2010153736A - 抵抗素子、および、その製造方法 - Google Patents

Abstract

【課題】抵抗素子の特性のバラツキが発生することを抑制し、製造歩留まり、および、信頼性を向上する。
【解決手段】抵抗体膜ＴＭを基板上に形成後、その抵抗体膜ＴＭ上にて抵抗素子３１１の実効抵抗部ＪＴに対応する領域の面を被覆し、他の領域の面が露出するように、ハードマスク層Ｍ１を形成する。そして、そのハードマスク層Ｍ１を被覆するように導電体膜ＤＭを抵抗体膜ＴＭ上に形成後、その導電体膜ＤＭ上にて一対の電極層３１３を設ける領域の面を被覆し、他の領域の面が露出するように、フォトレジストマスク層ＰＭ２を形成する。そして、ハードマスク層Ｍ１およびフォトレジストマスク層ＰＭ２をマスクとして用いて、抵抗体膜ＴＭおよび導電体膜ＤＭについてパターン加工を実施する。
【選択図】図８

Description

本発明は、抵抗素子、および、その製造方法に関する。特に、本発明は、抵抗体パターン層上に一対の電極層が間隔を空けて設けられている抵抗素子、および、その製造方法に関する。

半導体装置においては、抵抗素子などの受動素子が設けられている。受動素子である抵抗素子は、たとえば、半導体基板に不純物をドーピングすることで抵抗体が形成されている。

この他に、抵抗素子としては、抵抗体膜をパターン加工することで設けられた抵抗体パターン層上に、一対の電極層が間隔を空けて設けられているものが、提案されている。

ここでは、抵抗体パターン層は、たとえば、低温下で成膜するスパッタ法などの成膜方法によって、Ｔａなどの金属を窒化した金属窒化物や、その金属と絶縁材料との合金の抵抗体膜を成膜後、その抵抗体膜を所定形状にパターン加工することで形成される。

そして、一対の電極層は、たとえば、抵抗体パターン層を絶縁膜で被覆して開口（コンタクトホール）を形成後、その開口に導電体を埋め込むように成膜し、パターン加工することによって形成される（たとえば、特許文献１参照）。

特開２００４−３５６１５９号公報

しかしながら、上記においては、開口による段差に起因して、開口内部における電極の被覆性が悪化して、開口内部にて抵抗が増大する場合があるために、抵抗素子の抵抗値について、バラツキが発生する場合がある。つまり、開口部分にて、抵抗体の表面全体を被覆せずに導電体が埋め込まれる場合があるため、この不具合が生ずる場合がある。

一般に、段差被覆性は、段差と開口の比に依存し、開口が小さくなると悪化する。このため、この場合には、上記の不具合が顕在化する場合がある。

このように、抵抗素子においては抵抗体に対する電極のカバレッジが十分でないことに起因して、特性のバラツキが発生する場合があるために、抵抗素子の製造歩留まりの低下や、信頼性の悪化が生ずる場合がある。

したがって、本発明においては、特性のバラツキの発生を抑制し、製造歩留まり、および、信頼性を向上することが可能な、抵抗素子、および、その製造方法を提供する。

本発明の抵抗素子の製造方法は、抵抗体膜をパターン加工することによって基板上に設けられた抵抗体パターン層と、導電体膜をパターン加工することによって前記抵抗体パターン層上に間隔を空けて設けられており、前記抵抗体パターン層に接続された一対の電極層とを有する抵抗素子を形成する抵抗素子形成工程を具備しており、前記抵抗素子形成工程は、前記抵抗体膜を前記基板上に形成する抵抗体膜形成ステップと、前記抵抗体膜上にて前記抵抗素子の実効抵抗部に対応する領域の面を被覆し、他の領域の面が露出するように、第１マスク層を形成する第１マスク層形成ステップと、前記第１マスク層を被覆するように、前記導電体膜を前記抵抗体膜上に形成する導電体膜形成ステップと、前記導電体膜上にて前記一対の電極層を設ける領域の面を被覆し、他の領域の面が露出するように、第２マスク層を形成する第２マスク層形成ステップと、前記第１マスク層および前記第２マスク層をマスクとして用いて、前記抵抗体膜および前記導電体膜についてパターン加工を実施することによって、前記抵抗体膜から前記抵抗体パターン層を形成すると共に、前記導電体膜から前記一対の電極層を形成する抵抗体膜・導電体膜パターン加工ステップとを有する。

本発明の抵抗素子は、基板上に設けられた抵抗体パターン層と、前記抵抗体パターン層上にて間隔を空けて設けられており、前記抵抗体パターン層に接続されている一対の電極層とを具備しており、前記抵抗体パターン層は、当該抵抗体パターン層上において前記一対の電極層が接続されている領域以外の領域に位置する実効抵抗部に、絶縁層が設けられており、前記一対の電極層は、前記絶縁層を介して前記実効抵抗部の両端部上を被覆する部分を含むように形成されており、前記抵抗体パターン層にて前記一対の電極層が設けられた部分の側面は、前記一対の電極層の側面に沿うように形成されている。

本発明においては、抵抗体膜を基板上に形成後、その抵抗体膜上にて抵抗素子の実効抵抗部に対応する領域の面を被覆し、他の領域の面が露出するように、第１マスク層（絶縁層）を形成する。そして、その第１マスク層を被覆するように導電体膜を抵抗体膜上に形成後、その導電体膜上にて一対の電極層を設ける領域の面を被覆し、他の領域の面が露出するように、第２マスク層を形成する。そして、第１マスク層および第２マスク層をマスクとして用いて、抵抗体膜および導電体膜についてパターン加工を実施する。これにより、抵抗体膜から抵抗体パターン層を形成すると共に、導電体膜から一対の電極層を形成する。このようにすることで、一対の電極層は、第１マスク層（絶縁層）を介して実効抵抗部の両端部上を被覆する部分を含むように形成される。そして、抵抗体パターン層にて一対の電極層が設けられた部分の側面は、一対の電極層の側面に沿うように形成される。

本発明によれば、特性のバラツキの発生を抑制し、製造歩留まり、および、信頼性を向上することが可能な、抵抗素子、および、その製造方法を提供する。

以下より、本発明の実施形態について説明する。

[構成]
図１と図２は、本発明の実施形態に係る抵抗素子３１１の要部について、模式的に示す図である。ここで、図１は、断面図である。一方で、図２は、上面図である。図１においては、図２に示すＸ１−Ｘ２部分の断面について示している。

抵抗素子３１１は、図１に示すように、基板１０１の一方の面側に形成されている。

基板１０１は、たとえば、半導体基板であり、一方の面においては、トランジスタなどの能動素子（図示なし）が形成されている。

そして、これと共に、図１に示すように、基板１０１の一方の面には、下地絶縁膜２０１が設けられており、抵抗素子３１１は、この下地絶縁膜２０１上に設けられている。この下地絶縁膜２０１は、たとえば、シリコン酸化物などの絶縁材料によって形成されている。

抵抗素子３１１は、図１および図２に示すように、抵抗体パターン層３１２と、一対の電極層３１３とを有する。

抵抗体パターン層３１２は、図１に示すように、基板１０１に設けられた下地絶縁膜２０１上に、設けられている。ここでは、図２に示すように、基板１０１の面（ｘｙ面）において、矩形形状になるようにパターン加工されている。この抵抗体パターン層３１２は、金属窒化物、金属と絶縁材料との合金の少なくとも一方を用いて形成されている。たとえば、抵抗体パターン層３１２は、ＴａＮ，ＨｆＮ，ＺｒＮなどの金属窒化物を用いて形成されている。

一対の電極層３１３は、図１および図２に示すように、抵抗体パターン層３１２上において、互いが間隔を空けて設けられており、抵抗体パターン層３１２に電気的に接続されている。一対の電極層３１３は、たとえば、金属材料のような導電材料を用いて形成されている。

本実施形態の抵抗素子３１１においては、図１に示すように、抵抗体パターン層３１２上において、一対の電極層３１３が接続されている領域以外の領域に位置する実効抵抗部ＪＴに、ハードマスク層Ｍ１が設けられている。つまり、実効抵抗部ＪＴは、抵抗体パターン層３１２において、一対の電極層３１３が間を空けて並ぶｘ方向にて当該抵抗体パターン層３１２上に一対の電極層３１３が接続された部分以外の領域部分であり、この部分の上に、ハードマスク層Ｍ１が設けられている。

具体的には、図１および図２に示すように、ｘ方向に延在する抵抗体パターン層３１２において中央に位置する領域部分を被覆するように、ハードマスク層Ｍ１が、矩形形状でパターン加工されている。このハードマスク層Ｍ１は、たとえば、シリコン酸化物などの絶縁材料によって形成されている。詳細については後述するが、このハードマスク層Ｍ１は、抵抗体膜（図示なし）を抵抗体パターン層３１２へパターン加工する工程にて、ハードマスクとして用いられる。

そして、上記した一対の電極層３１３のそれぞれは、図１に示すように、このハードマスク層Ｍ１を介して実効抵抗部ＪＴの両端部上を被覆する部分を含むように形成されている。

具体的には、図１に示すように、一対の電極層３１３は、ｘ方向に延在する抵抗体パターン層３１２において両端に位置する部分が、抵抗体パターン層３１２に接続するように形成されている。そして、ｘ方向に延在する抵抗体パターン層３１２にて中央に位置する実効抵抗部ＪＴにおいては、この実効抵抗部ＪＴの両端部にて、一対の電極層３１３は、ハードマスク層Ｍ１上に形成されている。つまり、一対の電極層３１３は、ｘ方向において断面が階段状になるように形成されている。

また、図１および図２に示すように、抵抗体パターン層３１２にて一対の電極層３１３が設けられた部分の側面は、一対の電極層３１３の側面に沿うように形成されている。つまり、抵抗体パターン層３１２のｘ方向における両端部分は、ｘｙ面の断面が、一対の電極層３１３の断面と同一形状になるように形成されている。

そして、下地絶縁膜２０１上においては、図１に示すように、平坦化膜４０１が抵抗素子３１１を被覆するように設けられている。

この平坦化膜４０１は、たとえば、シリコン酸化物などの絶縁材料によって形成されている。

平坦化膜４０１上においては、図１に示すように、配線５１１が設けられている。

配線５１１は、図１に示すように、一対の電極層３１３のそれぞれの上方に設けられており、平坦化膜４０１に設けられたコンタクトＢ１を介して、一対の電極層３１３のそれぞれに電気的に接続されている。各配線５１１は、図１および図２に示すように、ｘ方向に延在するように形成されている。

コンタクトＢ１は、図１に示すように、一対の電極層３１３のそれぞれに対して、複数が設けられている。たとえば、図２に示すように、４つのコンタクトＢ１が、一対の電極層３１３のそれぞれに対して、ｘ方向とｙ方向とにおいて、２つずつ並ぶように設けられている。

上記の配線５１１とコンタクトＢ１とのそれぞれは、金属などの導電材料によって形成されている。

[製造方法]
以下より、本実施形態において、上記の抵抗素子３１１を製造する製造方法の要部について説明する。

図３から図１０は、本発明の実施形態に係る抵抗素子３１１の製造方法において、各工程にて製造される要部を示す図である。この図３から図１０において、（ａ）は、断面図であり、（ｂ）は、上面図である。（ａ）においては、（ｂ）に示すＸ１−Ｘ２部分の断面について示している。

まず、図３に示すように、下地絶縁膜２０１と抵抗体膜ＴＭとを形成する。

ここでは、図３（ａ）に示すように、下地絶縁膜２０１が基板１０１の一方の面の全体を被覆するように、下地絶縁膜２０１を設ける。

具体的には、基板１０１において、トランジスタなどの能動素子（図示なし）が形成された一方の面に、たとえば、シリコン酸化物などの絶縁材料を成膜することで、下地絶縁膜２０１の形成を実施する。
たとえば、膜厚が、１００ｎｍになるように、下地絶縁膜２０１を形成する。

そして、図３（ａ），（ｂ）に示すように、下地絶縁膜２０１上に抵抗体膜ＴＭを設ける。

ここでは、金属窒化物、金属と絶縁材料との合金の少なくとも一方を用いて、抵抗体膜ＴＭを形成する。

たとえば、ＴａＮなどの金属窒化物を、抵抗体として下地絶縁膜２０１上に成膜することで、抵抗体膜ＴＭの形成を実施する。この他に、金属にＳｉＯ_２や、ＳｉＮを添加した合金（ＴａＳｉＯ_２，ＴａＳｉＮ）を用いて、抵抗体膜ＴＭの形成を実施してもよい。

この抵抗体膜ＴＭの形成は、たとえば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて行う。この他に、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法のように、低温下での成膜方法を用いて、抵抗体を成膜してもよい。

つぎに、図４に示すように、絶縁体膜ＺＭを設ける。

ここでは、図４（ａ），（ｂ）に示すように、抵抗体膜ＴＭ上に、絶縁体膜ＺＭを形成する。

具体的には、シリコン酸化物などの絶縁材料によって、絶縁体膜ＺＭを形成する。
たとえば、膜厚が、１００ｎｍになるように、この絶縁体膜ＺＭを形成する。
この他に、シリコン窒化物（ＳｉＮ）や、Ｔａ_２Ｏ_５，ＺｒＯ，ＨｆＯ_２等の金属酸化物を用いて、形成しても良い。

この絶縁体膜ＺＭの形成は、抵抗体膜ＴＭの形成と同様に、たとえば、ＡＬＤ装置を用いて行う。つまり、抵抗体膜ＴＭの形成と絶縁体膜ＺＭの形成とを、同一のＡＬＤ装置内において、順次、連続して行う。よって、高い製造効率で、絶縁体膜ＺＭの形成と、抵抗体膜ＴＭの形成とを実施できる。

つぎに、図５に示すように、ハードマスク層Ｍ１を設ける。

ここでは、図５（ａ），（ｂ）に示すように、抵抗体膜ＴＭの上にて、上述した抵抗素子３１１の実効抵抗部ＪＴに対応する領域の面を被覆し、他の領域の面が露出するように、ハードマスク層Ｍ１を形成する。

ハードマスク層Ｍ１の形成においては、まず、図５（ａ），（ｂ）に示すように、このハードマスク層Ｍ１を形成する領域を被覆するように、フォトレジストマスク層ＰＭ１を設ける。

具体的には、前工程にて形成した絶縁体膜ＺＭ（図４参照）上に、感光性樹脂をスピンコート法で塗布して感光性樹脂膜（図示なし）を成膜する。その後、フォトリソグラフィ技術によって、その感光性樹脂膜（図示なし）をパターン加工することで、フォトレジストマスク層ＰＭ１を設ける。

そして、このフォトレジストマスク層ＰＭ１を用いて、絶縁体膜ＺＭ（図４参照）についてエッチング処理を実施することで、絶縁体膜ＺＭをハードマスク層Ｍ１にパターン加工する。

たとえば、エッチング処理は、ＲＩＥ，ＩＣＰなどのように異方性があるドライエッチング処理によって実施する。異方性があるドライエッチング処理の実施においては、サイドエッチングが殆どされないため、微細に加工をすることができる。

そして、たとえば、アッシング処理によって、フォトレジストマスク層ＰＭ１をハードマスク層Ｍ１上から除去する。

つぎに、図６に示すように、導電体膜ＤＭを設ける。

ここでは、図６（ａ），（ｂ）に示すように、ハードマスク層Ｍ１を被覆するように、この導電体膜ＤＭを抵抗体膜ＴＭの上に形成する。

具体的には、スパッタリング法によって、金属材料を抵抗体膜ＴＭの上に成膜することで、この導電体膜ＤＭを形成する。

たとえば、下記の条件にて、導電体膜ＤＭの形成を実施する。
・材料：ＡｌＣｕ，ＴｉＮ，ＴａＮ等
・膜厚：５００ｎｍ等

つぎに、図７に示すように、フォトレジストマスク層ＰＭ２を設ける。

ここでは、図７（ａ），（ｂ）に示すように、導電体膜ＤＭの上にて、抵抗素子３１１の一対の電極層３１３を設ける領域の面を被覆し、他の領域の面が露出するように、フォトレジストマスク層ＰＭ２を形成する。

このフォトレジストマスク層ＰＭ２の形成においては、まず、導電体膜ＤＭの上にフォトレジスト膜（図示なし）を形成する。

そして、フォトリソグラフィ技術によって、このフォトレジスト膜（図示なし）を、フォトレジストマスク層ＰＭ２にパターン加工する。

ここでは、図７（ａ）に示すように、フォトレジストマスク層ＰＭ２が、ハードマスク層Ｍ１と導電体膜ＤＭとを介して、実効抵抗部ＪＴの両端部上を被覆する部分を含むように、フォトレジスト膜（図示なし）をパターン加工する。

つぎに、図８に示すように、抵抗体パターン層３１２と一対の電極層３１３とを形成する。

ここでは、図８（ａ），（ｂ）に示すように、ハードマスク層Ｍ１およびフォトレジストマスク層ＰＭ２をマスクとして用いて、抵抗体膜ＴＭおよび導電体膜ＤＭについてパターン加工を実施する。つまり、ハードマスク層Ｍ１およびフォトレジストマスク層ＰＭ２をマスクとして、抵抗体膜ＴＭおよび導電体膜ＤＭについてエッチング処理を実施することで、抵抗体パターン層３１２と一対の電極層３１３とに、パターン加工する。これによって、抵抗体膜ＴＭから抵抗体パターン層３１２が形成されると共に、導電体膜ＤＭから一対の電極層３１３が形成される。

たとえば、上記のエッチング処理は、ＲＩＥ，ＩＣＰなどのように異方性があるドライエッチング処理によって実施する。異方性があるドライエッチング処理の実施においては、サイドエッチングが殆どされないため、微細に加工をすることができる。

具体的には、図８（ｂ）に示すように、基板１０１の面（ｘｙ面）において、矩形形状になるように抵抗体パターン層３１２を形成する。

そして、図８（ａ）に示すように、実効抵抗部ＪＴの両端部にて、一対の電極層３１３がハードマスク層Ｍ１上に位置する部分を含むように、一対の電極層３１３を形成する。

そして、このパターン加工によって、図８（ａ），（ｂ）に示すように、抵抗体パターン層３１２にて一対の電極層３１３が設けられた部分の側面が、一対の電極層３１３の側面に沿うように形成される。

このように、本実施形態では、抵抗体膜ＴＭと導電体膜ＤＭとについて、一括してドライエッチング処理することで、パターン加工を実施する。

そして、このパターン加工の実施後に、たとえば、アッシング処理によって、フォトレジストマスク層ＰＭ２を除去する。

つぎに、図９に示すように、平坦化膜４０１を設ける。

ここでは、図９（ａ），（ｂ）に示すように、下地絶縁膜２０１上において平坦化膜４０１が抵抗素子３１１を被覆するように、平坦化膜４０１を設ける。

具体的には、プラズマＣＶＤ法やＨＤＰ−ＣＶＤ法によって、絶縁材料を下地絶縁膜２０１上に被覆した後に、ＣＭＰ処理をすることで、この平坦化膜４０１を形成する。

つぎに、図１０に示すように、コンタクトＢ１を設ける。

ここでは、図１０（ａ），（ｂ）に示すように、平坦化膜４０１において一対の電極層３１３に対応する部分に、コンタクトＢ１を形成する。たとえば、図１０（ｂ）に示すように、一対の電極層３１３のそれぞれに対して、４つのコンタクトＢ１がｘ方向とｙ方向とにおいて２つずつ並ぶように形成する。

具体的には、平坦化膜４０１において、コンタクトＢ１を形成する部分にコンタクトホールを形成する。その後、たとえば、ＣＶＤ法によって、Ｗなどの導電材料を、そのコンタクトホールに埋め込むように成膜後、その表面について、ＣＭＰ処理などの平坦化処理を実施することで、コンタクトＢ１を形成する。

つぎに、図１，図２に示したように、配線５１１を形成する。

ここでは、図１，図２に示したように、配線５１１がコンタクトＢ１を介して各電極層３１３に電気的に接続するように、配線５１１を設ける。

具体的には、たとえば、アルミニウムなどの導電体膜（図示なし）を平坦化膜４０１上に成膜した後、フォトリソグラフィ技術によって、その金属導電膜についてパターン加工することで、各配線５１１を形成する。

以上のように、本実施形態においては、抵抗体膜ＴＭを基板上に形成後、その抵抗体膜ＴＭ上にて抵抗素子３１１の実効抵抗部ＪＴに対応する領域の面を被覆し、他の領域の面が露出するように、ハードマスク層Ｍ１を形成する。そして、そのハードマスク層Ｍ１を被覆するように導電体膜ＤＭを抵抗体膜ＴＭ上に形成後、その導電体膜ＤＭ上にて一対の電極層３１３を設ける領域の面を被覆し、他の領域の面が露出するように、フォトレジストマスク層ＰＭ２を形成する。そして、ハードマスク層Ｍ１およびフォトレジストマスク層ＰＭ２をマスクとして用いて、抵抗体膜ＴＭおよび導電体膜ＤＭについてパターン加工を実施する。これにより、抵抗体膜ＴＭから抵抗体パターン層３１２を形成すると共に、導電体膜ＤＭから一対の電極層３１３を形成する。

このように、本実施形態では、一対の電極層３１３へパターン加工される導電体膜ＤＭを成膜する際には、段差が少ないため、抵抗体膜ＴＭ上において導電体膜ＤＭが十分に被覆して形成される。

よって、本実施形態は、抵抗素子３１１の特性のバラツキが発生することを抑制し、製造歩留まり、および、信頼性を向上することができる。

この本実施形態の作用・効果に関して、以下より、具体的に説明する。

図１１，図１２，図１３は、本発明の実施形態とは異なる抵抗素子３１１ｃの製造方法において、各工程にて製造される要部を示す図である。この図１１〜図１３は、断面図を示している。

一般に、抵抗素子３１１ｃを製造する際には、図１１（ａ）に示すように、まず、下地絶縁膜２０１ｃと抵抗体膜ＴＭｃとを、順次、基板１０１ｃ上に形成する。

つぎに、図１１（ｂ）に示すように、抵抗体パターン層３１２ｃを形成する。

ここでは、フォトレジストマスク層ＰＭ１ｃを用いて、抵抗体膜ＴＭｃについてエッチング処理を実施することで、抵抗体膜ＴＭｃを抵抗体パターン層３１２ｃへパターン加工する。そして、たとえば、アッシング処理によって、フォトレジストマスク層ＰＭ１ｃを除去する。

つぎに、図１１（ｃ）に示すように、絶縁体膜ＺＭｃを設ける。

ここでは、たとえば、シリコン窒化膜（図示なし）とシリコン酸化膜（図示なし）とを積層して、絶縁体膜ＺＭｃを抵抗体パターン層３１２ｃ上に形成する。

つぎに、図１２（ｄ）に示すように、絶縁体膜ＺＭｃに開口ＫＫｃを形成する。

ここでは、絶縁体膜ＺＭｃ上において開口ＫＫｃを形成する部分の表面が露出するように、フォトレジストマスク層ＰＭ２ｃを形成後、絶縁体膜ＺＭｃについてエッチング処理をすることで、この開口ＫＫｃを形成する。そして、たとえば、アッシング処理によって、フォトレジストマスク層ＰＭ２ｃを除去する。

つぎに、図１２（ｅ）に示すように、導電体膜ＤＭｃを設ける。

ここでは、開口ＫＫｃ内を埋め込むように絶縁体膜ＺＭｃ上に導電材料を成膜することで、この導電体膜ＤＭｃを絶縁体膜ＺＭｃ上に形成する。

つぎに、図１２（ｆ）に示すように、一対の電極層３１３ｃを形成する。

ここでは、導電体膜ＤＭｃ（（ｅ）参照）上において、一対の電極層３１３ｃを形成する部分の表面を被覆するように、フォトレジストマスク層ＰＭ３ｃを形成後、導電体膜ＤＭｃについてエッチング処理をすることで、この一対の電極層３１３ｃを形成する。そして、たとえば、アッシング処理によって、フォトレジストマスク層ＰＭ３ｃを除去する。

つぎに、図１３（ｇ）に示すように、平坦化膜４０１ｃを設ける。

ここでは、絶縁体膜ＺＭｃ上において平坦化膜４０１ｃが抵抗素子３１１ｃを被覆するように、平坦化膜４０１ｃを設ける。

つぎに、図１３（ｈ）に示すように、コンタクトＢ１ｃと配線５１１ｃとを形成する。

ここでは、平坦化膜４０１ｃにおいて一対の電極層３１３ｃに対応する部分に、コンタクトＢ１ｃを形成する。そして、配線５１１ｃがコンタクトＢ１ｃを介して各電極層３１３ｃに電気的に接続するように、配線５１１ｃを設ける。

一般的には、一対の電極層３１３ｃへパターン加工される導電体膜ＤＭｃの成膜の際には、上記した図１２（ｅ）にて示したように、絶縁体膜ＺＭｃのよる段差が、抵抗体膜ＴＭｃ上において、開口ＫＫｃの周囲に存在する。

これに対して、本実施形態においては、図６に示したように、一対の電極層３１３へパターン加工される導電体膜ＤＭを成膜する際には、ハードマスク層Ｍ１による段差が、抵抗体膜ＴＭ上に存在するのみであり、段差が少ない。

このため、本実施形態は、抵抗体膜ＴＭ上において導電体膜ＤＭが十分に被覆して形成されるので、上記したように、抵抗素子３１１の特性のバラツキが発生することを抑制し、製造歩留まり、および、装置の信頼性を向上することができる。

また、本実施形態においては、図８に示したように、抵抗体膜ＴＭと導電体膜ＤＭとについて、一括してパターン加工を実施することで、抵抗体パターン層３１２と一対の電極層３１３とを設けている。

これに対して、従来においては、図１１（ｂ）と図１２（ｆ）とに示すように、抵抗体膜ＴＭｃと導電体膜ＤＭｃとのそれぞれを、別個に、パターン加工し、抵抗体パターン層３１２ｃと一対の電極層３１３ｃとを設けている。

よって、本実施形態は、工程数を削減可能であるので、抵抗素子３１１の製造を、効率的に実施することができる。

また、本実施形態においては、抵抗体パターン層３１２の実効抵抗部ＪＴのパターン加工については、フォトレジストマスクをマスクとして用いずに、ハードマスク層Ｍ１を用いている。フォトレジストマスクの場合には、その剥離のためにアッシング処理を実施して、抵抗体パターン層３１２の実効抵抗部ＪＴが酸化される場合があるので、抵抗値に変動が生ずる場合がある。しかし、本実施形態では、ハードマスク層Ｍ１を用いており、抵抗体パターン層３１２の実効抵抗部ＪＴ上に、そのまま残しているので、実効抵抗部ＪＴの表面が、アッシング処理の実施によって酸化されることがない。

また、上記の他に、本実施形態においては、一対の電極層３１３は、上記のような工程を経て、ハードマスク層Ｍ１を介して実効抵抗部ＪＴの両端部上を被覆する部分を含むように形成される。そして、抵抗体パターン層３１２にて一対の電極層３１３が設けられた部分の側面は、一対の電極層３１３の側面に沿うように形成される。このため、本実施形態の抵抗素子３１１においては、抵抗体に対する電極のカバレッジを容易に大きくすることができる。

よって、本実施形態は、抵抗素子３１１の特性のバラツキが発生することを抑制し、製造歩留まり、および、信頼性を向上することができる。

本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。

たとえば、上記の実施形態においては、抵抗体パターン層３１２の実効抵抗部ＪＴ以外の部分、および、導電体膜ＤＭのパターン加工については、感光性樹脂から形成したフォトレジストマスク層ＰＭ２を、マスクとして用いた場合について説明した。しかしながら、これに限定されない。この部分に関しても、ＳｉＯ_２などのように感光性樹脂でない材料から形成したハードマスクをマスクとして用いて、パターン加工を実施してもよい。

また、この他に、抵抗体パターン層３１２の実効抵抗部ＪＴのパターン加工については、ハードマスク層Ｍ１の他に、フォトレジストマスクをマスクとして用いてもよい。

なお、上記の実施形態において、基板１０１は、本発明の基板に相当する。また、上記の実施形態において、抵抗素子３１１は、本発明の抵抗素子に相当する。また、上記の実施形態において、抵抗体パターン層３１２は、本発明の抵抗体パターン層に相当する。また、上記の実施形態において、電極層３１３は、本発明の電極層に相当する。また、上記の実施形態において、導電体膜ＤＭは、本発明の導電体膜に相当する。また、上記の実施形態において、実効抵抗部ＪＴは、本発明の実効抵抗部に相当する。また、上記の実施形態において、ハードマスク層Ｍ１は、本発明の第１マスク層に相当する。また、上記の実施形態において、フォトレジストマスク層ＰＭ２は、本発明の第２マスク層に相当する。また、上記の実施形態において、抵抗体膜ＴＭは、本発明の抵抗体膜に相当する。また、上記の実施形態において、縁体膜ＺＭは、本発明の絶縁体膜に相当する。

図１は、本発明の実施形態に係る抵抗素子の要部について、模式的に示す図である。 図２は、本発明の実施形態に係る抵抗素子の要部について、模式的に示す図である。 図３は、本発明の実施形態に係る抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図４は、本発明の実施形態に係る抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図５は、本発明の実施形態に係る抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図６は、本発明の実施形態に係る抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図７は、本発明の実施形態に係る抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図８は、本発明の実施形態に係る抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図９は、本発明の実施形態に係る抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図１０は、本発明の実施形態に係る抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図１１は、本発明の実施形態とは異なる抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図１２は、本発明の実施形態とは異なる抵抗素子の製造方法において、各工程にて製造される要部を示す図である。 図１３は、本発明の実施形態とは異なる抵抗素子の製造方法において、各工程にて製造される要部を示す図である。

符号の説明

１０１：基板、２０１：下地絶縁膜、３１１：抵抗素子、３１２：抵抗体パターン層、３１３：電極層、４０１：平坦化膜、５１１：配線、ＤＭ：導電体膜、Ｍ１：ハードマスク層、ＰＭ１：フォトレジストマスク層、ＰＭ２：フォトレジストマスク層、ＪＴ：実効抵抗部、ＴＭ：抵抗体膜、ＺＭ：絶縁体膜

Claims (9)

1. 抵抗体膜をパターン加工することによって基板上に設けられた抵抗体パターン層と、導電体膜をパターン加工することによって前記抵抗体パターン層上に間隔を空けて設けられており、前記抵抗体パターン層に接続された一対の電極層とを有する抵抗素子を形成する抵抗素子形成工程
   を具備しており、
   前記抵抗素子形成工程は、
   前記抵抗体膜を前記基板上に形成する抵抗体膜形成ステップと、
   前記抵抗体膜上にて前記抵抗素子の実効抵抗部に対応する領域の面を被覆し、他の領域の面が露出するように、第１マスク層を形成する第１マスク層形成ステップと、
   前記第１マスク層を被覆するように、前記導電体膜を前記抵抗体膜上に形成する導電体膜形成ステップと、
   前記導電体膜上にて前記一対の電極層を設ける領域の面を被覆し、他の領域の面が露出するように、第２マスク層を形成する第２マスク層形成ステップと、
   前記第１マスク層および前記第２マスク層をマスクとして用いて、前記抵抗体膜および前記導電体膜についてパターン加工を実施することによって、前記抵抗体膜から前記抵抗体パターン層を形成すると共に、前記導電体膜から前記一対の電極層を形成する抵抗体膜・導電体膜パターン加工ステップと
   を有する、
   抵抗素子の製造方法。
2. 前記第１マスク層形成ステップは、
   前記抵抗体膜上に絶縁体膜を形成する絶縁体膜形成ステップと、
   前記絶縁体膜を前記第１マスク層にパターン加工する絶縁体膜パターン加工ステップと
   を含む、
   請求項１に記載の抵抗素子の製造方法。
3. 前記抵抗体膜形成ステップと前記絶縁膜形成ステップとにおいては、ＡＬＤ装置内において、前記抵抗体膜と前記絶縁膜とを、順次、連続して成膜する、
   請求項２に記載の抵抗素子の製造方法。
4. 抵抗体膜・導電体膜パターン加工ステップにおいては、前記第１マスク層をハードマスクとして用いて前記パターン加工を実施する、
   請求項３に記載の抵抗素子の製造方法。
5. 前記第２マスク層形成ステップは、
   前記導電体膜上にフォトレジスト膜を形成するフォトレジスト膜形成ステップと、
   前記フォトレジスト膜を前記第２マスク層にパターン加工するフォトレジスト膜パターン加工ステップと
   を含む、
   請求項４に記載の抵抗素子の製造方法。
6. 前記フォトレジスト膜パターン加工ステップにおいては、前記第２マスク層が前記第１マスク層と前記導電体膜とを介して前記実効抵抗部の両端部上を被覆する部分を含むように、前記フォトレジスト膜をパターン加工する、
   請求項５に記載の抵抗素子の製造方法。
7. 前記抵抗体膜形成ステップにおいては、金属窒化物、金属と絶縁材料との合金の少なくとも一方を用いて、前記抵抗体膜を形成する、
   請求項１から６のいずれかに記載の抵抗素子の製造方法。
8. 基板上に設けられた抵抗体パターン層と、
   前記抵抗体パターン層上にて間隔を空けて設けられており、前記抵抗体パターン層に接続されている一対の電極層と
   を具備しており、
   前記抵抗体パターン層は、当該抵抗体パターン層上において前記一対の電極層が接続されている領域以外の領域に位置する実効抵抗部に、絶縁層が設けられており、
   前記一対の電極層は、前記絶縁層を介して前記実効抵抗部の両端部上を被覆する部分を含むように形成されており、
   前記抵抗体パターン層にて前記一対の電極層が設けられた部分の側面は、前記一対の電極層の側面に沿うように形成されている
   抵抗素子。
9. 前記抵抗体パターン層は、金属窒化物、金属と絶縁材料との合金の少なくとも一方を用いて形成されている、
   請求項８に記載の抵抗素子。

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