CN1591840A - 柔性衬底及其制造方法以及半导体封装 - Google Patents

柔性衬底及其制造方法以及半导体封装 Download PDF

Info

Publication number
CN1591840A
CN1591840A CNA2004100684727A CN200410068472A CN1591840A CN 1591840 A CN1591840 A CN 1591840A CN A2004100684727 A CNA2004100684727 A CN A2004100684727A CN 200410068472 A CN200410068472 A CN 200410068472A CN 1591840 A CN1591840 A CN 1591840A
Authority
CN
China
Prior art keywords
circuitous pattern
dielectric substrate
pattern
zone
polymer solution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100684727A
Other languages
English (en)
Other versions
CN100590855C (zh
Inventor
崔敬世
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1591840A publication Critical patent/CN1591840A/zh
Application granted granted Critical
Publication of CN100590855C publication Critical patent/CN100590855C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1258—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by using a substrate provided with a shape pattern, e.g. grooves, banks, resist pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0108—Transparent
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0376—Flush conductors, i.e. flush with the surface of the printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/0108—Male die used for patterning, punching or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/045—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by making a conductive layer having a relief pattern, followed by abrading of the raised portions
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49227—Insulator making

Abstract

本发明公开了用于半导体封装的柔性衬底，制造该柔性衬底的方法，和包括该柔性衬底的半导体封装。电路图形形成区域形成在带有凹形的绝缘衬底中，并且由金属材料形成的电路图形形成在电路图形形成区域中。镀覆部分覆盖所述电路图形的上表面的第一部分。阻焊剂覆盖所述电路图形的所述上表面的第二部分。

Description

柔性衬底及其制造方法以及半导体封装
技术领域
本申请涉及柔性衬底和用于制造该柔性衬底的方法，并且更具体地讲，涉及用在LCD激励集成电路(LDI)半导体封装(package)的柔性衬底、用于制造该柔性衬底的方法和半导体。
背景技术
随着具有日益增加的数量引脚的半导体器件变的更薄、更小、更高的集成、和/或更快，当安装半导体芯片(semiconductor chip)时具有柔性材料形成的绝缘衬底的柔性衬底的利用可能变的更重要。
在传统的柔性衬底中，柔性图形和可以连接到柔性图形上的引线可以形成在薄膜上，该薄膜可以用比如聚亚胺树脂的绝缘材料形成。可以制作在半导体芯片上的凸起可以使用粘接带自动粘接(tape automated bonding)(TAB)技术粘接到柔性衬底的柔性图形上。传统的半导体封装可以用作LCD驱动集成电路(LDI)器件并且可以称为粘接带载体封装(tape carrierpackage)(TCP)或者膜上芯片(chip on film)(COF)封装。
图1是说明传统的柔性衬底制造方法的流程图，该衬底可以用在LDI半导体封装中。图2-11更详细地说明图1的传统制造方法。
参照图1和2，S50说明了可以涂在浇注板10上并变干的聚合物溶液12，可被蒸发的聚合物溶液12的溶剂，和热处理和固化的聚合物溶液12。参照图3，S52说明可以在绝缘衬底上重复地完成的二次固化(post-curing)，和可以在绝缘衬底12上完成的交联，其这样可以增加绝缘衬底12的密度。该绝缘衬底12被隔离。
参照图4，S54说明籽晶层(seed layer)14，其用镍、铬合金或者铜形成，并且一种铜图形形成在绝缘衬底12的上表面上(图4和图1的S54)。可以形成籽晶层14以增强铜镀层(图5的16)之间的粘合，该铜镀层在一过程中形成在绝缘衬底12上。籽晶层14通过溅射形成。
参照图5，电解电镀可以在其上可以形成籽晶层的绝缘衬底12上完成，因此在S56中在籽晶层14上形成铜镀层16。参照图6，光致抗蚀剂18用蚀刻工艺涂在铜镀层16上。
柔性图形的厚度可以通过软蚀刻铜镀层16或者通过除去在涂覆光致抗蚀剂18之前形成在铜镀层16上的抗氧化剂膜而减少。
参照图7和8，在使用光掩模(未示出)在光致抗蚀剂18上完成曝光后，可以通过显影过程形成光致抗蚀剂图形20。参照图9，可以使用光致抗蚀剂图形20作为S58中的蚀刻掩模蚀刻籽晶层14和铜镀层16，从而形成电路图形22。电路图形22可以通过湿蚀刻形成，并且在湿蚀刻完成后除去光致抗蚀剂图形20。
参照图10，在S60中，可以将阻焊剂24涂在结构的一部分上。参照图11，镀覆部分26可以形成在在S60中没有形成阻焊剂24的电路图形22的另一部分上。
制造可用于半导体封装中的柔性衬底的传统方法的特征在于，电路图形22从绝缘衬底12的上表面突起。传统方法包括绝缘衬底制造工艺(图2和3)，柔性敷铜薄层压板(copper clad laminate)(FCCL)工艺(图4和5)，和电路图形处理工艺(图6-11)。因此，不能获得较高产量和/或半导体制造工艺是效率低的。
本申请要求在韩国知识产权局申请的申请日为2003年6月12日的韩国专利申请No.2003-37859的优先权的利益，该案的全文以引用的方式并入本文中。
发明内容
本发明典型的实施例提供柔性衬底半导体封装和用于制造该柔性衬底的方法，其中电路图形可以用可以简化半导体制造工艺、提高生产率和产量、和减少制造成本的刻印(imprinting)工艺形成。
本发明的一典型实施例可以提供用于半导体封装的柔性衬底，该柔性衬底可以包括可以形成j具有凹形电路图形形成区的绝缘衬底，该凹形可以由多个刻痕(indentation)形成；电路图形，该电路图形可以由金属材料形成和可以设置在绝缘衬底的电路图形形成区中；镀覆部分，该镀覆部分可以覆盖电路图形表面的部分；和阻焊剂，该阻焊剂可以覆盖电路图形的表面的部分。
在本发明的一典型实施例中，电路图形形成区域可以由金属图形形成，和该金属图形可以由金属材料或透明石英形成。
在本发明的一典型实施例中，绝缘衬底可以由热固性树脂或者光交联树脂形成和可以由从一绝缘材料组选择的一种或多种材料形成，该绝缘材料组可以包括聚酰亚胺和聚苯并噁唑，其可以具有较高的耐热性和持久性。
在本发明的一典型实施例中，电路图形可以由从一组中选择的一种或多种材料形成，该组可以包括Ni，Cr，Cu或者它的任何合金。镀覆部分可以由从一组中选择的一种或多种材料形成，该组可以包括Au，Ni和锡，绝缘衬底可以是用于膜上芯片(COF)封装的布线衬底。
本发明的另一典型实施例可以提供制造用于半导体封装的柔性衬底的方法。具有凹型的电路图形形成区域可以形成在绝缘衬底中，该凹形可以由多个刻痕形成。电路图形可以形成在电路图形形成区域中，并且镀覆部分与阻焊剂可以形成在电路图形上，其中电路图形由金属材料形成。
在制造方法的典型实施例中，聚合物溶液可以涂在铸造容器上，以及聚合物溶液可以是预先固化的。可以形成可用于绝缘衬底的聚合物膜以及可以在该聚合物膜中形成可以使用金属图形的刻印电路图形形成区域。其中可以形成刻印电路图案形成区域的该聚合物膜可以被固化，这样可以提高聚合物膜的密度。定位孔可以形成在聚合物膜中，并且在其中可以形成定位孔的聚合物膜可以在绕线架中缠绕。
在制造方法的典型实施例中，聚合物溶液可以第一次涂在铸造容器上，以及聚合物溶液可以是干的和预先固化的。聚合物溶液可以第二次涂在铸造容器上，并且聚合物溶液可以是干的。刻印电路图形区域可以使用金属图形在聚合物溶液中形成，聚合物溶液可以固化，并且可以形成聚合物膜，这样可以提高聚合物膜的密度。定位孔可以形成在聚合物膜中，并且其中形成定位孔的该聚合物膜可以缠绕在绕线架中。
在本发明的典型的实施例中，电路图形区域的形成可以包括将该金属图形压入聚合物膜中，以及在200-360℃烘焙聚合物膜，该温度可以提高聚合物膜中的交联率。
在本发明的典型的实施例中，电路图形区域的形成可以使用比如溅射、化学汽相淀积(CVD)、电解电镀、湿蚀刻、干蚀刻、化学机械抛光(CMP)或者磨光(buffing)的不同方法完成。
在本发明的另一个典型的实施例中，电路图形区域的形成可以通过使用挤压板将由导电材料形成的膏放入电路图形形成区域中完成。依照本发明的制造用于半导体封装的柔性衬底的方法的典型实施例可以不包括使用光致抗蚀剂的光刻工艺，这样可以减少制造成本和/或提高生产率。而且，可以减少在使用金属材料形成电路图形时可能产生的缺陷，可以提高柔性衬底的可靠性，和/或以改进了的生产效率形成具有更精细线宽的电路图形。
附图说明
本发明的各种特征将从下面参考附图的典型实施例的描述中变得更加明显，其中：
图1是说明制造柔性衬底的传统方法的一个流程图，该柔性衬底可用于LCD驱动集成电路(LDI)半导体封装；
图2-11说明制造柔性衬底的传统方法，该柔性衬底可用于通过图1的流程图说明的半导体封装；
图12是说明制造柔性衬底的方法的一个流程图，该柔性衬底可用于依照本发明的一个典型实施例的半导体封装；
图13-21是说明制造柔性衬底的方法的若干视图和一个流程图，该柔性衬底可用于通过图12的流程图说明的半导体封装；
图22是说明本发明另一个典型实施例的一个横截面图；
图23是说明图22中说明的典型实施例的一个流程图；
图24是说明本发明的另一个实施例的一个横截面图；
图25是说明本发明的另一个实施例的一个流程图；和
图26是说明具有膜上芯片(COF)结构的半导体封装的一个横截面图，依照本发明的另一个实施例该半导体封装可采用柔性衬底。
具体实施方式
本发明的典型实施例将参考附图作更加全面的描述，附图中示出了本发明的典型实施例。
依照本发明的典型实施例用于半导体封装，例如LCD的驱动集成电路(LDI)封装的柔性衬底，可以最广义地(With broadest meaning)使用并且不限于用于一特定半导体封装，例如膜上芯片(COF)封装的柔性衬底。
在典型的实施例中，柔性衬底可以用于COF封装，可是，柔性衬底也可以用于晶片级(Wafer level)封装(WLP)，球栅阵列(BGA)封装，或者任何其他封装。而且，所属领域的普通技术人员可以在于一绝缘衬底上形成一电路图形形成区域的工艺中和在形成镀覆部分和阻焊剂的工艺中作出各种变化。下面实施例中所描述的内容是示范性的，而不是限定性的。
图12是说明制造柔性衬底方法的典型实施例的流程图，该柔性衬底可用在半导体封装中。参照图12，在S100中可以提供一金属图形，该金属图形可以具有板形或者鼓形形状并且可以包括多个凸出部，用于在具有凹形的绝缘衬底上刻印电路图形形成区域，以及可以由多个与金属图形的刻痕互补的刻痕组成。聚合物溶液可涂在铸造容器上并被干燥，使得绝缘衬底可以在S100中被铸造。在S120中，可以使用可以具有凹形金属图形将电路图形形成区域刻印在绝缘衬底上。在S130中完成固化，该固化可提高绝缘衬底的密度。
在S140中籽晶层可以形成在该结构上，并且在S150中铜镀层可以形成在籽晶层上。该结构可以通过化学机械抛光(CMP)抛光，使得在S160中包括籽晶层和铜板层的电路图形可形成带有电路图形形成区域的平的表面。
阻焊剂可以形成在其上可以形成电路图形(S170)的绝缘衬底的结构的一部分上，并且可以形成一镀覆部分(S180)。制造柔性衬底的方法，该柔性衬底可用在依照本发明的典型实施例的半导体封装中，可包括电路图形，该电路图形可具有突起的形状，可以使用金属镶嵌工艺用金属材料形成在电路图形形成区域上。
图13，14和16-21说明制造柔性衬底方法的典型实施例，该柔性衬底可用在半导体封装中，而图15是描述图14所示视图的流程图。
参照图13，可制造金属图形200，其可以用于在绝缘衬底上形成具有凹形的区域。金属图形200可由金属材料或者透明石英材料形成，和可以包括一突起部分202，例如多个凹面图形202，其可以用于形成电路图形形成区域。突起部分202的形状可以与带有凹形的电路图形形成区域互补。突起部分202的宽度可以是7-15μm，和突起部分202的高度可以是绝缘衬底厚度的16-32％或者大约为5-15μm。
透明石英材料可以用做金属图形200，使得当电路图形形成区域使用金属图形200刻印在绝缘衬底上时光传递到金属图形200。当绝缘衬底由光交联材料形成时，光可以传递到金属图形200，在光交联材料中交联速度可响应光而增加，该光交联材料例如包括光致抗蚀剂的聚酰亚胺和聚苯并噁唑。
参照图14和15，浇铸容器102可以是活动的或者是具有精心制作的平面的固定板，而用于浇铸绝缘衬底的聚合物溶液100可以涂覆在浇铸容器102上。聚合物溶液100具有10-100μm的厚度，并且聚合物溶液100可在小于150℃的温度下干燥。预固化在180-240℃下完成，当从液体状态变化到固体状态时，这可能引起聚合物溶液100经凝胶状态的转变。金属图形200可压在聚合物溶液100上，使得形成电路图形形成区域，其具有凹形，并由多个刻痕组成。
聚合物溶液100可以是耐热性聚合物溶液或者持久性的热固性树脂，例如，聚酰亚胺或聚苯并噁唑。聚合物溶液100可以由通过将光致抗蚀剂添加到聚合物溶液中由可光交联材料形成，该聚合物溶液可以由聚酰亚胺和聚苯并噁唑形成。在典型实施例中，金属图形可以由透明石英材料形成。
当金属图形被压在聚合物膜100上时，聚合物膜100通过在200-360℃下干燥或者通过在高分子膜100上辐射光第一次被固化。可产生聚合物膜100的收缩，并且聚合物膜100与浇铸容器102中分离开。
聚合物膜100在200-360℃、在金属图形被分离开(released)的状态下第一次固化，使得生产率提高。交联可以在聚合物膜100上同时完成，这可以增加聚合物膜100的密度。预固化温度、第一次硬化温度和第二次硬化温度可依照聚合物溶液100改变。
参照图16，电路图形形成区域114可以使用金属图形200形成在聚合物溶液100的表面，该绝缘衬底由高分子膜100形成。电路图形形成区域114不需要使用蚀刻工艺，和可简化制造用于半导体封装的柔性衬底的方法。定位孔形成在绝缘衬底100中，绝缘衬底缠绕在绕线架中，并传递到另一个地方，以便形成半导体封装，比如COF。具有凹形的电路图形形成区域114在绝缘衬底100上由多排形成，并且提高生产率。
参照图17，籽晶层104通过溅射淀积在聚合物膜上，其可以提高用于电路图形金属和聚合物膜100之间附着力。籽晶层104可以由从包括镍、锌、铬、铜和它们的任何合金的组中选择的任何一种材料形成。
参照图18，电解电镀可以在其中形成籽晶层104并且一铜镀层106形成足够的厚度的一结构上完成，这可以提供金属材料，其用来在聚合物膜100上形成电路图形，电路图形形成区域已经形成在该聚合物膜中。在典型实施例中，通过电解电镀形成用做电路图形的金属材料，而且，金属材料使用比如溅射、化学汽相淀积(CVD)的不同方法形成。
参照图19，蚀刻工艺，例如回蚀刻(etchback)工艺，可以在该结构上完成，使得电路图形110充满具有凹形的电路图形形成区域。在典型实施例中，内蚀刻工艺可通过湿蚀刻完成。内蚀刻工艺可以是一种不使用光致抗蚀剂的蚀刻工艺，例如湿蚀刻、干蚀刻、化学机械抛光(CMP)或者磨光。
参照图20，阻焊剂108可以形成在该结构的一部分上。阻焊剂108可以是绝缘材料并且可以用来保护电路图形110避免短接和不受外部冲击。在一个典型实施例中，阻焊剂108没有涂在连接到外部电路的电路图形110上。
参照图21，镀覆部分112可以形成在电路图形110的没有涂覆阻焊剂108的部分上。当电路图案110连接到外部电路时，该镀覆部分112可以减少接触电阻。镀覆部分112由从包括金、镍和锡的具有高导电性的一组中选择的材料形成。
图22和图23说明本发明另一个典型实施例，其可以通过改善聚合物溶液100的制备而形成。
参照图22和23，绝缘衬底可通过两次浇铸形成。聚合物溶液100A第一次涂在浇铸容器102上，并且在P110中浇铸在下绝缘衬底上完成。聚合物溶液100A的厚度可以通过从绝缘衬底厚度中减去电路图形形成区域的厚度来确定。当绝缘衬底的厚度是38μm时，聚合物溶液100A的厚度可以是30μm。
在步骤P112中，预固化可以在聚合物溶液100A上完成。在P114中，聚合物溶液100B可以第二次涂在聚合物溶液100A上，并且预固化可以在P116中完成，这可以浇铸上绝缘衬底。聚合物溶液100B的厚度可以是绝缘衬底厚度的16-32％。当绝缘衬底的厚度为38μm时，聚合物溶液100B的厚度可以是大约8μm。
可以被刻印以便具有凹形的电路图形形成区域114可以使用金属图形形成在绝缘衬底上。第一固化通过在从200到360℃的温度范围对聚合物溶液100B加热或者通过在P118中对聚合物溶液100B辐射光完成，以便产生交联和形成聚合物溶液100，第二固化在P120中完成，这可以提高聚合物溶液100的密度。
参照图24，在本发明的另一个典型实施例中，用于电路图形的材料可以使用不同方法形成，例如溅射、化学汽相淀积(CVD)和电解电镀。该材料可以通过使用挤压板120将由导电材料形成的膏116放到电路图形形成区域114中形成。
参照图25，在本发明的另一个典型实施例中，镀覆部分可以形成在阻焊剂之前。在S100-160中制备绝缘衬底和形成电路图形可以用与上面描述的典型实施例中相同方式完成。在S180中镀覆部分可以形成在电路图形上，而在S170中阻焊剂可以涂在电路图形的不连接到外部电路的部分上。
在S170中，在涂阻焊剂后可以完成重复地电镀镀覆部分的双电镀工艺。
将参照图26描述可以使用依照本发明的柔性衬底的半导体封装的结构的典型实施例。
参照图26，本发明的另一个实施例中，半导体封装，例如COF封装，可以包括处在高分子膜100中的电路图形110，形成在电路图形110的顶部表面部分上的镀覆部分112，和形成在电路图形110的上表面部分上的阻焊剂108。半导体芯片300连接到镀覆部分112，其形成在电路图形110上，形成倒装片结构(flip chip structure)。电极310连接到形成在半导体芯片30上部表面的焊点(未示出)。电极310可以有凸起或者焊球形。半导体芯片300和聚合物膜100之间的间隔用密封树脂320填充。
可以暴露半导体芯片300的后侧，而半导体芯片300的下侧用密封树脂320密封。
阻焊剂108在镀覆部分112之前形成，并且阻焊剂108和镀覆部分112不重叠。镀覆部分112在阻焊剂108之前形成，并且阻焊剂108和镀覆部分112可以重叠。
半导体芯片300可以经过电极310连接到具有倒装片结构的镀覆部分112。其中可做各种变化，例如，半导体芯片300的下侧使用粘合剂连接到聚合物溶液100，并且半导体芯片300和镀覆部分112的焊点通过焊线或者引线连接。
电路图形可以不使用需要光致抗蚀剂的光刻工艺形成，并且该方法可以是更简单和/或提供较高产量。可以形成电路图形形成区域，使得仅仅需要一条生产线制备绝缘衬底和产生电路图形，这样可以降低制造成本。可以使用本发明的实施例批量地制造具有多排的绝缘衬底，因而，可以提高生产率。
电路图形可以埋入绝缘衬底中并且电路图形几乎不会断裂或者有曲面。电流图形的侧面上不规则地出现的缺陷几乎不会导致在邻近的电路图形之间产生短路。带有细线宽和细间距的电路图形更可靠。
在柔性衬底和半导体中，电路图形的两个表面和侧面可以连接到绝缘衬底，并因此，电路图形更牢固地粘接到绝缘衬底。
虽然热固树胶或者光交联树脂可以用来形成本发明典型实施例中已经公开的绝缘衬底，但是本领域中的普通技术人员应该了解可以使用交联树脂，光致抗蚀剂或者它们的任何组合形成的绝缘衬底，因为它们足以增加绝缘衬底的密度。本领域中的普通技术人员也应该了解突起部分202和114的形状和绝缘衬底的凹形可以用期望的任何方式改变。
虽然业已参照它的典型实施例对本发明做了详细地说明和描述，但是本领域中的普通技术人员应该了解在不脱离由所附权利要求及其等效物所定义的发明精神和范围下可以作出形式和细节上的各种改变。

Claims (55)

1.一种用于半导体封装的柔性衬底，包括：
一绝缘衬底，其中形成一具有凹形的电路图形形成区域；
一电路图形，其被设置在所述绝缘衬底的所述电路图形形成区域中；
一镀覆部分，其覆盖所述电路图形的一上表面的一第一部分；以及
一阻焊剂，其覆盖所述电路图形的所述上表面的一第二部分。
2.如权利要求1所述的柔性衬底，其中，所述绝缘衬底的所述电路图形通过刻印形成。
3.如权利要求1所述的柔性衬底，其中，所述绝缘衬底由一柔性材料形成。
4.如权利要求1所述的柔性衬底，其中，所述绝缘衬底由一热固性树脂或一光致抗蚀剂或一交联树脂或一光交联树脂形成。
5.如权利要求4所述的柔性衬底，其中，所述绝缘衬底由聚酰亚胺或聚苯并噁唑形成。
6.如权利要求1的所述柔性衬底，其中，所述阻焊剂形成之上的所述绝缘衬底的所述上表面的所述第二部分和所述镀覆部分形成在之上的所述绝缘衬底的所述上表面的所述第一部分不重叠。
7.如权利要求6所述的柔性衬底，其中，所述电路图形的宽度为7-15μm。
8.如权利要求6所述的柔性衬底，其中，所述电路图形的高度是所述绝缘衬底的厚度的16-32％。
9.如权利要求6所述的柔性衬底，其中，所述电路图形的高度为5-15μm。
10.如权利要求1所述的柔性衬底，其中，所述阻焊剂形成之上的所述绝缘衬底的所述上表面的所述第二部分和所述镀覆部分形成在之上的所述绝缘衬底的所述上表面的所述第一部分重叠。
11.如权利要求10所述的柔性衬底，其中，所述电路图形的宽度为7-15μm。
12.如权利要求10所述的柔性衬底，其中，所述电路图形的高度是所述绝缘衬底的厚度的16-32％。
13.如权利要求10所述的柔性衬底，所述电路图形的高度为5-15μm。
14.如权利要求1所述的柔性衬底，其中，所述凹形由多个刻痕组成。
15.如权利要求1所述的柔性衬底，其中，所述电路图形由金属材料形成。
16.如权利要求1所述的柔性衬底，其中，所述电路图形形成区域包括多个刻痕。
17.一种制造用于一半导体封装的一柔性衬底的方法，所述方法包括如下步骤：
在一绝缘衬底中形成具有一凹形的一电路图形形成区域；
在所述电路图形形成区域中形成一电路图形；以及
在所述电路图形的一第一部分上形成一镀覆部分和在所述电路图形的一第二部分上形成一阻焊剂。
18.如权利要求17所述的方法，其中，所述绝缘衬底由一柔性材料形成。
19.如权利要求17所述的方法，其中，所述方法还包括：
制备所述绝缘衬底的步骤。
20.如权利要求19所述的方法，其中，所述制备所述绝缘衬底的步骤还包括：
制备一金属图形；
在一浇铸容器上涂覆一聚合物溶液；
预固化所述聚合物溶液和形成用于一绝缘衬底的一聚合物膜；
在聚合物膜中使用一金属图形形成一刻印的电路图形形成区域；
固化所述刻印的电路图形形成区域形成于其中的所述聚合物膜，和增加所述聚合物膜的密度；
在所述聚合物膜中形成一定位孔；以及
在一绕线架中缠绕在其中形成有所述定位孔的所述聚合物膜。
21.如权利要求20所述的方法，其中，所述聚合物溶液由一热固性树脂或一光致抗蚀剂或一交联树脂或一光交联树脂形成。
22.如权利要求21所述的方法，其中，所述聚合物溶液由聚酰亚胺和聚苯并噁唑中的任何一种形成。
23.如权利要求21所述的方法，其中，所述聚合物溶液由包括一光致抗蚀剂的聚酰亚胺和包括一光致抗蚀剂的聚苯并噁唑中的任何一种形成。
24.如权利要求23所述的方法，其中，所述形成所述电路图形区域的步骤包括将所述金属图形压到所述聚合物膜中，照射光到所述聚合物膜上使得所述聚合物溶液中的交联率增加。
25.如权利要求20所述的方法，其中，所述刻印的电路图形区域的形成步骤包括将金属图形压到所述聚合物膜中，在200-360℃下烘焙所述聚合物膜，使得所述聚合物膜中交联率增加。
26.如权利要求19所述的方法，其中，所述制备所述绝缘衬底的步骤和所述形成所述电路图形形成区域的步骤包括：
制备一金属图形；
在一浇铸容器上第一次涂覆一聚合物溶液；
干燥和预固化所述聚合物溶液；
在所述浇铸容器上第二次涂覆所述聚合物溶液和干燥所述聚合物溶液；
使用所述金属图形在所述聚合物溶液中形成所述刻印的电路图形区域；
固化所述聚合物溶液和形成一聚合物膜，并增加所述聚合物膜的密度；
在所述聚合物膜中形成一定位孔；以及
在一绕线架中缠绕在其中形成有所述定位孔的所述聚合物膜。
27.如权利要求26所述的方法，其中，所述聚合物溶液由一热固性树脂或一光致抗蚀剂或一交联树脂或一光交联材料形成。
28.如权利要求27所述的方法，其中，所述聚合物溶液由聚酰亚胺和聚苯并噁唑中的任何一种形成。
29.如权利要求27所述的方法，其中，所述形成电路图形区域的步骤包括将所述金属图形压到所述聚合物膜中，在200-360℃下烘焙所述聚合物膜，使得所述聚合物膜中交联率增加。
30.如权利要求26所述的方法，其中，所述聚合物溶液由包括一光致抗蚀剂的聚酰亚胺和包括一光致抗蚀剂的聚苯并噁唑中的任何一种形成。
31.如权利要求30所述的方法，其中，所述形成所述电路图形区域的步骤包括将所述金属图形压到所述聚合物膜中，照射光到所述聚合物膜上，使得所述聚合物膜中交联率增加。
32.一种半导体封装，包括：
一绝缘衬底，其中形成具有一凹形的一电路图形形成区域；
一电路图形，被设置在所述绝缘衬底的所述电路图形形成区域中；
一镀覆部分，其覆盖所述电路图形的一上表面的一第一部分；
一阻焊剂，其覆盖所述电路图形的所述上表面的一第二部分；
一电极，其被安装在所述绝缘衬底上并被连接到所述镀覆部分；以及
一半导体芯片，其被连接到所述镀覆部分。
33.如权利要求32所述的半导体封装，其中，所述电极是从由一凸起、一焊球、一焊线和一引线组成的一导电端子组中选择的一个。
34.如权利要求32所述的半导体封装，其中还包括一密封树脂，所述密封树脂填满所述半导体芯片和所述绝缘衬底之间的一间隙。
35.如权利要求32所述的半导体封装，其中，所述绝缘衬底通过刻印形成。
36.如权利要求32所述的半导体封装，其中，所述绝缘衬底由一柔性材料形成。
37.如权利要求32所述的半导体封装，其中，所述绝缘衬底由一热固性树脂或一光致抗蚀剂或一交联材料或一光交联树脂形成。
38.如权利要求32所述的半导体封装，其中，所述绝缘衬底由聚酰亚胺或聚苯并噁唑形成。
39.如权利要求32所述的半导体封装，其中，所述阻焊剂形成在其上的所述绝缘衬底的所述上表面的所述第二部分和所述镀覆部分形成在其上的所述绝缘衬底的所述上表面的所述第一部分不重叠。
40.如权利要求39所述的半导体封装，其中，所述电路图形的宽度为7-15μm。
41.如权利要求39所述的半导体封装，其中，所述电路图形的高度是所述绝缘衬底的厚度的16-32％。
42.如权利要求39所述的半导体封装，其中，所述电路图形的高度为5-15μm。
43.如权利要求32所述的半导体封装，其中，所述阻焊剂形成在其上的所述绝缘衬底的所述上表面的所述第二部分和所述镀覆部分形成在其上的所述绝缘衬底的所述上表面的所述第一部分重叠。
44.如权利要求43所述的半导体封装，其中，所述电路图形的宽度为7-15μm。
45.如权利要求43所述的半导体封装，其中，所述电路图形的高度是所述绝缘衬底的厚度的16-32％。
46.如权利要求43所述的半导体封装，其中，所述电路图形的高度为5-15μm。
47.如权利要求32所述的半导体封装，其中，所述凹形由多个刻痕组成。
48.如权利要求32所述的半导体封装，其中，所述电路图形由一金属材料形成。
49.如权利要求32所述的半导体封装，其中，所述电路图形形成区域包括多个刻痕。
50.在绝缘衬底中用于形成电路图形形成区域的方法，包括如下步骤：
制备一金属图形；
在一浇铸容器上涂一聚合物溶液；
预固化所述聚合物溶液；和
使用所述金属图形在所述预固化的聚合物溶液中形成一刻印的电路图形形成区域。
51.如权利要求50所述的方法，其中，所述金属图形由石英形成。
52.如权利要求50所述的方法，其中所述聚合物溶液由聚酰亚胺和聚苯并噁唑中的任何一种形成。
53.如权利要求50所述的方法，其中所述聚合物溶液由聚酰亚胺或聚苯并噁唑形成。
54.如权利要求50所述的方法，其中所述电路图形形成区域包括多个刻痕。
55.如权利要求50所述的方法，其中所述金属膜由多个突起部分组成。
CN200410068472A 2003-06-12 2004-06-14 柔性衬底及其制造方法以及半导体封装 Active CN100590855C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR37859/03 2003-06-12
KR1020030037859A KR100604819B1 (ko) 2003-06-12 2003-06-12 반도체 패키지용 배선 기판, 그 제조방법 및 이를 이용한반도체 패키지
KR37859/2003 2003-06-12

Publications (2)

Publication Number Publication Date
CN1591840A true CN1591840A (zh) 2005-03-09
CN100590855C CN100590855C (zh) 2010-02-17

Family

ID=33297389

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200410068472A Active CN100590855C (zh) 2003-06-12 2004-06-14 柔性衬底及其制造方法以及半导体封装

Country Status (5)

Country Link
US (2) US8110918B2 (zh)
EP (1) EP1487018A3 (zh)
JP (1) JP2005005721A (zh)
KR (1) KR100604819B1 (zh)
CN (1) CN100590855C (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102374916A (zh) * 2010-07-02 2012-03-14 株式会社电装 半导体物理量传感器
CN106299044A (zh) * 2016-09-23 2017-01-04 Tcl集团股份有限公司 一种印刷用柔性衬底、量子点发光二极管及其制备方法
CN106910747A (zh) * 2017-02-20 2017-06-30 武汉华星光电技术有限公司 薄膜晶体管阵列基板、基板及其制造方法
CN110098302A (zh) * 2019-05-06 2019-08-06 华南理工大学 一种用于微型led器件的柔性聚酰亚胺衬底及其制备方法
CN110136581A (zh) * 2019-04-01 2019-08-16 陈波 热塑性光学胶的贴合工艺和应用及一种显示器
CN110267450A (zh) * 2019-07-01 2019-09-20 江门市华浦照明有限公司 一种柔性线路板制作工艺及柔性线路板
CN110392489A (zh) * 2019-07-09 2019-10-29 江苏大学 一种基于形状记忆聚合物的可变形线路板的制备方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1329979C (zh) * 2002-12-26 2007-08-01 三井金属矿业株式会社 电子部件封装用薄膜载带及其制造方法
US8062734B2 (en) 2003-04-28 2011-11-22 Eastman Kodak Company Article comprising conductive conduit channels
US20060110580A1 (en) * 2003-04-28 2006-05-25 Aylward Peter T Article comprising conductive conduit channels
JP2005317836A (ja) * 2004-04-30 2005-11-10 Nitto Denko Corp 配線回路基板およびその製造方法
KR100632553B1 (ko) * 2005-04-20 2006-10-11 삼성전기주식회사 임프린트법을 이용한 인쇄회로기판의 제조방법
KR100688869B1 (ko) * 2005-07-22 2007-03-02 삼성전기주식회사 임프린트법을 이용한 인쇄회로기판 제조방법
KR100808969B1 (ko) * 2005-12-29 2008-03-04 서울시립대학교 산학협력단 탄성 표면파 필터의 제작 방법
KR100741677B1 (ko) * 2006-03-06 2007-07-23 삼성전기주식회사 임프린팅에 의한 기판의 제조방법
KR100797716B1 (ko) * 2006-03-21 2008-01-23 삼성전기주식회사 회로기판이 없는 ｌｅｄ-백라이트유닛 및 그 제조방법
KR20060059925A (ko) * 2006-04-19 2006-06-02 주식회사 로티스 교통 정보 가공 방법
KR101237965B1 (ko) * 2008-04-10 2013-02-27 삼성테크윈 주식회사 인쇄회로기판의 제조방법
WO2010073800A1 (ja) * 2008-12-22 2010-07-01 富士通株式会社 電子部品とその製造方法
CN102598883A (zh) 2009-10-30 2012-07-18 松下电器产业株式会社 电路板以及在电路板上安装有元件的半导体装置
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
WO2011108869A2 (ko) * 2010-03-03 2011-09-09 미래나노텍 주식회사 정전 용량 방식 터치 패널 및 그 제조방법
KR101903187B1 (ko) * 2011-11-22 2018-10-01 제이엔씨 주식회사 유동성 수지를 이용한 도전체판의 제조방법과 그에 의하여 만들어지는 도전체판
KR101304467B1 (ko) * 2011-12-20 2013-09-04 한국기계연구원 함몰형 금속패턴 형성방법
WO2013119223A1 (en) * 2012-02-08 2013-08-15 Empire Technology Development Llc Flexible, expandable, patterned electrode with non-conducting substrate
US20150118457A1 (en) * 2012-06-22 2015-04-30 3M Innovative Properties Company Methods for patterning coatings
DE102014208255B4 (de) 2014-04-30 2016-09-01 Conti Temic Microelectronic Gmbh Schaltungsanordnung, Stromwandler mit einer Schaltungsanordnung
CN105338742B (zh) * 2014-08-05 2019-03-05 上海量子绘景电子股份有限公司 基于微纳米压印技术的微细线路柔性线路板的制备方法
CN105451455A (zh) * 2014-08-06 2016-03-30 上海量子绘景电子股份有限公司 利用选择性电镀填充沟槽制备微细线条线路板的方法
JP6437246B2 (ja) 2014-08-28 2018-12-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN104519666B (zh) * 2014-12-17 2018-01-16 上海量子绘景电子股份有限公司 一种用于柔性线路板制作的柔性模具及其制备方法
JP2017037900A (ja) * 2015-08-07 2017-02-16 ローム株式会社 半導体装置およびその製造方法
WO2018026592A1 (en) * 2016-08-03 2018-02-08 Soliduv, Inc. Strain-tolerant die attach with improved thermal conductivity, and method of fabrication

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4180608A (en) * 1977-01-07 1979-12-25 Del Joseph A Process for making multi-layer printed circuit boards, and the article resulting therefrom
JPS5921047A (ja) 1982-07-27 1984-02-02 Fuji Xerox Co Ltd リ−ドレスチツプキヤリア
JPS61160995A (ja) 1985-01-08 1986-07-21 伊勢電子工業株式会社 フレキシブルプリント配線基板およびその製造方法
JPS6235693A (ja) 1985-08-09 1987-02-16 末広　照朗 回路基板
KR890007620A (ko) 1987-10-24 1989-06-20 미다 가쓰시게 프린트 회로의 제조방법
JPH0283227A (ja) 1988-09-21 1990-03-23 Seiko Epson Corp 成形方法
JPH02117194A (ja) 1988-10-27 1990-05-01 Furukawa Electric Co Ltd:The 回路基板の製造方法
EP0411165B1 (en) 1989-07-26 1997-04-02 International Business Machines Corporation Method of forming of an integrated circuit chip packaging structure
JPH03201588A (ja) 1989-12-28 1991-09-03 Hitachi Chem Co Ltd プリント配線板およびその製造法
JPH07119064B2 (ja) 1990-02-19 1995-12-20 三菱商事株式会社 立体モデル製造法
US5360946A (en) 1991-09-17 1994-11-01 International Business Machines Corporation Flex tape protective coating
JP3731017B2 (ja) 1995-04-26 2006-01-05 リコー光学株式会社 光学デバイス製造方法
KR0147976B1 (ko) 1995-06-30 1998-10-15 배순훈 박막 헤드의 패턴 평탄화 방법
JPH11126951A (ja) 1997-10-24 1999-05-11 Murata Mach Ltd 印刷回路基板およびその製造方法
JPH11186698A (ja) 1997-12-18 1999-07-09 Matsushita Electric Ind Co Ltd 回路基板の製造方法および回路基板
JP3149846B2 (ja) 1998-04-17 2001-03-26 日本電気株式会社 半導体装置及びその製造方法
JP2000019343A (ja) 1998-07-02 2000-01-21 Nippon Telegr & Teleph Corp <Ntt> 光導波路素子
JP3356126B2 (ja) 1999-08-10 2002-12-09 日本電気株式会社 半導体装置の製造方法及び化学的機械研磨装置
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
KR100413334B1 (ko) 2000-03-28 2003-12-31 주식회사 미뉴타텍 모세관 효과를 이용한 미세 패턴 형성 방법
EP1143506A3 (en) 2000-04-04 2004-02-25 Nippon Telegraph and Telephone Corporation Pattern forming method
KR100407601B1 (ko) 2000-06-15 2003-12-01 주식회사 미뉴타텍 열처리 및 모세관 현상을 이용한 열경화성 고분자박막상의 미세 패턴 형성 방법
JP3745979B2 (ja) 2000-06-22 2006-02-15 古河電気工業株式会社 光ファイバの被覆形成方法および被覆形成装置
JP4250861B2 (ja) 2000-09-29 2009-04-08 凸版印刷株式会社 フィルムキャリアの製造方法
JP4076324B2 (ja) 2001-05-10 2008-04-16 三井金属鉱業株式会社 電子部品実装用接着剤層を有する電子部品実装用フィルムキャリアテープの製造方法
JP2003021741A (ja) 2001-07-06 2003-01-24 Hitachi Cable Ltd 光導波路の製造方法
JP3913022B2 (ja) 2001-10-09 2007-05-09 旭化成エレクトロニクス株式会社 ネガ型感光性樹脂組成物
US6701614B2 (en) * 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor
US6900126B2 (en) * 2002-11-20 2005-05-31 International Business Machines Corporation Method of forming metallized pattern
US7080448B2 (en) * 2003-02-28 2006-07-25 Hsueh-Fang Wu PCB with inlaid outer-layer circuits and production methods thereof

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102374916A (zh) * 2010-07-02 2012-03-14 株式会社电装 半导体物理量传感器
CN102374916B (zh) * 2010-07-02 2014-04-02 株式会社电装 半导体物理量传感器
CN106299044A (zh) * 2016-09-23 2017-01-04 Tcl集团股份有限公司 一种印刷用柔性衬底、量子点发光二极管及其制备方法
CN106299044B (zh) * 2016-09-23 2019-01-29 Tcl集团股份有限公司 一种印刷用柔性衬底、量子点发光二极管及其制备方法
CN106910747A (zh) * 2017-02-20 2017-06-30 武汉华星光电技术有限公司 薄膜晶体管阵列基板、基板及其制造方法
US10418382B2 (en) 2017-02-20 2019-09-17 Wuhan China Star Optoelectronics Technology Co., Ltd. Thin film transistor array substrate, substrate and manufacturing method thereof
CN106910747B (zh) * 2017-02-20 2020-02-11 武汉华星光电技术有限公司 薄膜晶体管阵列基板、基板及其制造方法
CN110136581A (zh) * 2019-04-01 2019-08-16 陈波 热塑性光学胶的贴合工艺和应用及一种显示器
CN110136581B (zh) * 2019-04-01 2022-01-04 陈波 热塑性光学胶的贴合方法和应用及一种显示器
CN110098302A (zh) * 2019-05-06 2019-08-06 华南理工大学 一种用于微型led器件的柔性聚酰亚胺衬底及其制备方法
CN110267450A (zh) * 2019-07-01 2019-09-20 江门市华浦照明有限公司 一种柔性线路板制作工艺及柔性线路板
CN110392489A (zh) * 2019-07-09 2019-10-29 江苏大学 一种基于形状记忆聚合物的可变形线路板的制备方法

Also Published As

Publication number Publication date
US20120102734A1 (en) 2012-05-03
US20040251537A1 (en) 2004-12-16
JP2005005721A (ja) 2005-01-06
US8110918B2 (en) 2012-02-07
KR100604819B1 (ko) 2006-07-28
US8796158B2 (en) 2014-08-05
EP1487018A2 (en) 2004-12-15
KR20040107058A (ko) 2004-12-20
EP1487018A3 (en) 2010-09-01
CN100590855C (zh) 2010-02-17

Similar Documents

Publication Publication Date Title
CN1591840A (zh) 柔性衬底及其制造方法以及半导体封装
CN1148792C (zh) 使用柔性环氧树脂将散热器直接固定到芯片载体
US7755183B2 (en) Wiring board, method of manufacturing the same, and semiconductor device
US7449412B2 (en) Interconnect circuitry, multichip module, and methods of manufacturing thereof
CN100375232C (zh) 半导体器件及其制造方法
CN100395886C (zh) 半导体器件的制造方法
US20110133137A1 (en) Metal particles-dispersed composition and flip chip mounting process and bump-forming process using the same
CN1649139A (zh) 半导体器件及其制造方法
US20080131998A1 (en) Method of fabricating a film-on-wire bond semiconductor device
US20210013158A1 (en) Method for manufacturing semiconductor package
CN1571626A (zh) 印刷电路板的焊盘及其形成方法
CN1481658A (zh) 半导体器件用多层电路基板的制造方法
CN1194059A (zh) 用于粘合电子器件的可变形基片部件
CN102034721B (zh) 芯片封装方法
TW201243972A (en) Semiconductor chip with supportive terminal pad
CN1185913C (zh) 带有凸块的布线电路板及其制造方法
CN100524789C (zh) 半导体图像采集设备的封装结构及其制造方法
TWI338343B (en) Semiconductor device and manufacturing method for the same
TWI360871B (en) Wafer level chip package and a method of fabricati
WO2008070511A1 (en) Film-on-wire bond semiconductor device
JP4191740B2 (ja) インプリント法を利用した印刷回路基板の製造方法
TW201232732A (en) Semiconductor die having fine pitch electrical interconnects
CN101188204A (zh) 半导体器件及其制造方法
CN210467823U (zh) 一种重新布线层
CN210403718U (zh) 一种重新布线层

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant