CN1572028A - 具有预选择可变宽度导线的集成电路总线格栅 - Google Patents

具有预选择可变宽度导线的集成电路总线格栅 Download PDF

Info

Publication number
CN1572028A
CN1572028A CNA028205243A CN02820524A CN1572028A CN 1572028 A CN1572028 A CN 1572028A CN A028205243 A CNA028205243 A CN A028205243A CN 02820524 A CN02820524 A CN 02820524A CN 1572028 A CN1572028 A CN 1572028A
Authority
CN
China
Prior art keywords
leads
many
lead
symmetry axis
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA028205243A
Other languages
English (en)
Other versions
CN1316615C (zh
Inventor
P·H·比费
Y·H·孙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1572028A publication Critical patent/CN1572028A/zh
Application granted granted Critical
Publication of CN1316615C publication Critical patent/CN1316615C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

Abstract

一种用于专用集成电路(ASIC)芯片(102)的电气总线格栅(108)。该总线格栅由包括在两个金属层(M6’，M7’)内的相互正交的导线(28’，30’)形成。总线格栅位于多个邻接的矩形区域(32’)的每一个内，这些区域由电触点(12’)定义。由于电触点的规则图形，邻接的矩形区域内总线格栅彼此等同，使得总线格栅形成可重复的图形。两金属层中的每一个中的导线宽度依据相应的导线携带的电流的幅值而变化。电源总线的电流幅值可通过在ASIC芯片内部署单元(例如18，20，22)之前进行的模拟和建模确定。

Description

具有预选择可变宽度导线的集成电路总线格栅
技术领域
本发明一般涉及微电子学领域。更具体地说，本发明涉及具有预选择可变宽度导线的集成电路总线格栅。
背景技术
当前，半导体工业中的很大一部分专注于专用集成电路芯片或ASIC芯片的设计与制造，这些芯片被用于多种不同的应用中，例如：应用在包括嵌入系统的装置中。这种装置的例子包括：计算机，蜂窝式电话，PDA，薄型客户机，电视机，无线电接收机，家用电器(例如：数字式微波炉、洗碗机、烘干机等)，汽车，数字制造、测试和诊断设备，以及实际上消费或工业应用中的所有其它数字装置。为不同应用而设计的ASIC常包括许多彼此相同的基本逻辑、存储器与I/O元件或单元。然而，对于不同的应用，除了其它区别之外，这些元件可能以不同的数目出现，被不同地排布并具有不同的相互连接。单元的例子包括RAM，I/O，加法器，时钟，锁存器及通信端口等。
由于在生成新的ASIC中常重复使用单元设计，制造商已建立了单元库。当设计新的ASIC时，制造商可从该库中检索必要的单元，并以特定应用所需要的方式，使用定制设计的单元将它们彼此组合。生成包括标准单元的库的重要目的是降低设计和制造ASIC芯片的成本，并简化设计ASIC的过程。
为进一步降低成本并简化设计过程，制造商常通过使ASIC芯片的其它特性标准化来补充其单元库。例如，制造商常将电触点(即功率、接地和/或I/O触点)的类型和结构标准化，以使完成的芯片与封装接口，并把为微电子器件(例如：构成各种单元的晶体管)分别提供功率和接地用的功率总线和接地总线标准化。
图1，1A，2和3示出了一种与示例性ASIC管芯10相关的电触点和功率总线及接地总线的特别有用的标准化结构。参见图1A，ASIC管芯10在其表面包括两个插入的矩形区域的功率触点12(例如：VDD，VDDx)和接地触点14(例如：GND，Vref)的阵列，它们包括用于受控可伸缩芯片连接(C4)或与封装(未示出)倒装式连接的焊料球。正如本领域技术人员所能理解的，可使用另外另一种技术来实现与封装的功率和地接触点的电连接，例如：引线焊接。图中还示出了其中插入了功率触点12和接地触点14的I/O触点16的矩形区域阵列。触点12，14，16的这种阵列允许ASIC设计者在管芯10上所需要的地方在X-Y平面中放置必要的单元，例如：RAM单元18，I/O单元20及通信端口单元22，使得单元总是相对接近合适的触点。
图2示出了将功率触点12与器件层24耦合的电气总线11。电气总线包括与绝缘层I1-I7交错的七个金属层M1-M7。本领域的技术人员将会理解，所示的金属层和绝缘层的数目只是为了示例的目的。可提供多于或少于七层的金属层及相应的绝缘层。为清楚起见，未示出图1A的接地触点14，I/O触点16和相关布线。然而，本领域的技术人员将会理解，接地触点14与器件层24之间的电连接可类似于功率触点12与器件层24的互连。同样，本领域的技术人员将会理解，根据I/O单元20具体结构的需要，I/O触点16将与器件层24电连接。
图3以平面图的形式示出了形成矩形总线格栅26的金属层M6和M7，包括出现在由功率触点12的矩形区定义的多个邻接区域32的每一个的导电条带或导线28，30。重要的是，导线28彼此具有相同的宽带，导线30彼此具有相同的宽带。现在参见图2和图3，金属层M6包括在Y-方向延伸的导线28，且金属层M7包括在X-方向延伸的导线30。直接位于功率触点12之下的导线30通过穿过绝缘层I7的金属栓钉34电连接到功率触点。在导线28从导线30之下穿过之处的每一位置，金属层M6中的导线28由金属栓钉36电连接到金属层M7中的导线30。本领域的技术人员将会理解，金属层M5到M1与金属层M7和M6类似，但包括逐渐变细的导线。金属层M1的导线38彼此靠近间隔开，使得器件层中每个器件与其电连接。
在金属层提供功率触点和接地触点的区域阵列并提供均匀的功率和接地格栅使设计者能在器件层排布单元之前布置功率和接地总线。这样，可以标准化功率和接地总线，在很大程度上消除为每一新的ASIC设计而特别设计这些总线。目前，ASIC设计者通常在相同的金属层内以均匀的模式排布导线，并通常在同一金属层内设置具有相同线宽的导线。例如，可如图所示那样排布金属层M6的导线28，且每一导线将具有与金属层M6中其它导线28相同的宽度。同样，可如图所示那样排布金属层M7的导线30，且每一导线将具有与金属层M7中其它导线30相同的宽度。导线宽度一般基于相应金属层中最大可能的电流。然而，对于相同金属层的导线，特别是紧靠功率和接地触点之下的前两个金属层，例如图2和3例子中的金属层M7和M6，提供这种均匀的宽度浪费金属并占据了ASIC设计者本来能够用于信号和I/O导线布线的宝贵空间。在金属层中有限的可用于信号和I/O导线布线的空间要求ASIC设计者设置，特别是从成本的角度看，不希望的附加的金属层。
发明内容
在一个方面，本发明旨在提供一种集成电路，它包括多个单元及与该多个单元电连通的电气总线。该电气总线利用在所述多个单元排布之前建模的电流分布进行设计。该电气总线包括一个区域和第一金属层，该金属层包括多条在第一方向延伸的第一导线。所述多条第一导线中的每一条至少具有局部位于该区域内的第一宽度。该第一宽度作为电流分布的函数而变化。
在另一方面，本发明旨在提供一种为具有多个区域的集成电路布置电气总线格栅的方法。该方法依次包括以下步骤。首先，在多个区域的至少一个中排布第一金属层的至少多条第一导线，其中至少多条第一导线中的每一条具有第一宽度。然后，在所述至少多条第一导线中确定电流分布，且至少所述多条第一导线的第一宽度作为电流分布的函数变化。然后，排布多个单元以形成集成电路的至少一个部分。
附图说明
为了说明本发明，附图示出了本发明当前最佳的一种形式。然而，应当理解，本发明不仅限于附图中所示的排布和手段，其中：
图1是ASIC管芯的示意图；图1A是该管芯一部分的放大视图，表示功率、接地和I/O触点以及逻辑、存储器和I/O单元的示例性排布；
图2是ASIC管芯局部剖视立面图，示出了形成现有技术功率总线的金属和绝缘层；
图3是图2的现有技术功率总线的金属层M7和M6中导线的局部平面图；
图4是结合本发明的ASIC芯片的器件的示意图；
图5是表示图4所示ASIC芯片的功率格栅的可重复部分的局部平面图；
图6是功率格栅的局部平面图，表示图5在由九个功率触点区域阵列定义的四个区域中重复的可重复部分；
图7是图6区域之一的示意图，表示根据本发明用于确定功率总线导线宽度的一个象限；
图8是电流强度与距离关系的示例性曲线，所述距离为从图7所示象限的X方向的一个功率触点的距离；
图9是电流强度与距离关系的示例性曲线，所述距离为从图7所示象限的Y方向的一个功率触点的距离。
实施本发明的最佳模式
现在参见附图，其中相同的标号表示相同的元件。图4示出了根据本发明的一个器件，它由标号100表示。器件100可以是任何类型的数字器件，例如嵌入系统器件。这类型器件的例子包括：计算机，蜂窝式电话，PDA，薄型客户机，电视机，无线电，家用电器，汽车和数字制造、测试和诊断设备等。因而，器件100包括一个或多个集成电路(IC)芯片，例如专用集成电路(ASIC)芯片102，并可包括用于向IC芯片提供功率的板上电源104。本领域的技术人员将认识到，为了理解本发明，不必描述一般功能的ASIC芯片102，也不必描述ASIC芯片如何与器件100的电源104及其它元件(未示出)接口的细节。
ASIC芯片102的一般排布可类似于图1-3所示管芯10的排布。就是说，ASIC芯片102可具有由功率触点12’，接地触点14’和I/O触点16’插入的矩形区阵列。此外，ASIC芯片102可具有七个绝缘层M1’-M7’(图2)及七个金属层I1’-I7’(图2)，用于将器件层24’(图2)中晶体管等各器件电连接到接触点12’，14’，16’。本领域的技术人员将会认识到，虽然ASIC芯片102可具有七个绝缘层I1’-I7’和七个金属层M1’-M7’，但依据具体设计也可具有更多或较少的这些层。此外，本领域的技术人员将会理解，可不同地排布功率触点12’，接地触点14’及I/O接触点16’，例如排布成平行四边形区域阵列。
然而，与管芯10不同，在管芯10中，每一金属层M1-M7包括宽度彼此相同的电气总线导线，例如导线26，28(图2和3)，ASIC芯片102包括至少一个金属层，其包括不同宽度的总线导线。如以下所述，一般最好在功率和接地总线格栅最粗糙部分，例如在最接近导线相对大的触点的一个或两个金属层中，提供不同的宽度。图5示出了最上金属层M7’和M6’，相应于图2的最上金属层M7和M6，其每一层包括宽度变化的导线30’，28’。设置具有不同宽度的导线28’，30’能大大降低功率和接地总线所需的金属量。此外，设置具有不同宽度的导线28’，30’还能提供更多的空间以供它用，例如信号和I/O导线布线，因为较窄的宽度允许更多的导线容纳在给定的空间，假设导线间隔不变。
图5示出了功率总线108的可重复格栅106，其对应于由四个功率触点12’定义的邻接矩形区域32’之一。可重复格栅106是由金属层M6’的导线28’及金属层M7’的导线30’形成的。导线28’，30’表示为形成矩形十字交叉图案，其相对于矩形区域32’的主轴是对称的。然而，如本领域的技术人员将会理解的，导线28’，30’可以形成非矩形十字交叉图案，例如定义对应于区域32’的平行四边形区域的图案。本领域的技术人员还可理解，还可相对于区域32’的主轴非对称地排布导线28’，30’。如下面讨论的，每一导线28’，30’的宽度可基于在器件层布置单元之前建模的电流分布。由于电流分布模型可依据ASIC芯片102总的布局变化，例如：区域32’的某些部分可被定为容纳具有已知高电流需求的某些类型的单元，导线28’，30’的宽度可以按相应的电流分布模型要求的任何方式变化。这样，导线28’，30’不一定如图所示朝向区域32’的中心减少。此外，如本领域的技术人员很容易理解的那样，为了清楚起见，图5只示出了用于功率总线108的可重复的格栅106。也可在对应的接地触点14’(图1)之中提供类似的用于接地总线的可重复格栅(未示出)。
如上所述，人们希望降低设计和制造ASIC的成本，降低这些成本的一个方法是设计功率总线106和接地总线(未示出)，而无需在设计这些总线之前定义逻辑、存储器和I/O单元的排布(参见例如图1)。这允许设计者生成标准的可通用的功率和接地总线布局，而不必考虑为了使ASIC芯片102具有需要的功能，而如何在下面排布单元。标准化的功率和接地总线的所期望的特性是，它们在整个器件层上均匀分布，使得可容易地按需要排布单元，并且它们包括简单的可重复的元件。这两种特性都出现在本发明中。
图6表示，如果需要，只需将可重复格栅“布置”在不同的矩形区域相应的次数，可将可重复格栅106用于任何数目的所需的矩形区域32’上形成功率总线108。应当注意，提供具有不同宽度的导线28’，30’对紧靠包括触点12’，14’，16’的层之下的头两个金属层有最明显的影响。这是因为在这些层中电流的幅值与相应的相对大的导线28’，30’的结果。然而，本领域的技术人员将会认识到，根据本发明，任何金属层可包括不同宽度的导线。
为了说明根据本发明确定功率总线108’的导线的不同宽度的方法，将参照图7-9给出以下例子。对于功率触点的矩形区阵列，类似于图1、5和6中所示的功率触点12’，及类似于图5所示的导线28’，30’的对称排布，通过对由功率触点12”a，12”b，12”c和12”d定义的邻接矩形区域之一的单个象限110(图7)建模，可简化用于确定各导线中电流强度的分析。象限110由区域32”周围边界112对应的部分，及两个相互正交对称轴114，116的相应部分定义。
在本例子中，从功率触点12”a到功率触点12”b，以及从功率触点12”c到功率触点12”d的距离X为432微米。从功率触点12”d到功率触点12”a，以及从功率触点12”c到功率触点12”b的距离Y为864微米。平行于Y-轴的导线28”位于金属层M6”中，并彼此间隔开28.8微米(中心到中心)。于是，在可重复格栅106’中设置16条导线28”。平行于X-轴的导线30”位于金属层M7”并彼此间隔开86.4微米(中心到中心)。于是，在可重复格栅106’中设置11条导线30”。
为了确定每一条导线28”，30”中的电流，将这些导线的部分及对应的栓钉(未示出)各被建模为一个电阻器，所述栓钉在位于象限110中的包含这些导线的金属层M7”，M6”之间延伸。然后，进行模拟以确定导线28”，30”相应部分中的电流。这类建模和模拟在现有技术中是已知的，且通常用来确定现有技术的固定宽度导线总线中的电流强度。于是，无需对此及其它已知的建模和模拟技术进行详细描述。图8和9分别示出了X和Y方向中每一个方向的模拟结果。从图8和9可以看出，导线28”，30”中的电流强度随与功率触点12”a的距离的增加而对数式地降低。图8和9的曲线的数据点在以下表I和II中示出。
从表I和II中可以看出，提供不同宽度导线28”，30”的结果是显著地节省制造功率总线108所需的金属。对于在Y-方向延伸的导线28”(表I)，在象限110中材料的节省为(65.76-44.47)×432＝9,197.28μm2。这节省了((65.76-44.47)/65.76)×100＝32％。同样，对于在X方向延伸的导线30”(表II)，在象限110中材料的节省为(18.24-8.84)×216＝2,030.40μm2。这节省了((18.24-8.84)/18.24)×100＝50％。对于典型的100mm2管芯，本发明能导致在最上面的金属层，例如M7”和M6”，中节省2.5×105μm2以上的金属。
除了节省功率总线108’和/或对应的接地格栅(未示出)所需的金属量之外，本发明明显增加了信号与I/O导线的可用空间。现代芯片常受到这种导线空间可用性(也称为“孔隙率”)的限制。金属层的“孔隙率”等于信号和I/O布线的可用金属与可为功率格栅导线、接地格栅导线和信号和I/O布线提供的最大金属量的比。有限制的孔隙率的典型结果是需要提供昂贵的附加的布线层。
在本例中，象限110在X方向的“宽度”是216μm，这接近在该象限中功率总线、接地总线、信号和I/O布线的可用空间的总量。在这例子中，假设功率总线和接地总线宽度彼此相等，并彼此交替设置。对于现有技术的这些固定宽度的导线，功率和接地导线将占据象限110的总宽度216μm的大约2×65.76＝131μm，或象限总宽度的(131/216)×100＝61％。这样，对于现有技术的芯片，象限110中对应的孔隙率将为100％-61％＝39。
然而，对于本发明的不同宽度的导线28”，金属层M6”中的功率和接地总线将占据象限110的总宽度216μm的大约2×44.47＝88.94μm，或象限的总宽度的(88.94/216)×100＝41％。这样，根据本发明的象限110中金属层M6”的孔隙率将是100％-41％＝59％。根据本发明，通过提供不同宽度的导线28”，金属层M6”的孔隙率的改进是59％-39％＝20％。相对改进是(20/39)×100＝51％。
类似地，X-方向象限110的“宽度”为432μm，这大约为这一象限中功率总线、接地总线、信号和I/O布线可用空间的总量。又假设，功率和接地总线导线的宽度彼此相等，并彼此交替设置。对于现有技术的这些固定宽度导线，功率和接地总线导线将占据象限总宽度432μm的大约2×18.24＝36.48μm，或象限总宽度的(36.48/432)×100＝8％。这样，对于现有技术芯片，象限110中的孔隙率将为100％-8％＝92％。
然而，对于本发明不同宽度的导线30”，功率和接地总线导线将占据象限总宽度432μm的大约2×8.84＝17.68μm，或(17.68/432)×100＝4％。这样，象限110中金属层M7”的孔隙率将为100％-4％＝96％。根据本发明，通过提供不同宽度的导线30”，金属层M7”的孔隙率的改进将为96％-92％＝4％。相对改进为(4/92)×100＝4％。如所预期的那样，本发明对金属层M6的影响是非常明显的，其中功率总线108’的各导线携带大部分电流，并因而需要最大的宽度。
虽然已借助优选实施例描述了本发明，但应当理解，本发明并不限于此。反之，本发明将包括所附权利要求中定义的本发明的精神和范围内的所有变形、修改以及等同方案。

Claims (15)

1.一种集成电路，包括
多个单元(18，20，22)；
电气总线(108)，与所述多个单元(18，20，22)电连通，所述电气总线(108)是利用在所述多个单元(18，20，22)排布之前建模的电流分布设计的，所述电气总线(108)包括：
区域(32’)；以及
第一金属层，它包括多条在第一方向延伸的第一导线(28’)，所述多条第一导线(28’)的每一条具有至少部分位于所述区域(32’)内的相应的宽度；
其中所述相应的宽度作为所述电流分布的函数而变化。
2.根据权利要求1的集成电路，其中所述区域(32’)形状为矩形并具有对称轴，所述多条第一导线(28’)中的每一条平行于所述对称轴。
3.根据权利要求2的集成电路，其中所述多条第一导线(28’)的所述相应宽度朝向所述对称轴降低。
4.根据权利要求3的集成电路，其中所述第一导线(28’)的所述相应宽度朝向所述对称轴对数式地降低。
5.根据权利要求1的集成电路，还包括第二金属层，该金属层含有在不同于所述第一方向的第二方向延伸的多条第二导线(30’)，所述多条第二导线(30’)电连接到所述多条第一导线(28’)，所述多条第二导线(30’)的每一条具有至少部分位于所述区域(32’)内的相应的宽度，所述第二导线(30’)的所述相应宽度与所述电流分布成比例变化。
6.根据权利要求5的集成电路，其中所述区域(32’)形状为矩形并具有第一对称轴和第二对称轴，所述多条第一导线(28’)中的每一条平行于所述第一对称轴，所述多条第二导线(30’)中的每一条平行于所述第二对称轴。
7.根据权利要求6的集成电路，其中所述第一导线(28’)的所述相应宽度朝向所述第一对称轴降低，且所述第二导线(30’)的所述相应宽度朝向所述第二对称轴降低。
8.根据权利要求7的集成电路，其中所述第一导线(28’)的所述相应宽度朝向所述第一对称轴对数式地降低，且所述第二导线(30’)的所述相应宽度朝向所述第二对称轴对数式地降低。
9.一种布放集成电路电气总线格栅的方法，所述集成电路具有多个区域，该方法顺序包括以下步骤：
在所述多个区域(32’)中的至少一个中排布第一金属层的至少多条第一导线(28’)，所述多条第一导线(28’)每一条具有相应的宽度；
确定电流在至少所述多条第一导线(28’)中的分布；
作为所述电流分布的函数，改变所述多条第一导线(28’)的至少某些所述相应宽度；以及
排布多个单元(18，20，22)以至少部分地形成集成电路。
10.根据权利要求9的方法，其中排布所述多条第一导线(28’)的步骤包括选择所述多条第一导线(28’)的图案，并对所述多个区域(32’)中的至少某些重复所述图案。
11.根据权利要求9的方法，其中所述确定电流分布的步骤包括将所述多条导线(28’)作为电阻器建模。
12.根据权利要求9的方法，其中所述改变相应宽度的步骤包括朝向所述对称轴对数式地降低所述相应宽度。
13.根据权利要求9的方法，其中所述排布至少多条第一导线(28’)的步骤还包括在所述多个区域(32’)中的至少一个中排布第二金属层的多条第二导线(30’)，所述多条第二导线(30’)的每一条具有相应的宽度，所述确定至少多条第一导线(28’)中电流分布的步骤包括确定所述多条第一导线(28’)和所述多条第二导线(30’)中的至少某些中的电流分布，以及所述改变所述多条第一导线(28’)的至少某些相应宽度的步骤包括作为所述电流分布的函数，改变所述多条第一导线(28’)的所述相应宽度及所述多条第二导线(30’)的所述相应宽度。
14.根据权利要求13的方法，其中所述多个区域(32’)中的至少一个具有平行于所述多条第一导线(28’)的对称轴，且所述至少改变所述第一导线(28’)的相应宽度的步骤包括朝向所述对称轴对数式地降低所述相应宽度。
15.根据权利要求13的方法，其中所述多个区域(32’)中的至少一个具有平行于所述多条第二导线(30’)的对称轴，且所述至少改变所述第二导线(30’)的所述相应宽度的步骤包括朝向所述对称轴对数式地降低所述第二导线(30’)的相应宽度。
CNB028205243A 2001-10-17 2002-10-17 一种集成电路和一种布放集成电路电气总线格栅的方法 Expired - Fee Related CN1316615C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/682,772 2001-10-17
US09/682,772 US6586828B2 (en) 2001-10-17 2001-10-17 Integrated circuit bus grid having wires with pre-selected variable widths

Publications (2)

Publication Number Publication Date
CN1572028A true CN1572028A (zh) 2005-01-26
CN1316615C CN1316615C (zh) 2007-05-16

Family

ID=24741068

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028205243A Expired - Fee Related CN1316615C (zh) 2001-10-17 2002-10-17 一种集成电路和一种布放集成电路电气总线格栅的方法

Country Status (6)

Country Link
US (1) US6586828B2 (zh)
EP (1) EP1442481A4 (zh)
JP (1) JP4088587B2 (zh)
KR (1) KR100583164B1 (zh)
CN (1) CN1316615C (zh)
WO (1) WO2003034497A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107078121A (zh) * 2014-11-06 2017-08-18 高通股份有限公司 Io功率总线网格结构设计

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0673583U (ja) * 1993-03-29 1994-10-18 株式会社栗本鐵工所 温水配管の無締結継手用ゴムリング
US6004835A (en) * 1997-04-25 1999-12-21 Micron Technology, Inc. Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region
US6744130B1 (en) * 2003-07-08 2004-06-01 Lsi Logic Corporation Isolated stripline structure
US20050161820A1 (en) * 2004-01-27 2005-07-28 Ravindraraj Ramaraju Integrated circuit with conductive grid for power distribution
US7129416B1 (en) * 2004-02-05 2006-10-31 Apple Computer, Inc. Hybrid ground grid for printed circuit board
JP4539916B2 (ja) * 2005-01-19 2010-09-08 ルネサスエレクトロニクス株式会社 半導体集積回路、半導体集積回路の設計方法、及び半導体集積回路の設計用プログラム
US7990158B2 (en) * 2007-03-23 2011-08-02 International Business Machines Corporation Measurement arrangement for determining the characteristic line parameters by measuring scattering parameters
CN101499455B (zh) * 2008-02-02 2010-11-17 智原科技股份有限公司 应用于结构式特定用途集成电路的电源架构
KR101068998B1 (ko) * 2008-08-11 2011-09-30 금호석유화학 주식회사 Ｎ－치환 말레이미드류의 제조방법
JP2010074018A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体装置
US8247906B2 (en) 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
US8339803B2 (en) * 2009-12-04 2012-12-25 International Business Machine Corporation High-speed ceramic modules with hybrid referencing scheme for improved performance and reduced cost
US8336018B2 (en) * 2010-06-09 2012-12-18 Lsi Corporation Power grid optimization
US8927879B2 (en) * 2010-11-22 2015-01-06 International Business Machines Corporation Crosstalk reduction between signal layers in a multilayered package by variable-width mesh plane structures
US9311440B2 (en) * 2012-05-10 2016-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of electromigration avoidance for automatic place-and-route
US11239154B2 (en) * 2015-01-20 2022-02-01 Taiwan Semiconductor Manufacturing Company Ltd. Fishbone structure enhancing spacing with adjacent conductive line in power network
US20170053058A1 (en) * 2015-08-21 2017-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Model-based rule table generation
US10923425B2 (en) * 2017-01-20 2021-02-16 Arm Limited Power distribution
CN107898393B (zh) * 2017-11-17 2020-12-04 北京奇虎科技有限公司 用于清洁机器人的区块调整方法、装置及机器人
US11444029B2 (en) 2020-02-24 2022-09-13 International Business Machines Corporation Back-end-of-line interconnect structures with varying aspect ratios

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5844743A (ja) * 1981-09-10 1983-03-15 Fujitsu Ltd 半導体集積回路
JPS63152163A (ja) * 1986-12-17 1988-06-24 Hitachi Ltd 半導体集積回路装置
JPH01117341A (ja) * 1987-10-30 1989-05-10 Nec Corp 半導体装置
JP2901087B2 (ja) 1989-10-17 1999-06-02 株式会社東芝 半導体集積回路の電源配線設計方法及び電源配線設計装置
JPH03147350A (ja) * 1989-11-01 1991-06-24 Seiko Epson Corp マスタースライス方式集積回路装置
US5040144A (en) 1989-11-28 1991-08-13 Motorola, Inc. Integrated circuit with improved power supply distribution
JP2663680B2 (ja) 1990-05-24 1997-10-15 松下電器産業株式会社 チャネル配線方法
JP2580065B2 (ja) 1990-07-17 1997-02-12 株式会社日立製作所 大規模集積回路の電源配線方法
US5283753A (en) 1991-07-25 1994-02-01 Motorola, Inc. Firm function block for a programmable block architected heterogeneous integrated circuit
US5618744A (en) 1992-09-22 1997-04-08 Fujitsu Ltd. Manufacturing method and apparatus of a semiconductor integrated circuit device
WO1995017007A1 (en) * 1993-12-14 1995-06-22 Oki America, Inc. Efficient routing method and resulting structure for integrated circuits
US5793643A (en) 1996-04-30 1998-08-11 Avant| Corporation Method for handling variable width wires in a grid-based channel router
US5978572A (en) 1996-08-21 1999-11-02 Matsushita Electric Industrial Co., Ltd. LSI wire length estimation and area estimation
US6002857A (en) 1996-11-14 1999-12-14 Avant! Corporation Symbolic constraint-based system for preroute reconstruction following floorplan incrementing
US6185722B1 (en) 1997-03-20 2001-02-06 International Business Machines Corporation Three dimensional track-based parasitic extraction
US6028440A (en) 1998-03-20 2000-02-22 Lsi Logic Corporation Estimation of voltage drop and current densities in ASIC power supply mesh
US6182272B1 (en) 1998-07-16 2001-01-30 Lsi Logic Corporation Metal layer assignment
US6111310A (en) * 1998-09-30 2000-08-29 Lsi Logic Corporation Radially-increasing core power bus grid architecture
US6184477B1 (en) 1998-12-02 2001-02-06 Kyocera Corporation Multi-layer circuit substrate having orthogonal grid ground and power planes
US6202191B1 (en) 1999-06-15 2001-03-13 International Business Machines Corporation Electromigration resistant power distribution network

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107078121A (zh) * 2014-11-06 2017-08-18 高通股份有限公司 Io功率总线网格结构设计
CN107078121B (zh) * 2014-11-06 2019-12-20 高通股份有限公司 Io功率总线网格结构设计

Also Published As

Publication number Publication date
EP1442481A1 (en) 2004-08-04
JP4088587B2 (ja) 2008-05-21
US6586828B2 (en) 2003-07-01
US20030071343A1 (en) 2003-04-17
WO2003034497A1 (en) 2003-04-24
KR20040035707A (ko) 2004-04-29
EP1442481A4 (en) 2005-03-16
KR100583164B1 (ko) 2006-05-23
JP2005507163A (ja) 2005-03-10
CN1316615C (zh) 2007-05-16

Similar Documents

Publication Publication Date Title
CN1316615C (zh) 一种集成电路和一种布放集成电路电气总线格栅的方法
DE112009000351B4 (de) Mikroelektronischer Baustein, der Siliziumpatches für Zwischenverbindungen hoher Dichte enthält, und Verfahren zum Herstellen desselben
US8399981B2 (en) Ball grid array with improved single-ended and differential signal performance
KR20110102346A (ko) 그리드 판들을 갖는 집적 캐패시터
CN1805141A (zh) 电子器件接线方法和结构
CN1225023C (zh) 用于最大化每一布线层的信号线数目的具有可变间距触点阵列的集成电路管芯和/或组件
JPH07111971B2 (ja) 集積回路装置の製造方法
DE102006011473B4 (de) Mehrchipgehäuse und Verfahren zum Bilden von Mehrchipgehäusen für eine ausgeglichene Leistung
IE53851B1 (en) Manufacture of integrated circuits by master slice methods
CN110649018B (zh) 屏蔽单元电容器阵列
US20050050505A1 (en) Integrated Circuit Chip Having A Ringed Wiring Layer Interposed Between A Contact Layer And A Wiring Grid
CN212010953U (zh) 电子芯片
JPH04159751A (ja) 半導体集積回路装置およびその配線方法
CN1411052A (zh) 一种半导体集成电路及其制造方法
Olson Application of the Finite Element Method to Determine the Electrical Resistance, Inductance, Capacitance parameters for the Circuit Package Enviornment
JPH03120743A (ja) 半導体装置
EP2534685B1 (de) Skalierbarer aufbau für laterale halbleiterbauelemente mit hoher stromtragfähigkeit
US6282692B1 (en) Structure for improved capacitance and inductance calculation
CN1215394C (zh) 多层电路板的电源层和电脑系统的电路结构
CN113224047A (zh) 集成电路结构
CN114068522A (zh) 一种晶体管网格状绕线的方法
JPH104141A (ja) 半導体集積装置
CN1659706A (zh) 电阻网络例如电阻梯形网络及其制造方法
CN1467594A (zh) 电路基板和电子装置
CN1697595A (zh) 球栅阵列封装基板结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070516

Termination date: 20181017