KR100583164B1 - 사전 선택형 가변 폭을 구비한 와이어를 갖는 집적회로버스 그리드 - Google Patents

사전 선택형 가변 폭을 구비한 와이어를 갖는 집적회로버스 그리드 Download PDF

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Abstract

본 발명은 어플리케이션 특정 집적 회로칩(102)에 대한 전기적 버스 그리드(108)에 관한 것이다. 버스 그리드는 일반적으로 두개의 금속층(M6', M7')내에 포함된 상호 직교 와이어(28', 30')에 의해 형성된다. 버스 그리드는 각각의 다수의 인접한 직각 영역(32')내에 배치되며, 이는 전기적 컨택트(12')에 의해 정의된다. 전기적 컨택트(12')의 직각 패턴으로 인해, 인접한 직각 영역내의 버스 그리드는 서로 동일하고, 버스 그리드는 반복적인 패턴을 형성한다. 두개의 금속층 각각에서의 와이어의 폭은 대응 와이어에 의해 운반된 전류의 크기에 따라 변화한다. 전력 버스에서의 전류의 크기는 ASIC칩내의 셀(예를 들면, 18, 20,22)의 배치 이전에 수행된 시뮬레이션 및 설계(modeling)에 의해 결정될 수 있다.
전기적 버스 그리드, 전기적 컨택트

Description

사전 선택형 가변 폭을 구비한 와이어를 갖는 집적회로 버스 그리드{Intergrated Circuit Bus Grid Having Wires With Pre-Selected Variable Widths}
본 발명은 마이크로 일렉트로닉스 분야에 관한 것이다. 보다 구체적으로, 본 발명은 사전 선택형 가변폭을 구비한 와이어를 갖는 집적회로 버스 그리드에 대해 설명된다.
현재, 반도체 산업의 대부분은 특정 용도형 어플리케이션 집적 회로 칩 또는 ASIC칩의 설계 및 제조에 주력되며, 내장된 시스템을 포함하는 디바이스와 같은 여러가지 다양한 어플리케이션에 이용된다. 이러한 디바이스의 예들은 컴퓨터, 이동전화, PDAs, 씬클라이언트(thin client), 텔레비전, 라디오, 가정용 기구(domestic appliances)(예를 들면, 디지털 전자 렌지, 식기세척기, 건조기 등), 자동차, 디지털식의 제조, 검사 및 진단장비, 그리고 실질적으로 다른 모든 일반 소비자의 사용 또는 산업의 이용을 포함한다. 대개, 다른 어플리케이션용으로 설계된 ASICs는 많은 동일한 기본 로직, 메모리 및 I/O구성요소, 또는 셀을 서로 포함한다. 그러나, 상이한 어플리케이션인 경우, 이 셀들은 그 중 에서도, 상이한 수로 존재하고, 다르게 배열되며, 다른 상호연결성(interconnectivity)을 갖을 것이다. 셀들의 예는 다른 것들 중에서도 RAM, I/O, 가산기(adder), 클럭, 래치(latch) 및 통신 포트를 포함한다.
셀 설계는 새로운 ASIC 생성에 반복적으로 주로 사용되므로, 제조자들은 셀의 라이브러리(library)를 만든다. 새로운 ASIC를 설계할 때, 제조자는 라이브러리로부터 필요한 셀을 탐색한 다음 특정 어플리케이션을 위해 요구된 방식으로 상호 조합 또는 경우에 따라 고객-설계형 셀들과 조합할 것이다. 표준 셀들을 포함하는 라이브러리를 생성하는 중요한 목적은 ASIC 칩을 설계하고 제조하는 비용을 감소시키고 ASICs 설계의 처리를 간단하게 한다.
비용을 줄이고 설계 프로세스를 간단하게 하기 위한 추가적인 목적으로, 제조자들은 종종 ASIC칩의 다른 특징들을 표준화함으로써 그들의 셀 라이브러리를 보완한다. 예를 들면, 제조자들은 패키징을 갖는 완성된 칩과 접속하기 위한 전기적 컨택트, 예를 들면, 전력, 접지 및 I/O 컨택트의 유형 및 배열을 표준화하며, 또한 다양한 셀을 생성하는 마이크로일렉트로닉 디바이스, 예를 들면, 트랜지스터에 각각 전력과 접지를 제공하는 전력 및 접지 버스를 표준화한다.
도 1a, 도 1b, 도 2, 및 도 3은 바람직한 ASIC 다이(10)와 접속한 전기 컨택 트 및 전력 및 접지 버스의 특히 유용한 표준화된 배열을 도시한다. 도 1b를 참조하면, ASIC다이(10)는 그 표면에 전력 컨택트(12)(예를 들면, VDD, VDDx) 및 접지 컨택트(14)(예를 들면, GND, Vref)가 개재된(interposed) 두 개의 직각 영역 어레이(rectangular area array)을 포함하는데, 이는 패키징(미도싱)에 대해 제어된 함몰 칩 연결(collapse chip connection)(C4)을 위한 납볼, 즉, 플립-칩의 접속을 포함하는 것으로 도시된다. 당업자들은 패키지에 대한 전력 및 접지 컨택트의 전기적 연결이, 대안적으로 와이어 본딩(wire bonding)과 같은 다른 기술을 이용하여 실시할 수 있다는 것을 쉽게 이해할 수 있다. 또한 전력 컨택트(12)와 접지 컨택트(14) 사이에 개재된 I/O컨택트(16)의 직각 영역 어레이가 도시된다. 이러한 컨택트의 영역 어레이(12, 14, 16)는 ASIC 설계자가 다이(10) 상에서 필수적인 셀, 예를 들면, RAM 셀(18), I/O셀(20), 및 통신 포트 셀(22)들을 상기 셀들이 적절한 컨택트에 항상 상대적으로 가깝도록 X-Y평면 내의 원하는 위치에 배치할 수 있다.
도 2는 전력 컨택트(12)와 디바이스 층(24)을 연결하는 전기적 버스(electrical bus : 11)를 도시한다. 전기적 버스는 절연층(I1 - I7) 사이에 삽입된 7개의 금속층(M1 - M7)을 포함한다. 당업자들은 도시된 금속층 및 절연층의 층수가 단순한 예시의 목적으로 제시되었다는 알 수 있을 것이다. 7개 이상 또는 이하의 금속층과 대응하는 절연층이 설계될 수 있다. 도 1b의 접지 컨택트(14), I/O컨택(16) 및 관련된 와이어는 명확하게 도시되지 않는다. 그러나, 당업자들은 접지 컨택트(14)와 디바이스층(24) 사이의 전기적 상호 연결이 전력 컨택트의 디바이스층(24)에 대한 상호 연결과 유사하다는 것을 알 수 있을 것이다. 마찬가지로, 당업자들은 I/O컨택트(16)가 I/O셀(20)의 특정한 배열의 필요에 대응해 디바이스 층(24)과 전기적으로 상호 연결된다는 것을 알 수 있을 것이다.
도 3은 전력 컨택트(12)의 직각 영역 어레이에 의해 정의된 다수의 인접 영역(contiguous region : 32) 각각에 나타내는 도전 스트립 또는 와이어(28,30)를 포함하는 직각 버스 그리드(26)를 형성하는 금속층(M6)과 (M7)을 도시하는 평면도이다. 중요한 점은, 복수의 와이어(28)는 서로 동일한 폭을 갖으며, 복수의 와이어(30)는 서로 동일한 폭을 갖는다. 도 2 및 도 3을 참조하면, 금속층(M6)은 Y-방향으로 연장하는 와이어(28)를 포함하며, 금속층(M7)은 X-방향으로 연장하는 와이어(30)를 포함한다. 전력 컨택트(12) 하부에 직접적으로 위치된 와이어(30)는 절연층(I7)을 통하여 연장하는 금속 스터드(metal stud)(34)에 의해 전력 컨택트(12)에 전기적으로 연결된다. 금속층(M6)내의 와이어(28)는 금속층(M7) 내의 와이어(30)에 대해, 와이어(28)가 하부의 와이어(30)에 대해 교차하는 각각의 위치에서 금속 스터드(36)를 통해 전기적으로 연결된다. 당업자들은 금속층(M5 내지 M1)은 금속층(M7) 및 (M6)과 유사하지만 혁신적으로 더 섬세한 와이어를 포함한다는 것을 이해할 수 있다. 디바이스층 내의 각 디바이스는 서로 전기적으로 연결되므로 금속층(M1)의 복수의 와이어(38)는 상호 가깝게 이격된다.
금속층에 전력 및 접지 컨택트의 영역 어레이를 제공하고 균일한 전력 및 접지 그리드를 제공하는 것은, 설계자가 디바이스 층에 셀을 배열하기 전에 전력 및 접지 버스를 배열하도록(lay out) 허용한다. 그러므로, 각각의 새로운 ASIC설계를 위한 버스들의 주문 설계에 대한 필요성을 줄임으로써 전력 및 접지 버스는 표준화될 것이다. 최근, ASIC 설계자들은 전형적으로 균일한 패턴에서 동일한 금속층내에 와이어를 배열하여 전형적으로 동일한 폭을 갖는 동일한 금속층내에 와이어를 제공한다. 예를 들면, 금속층(M6)의 와이어(28)는 도시된 것과 같이 배열될 수 있으며, 각각의 와이어는 금속층(M6)내의 다른 와이어(28)와 마찬가지로 동일한 폭을 갖을 수 있다. 유사하게, 금속층(M7)의 와이어(30)는 도시된 것과 같이 배열될 것이며, 각각의 와이어는 금속층(M7) 내의 다른 와이어(30)와 마찬가지로 동일한 폭을 갖을 것이다. 와이어의 폭은 일반적으로 대응하는 금속층에서의 최대 허용 전류에 따른다. 그러나, 이러한 균일한 폭은 동일한 금속층, 특히, 전력용 및 접지용 컨택트의 바로 아래의 처음 두 개의 금속층, 예를 들면, 도 2 및 도 3의 실시예에서의 금속층(M7) 및 (M6)의 와이어에 대해 설정한다면, 금속을 낭비하게 되고, 또한, ASIC 설계자가 일반적으로 설계한다면, 신호와 I/O와이어 라우팅에 사용될 수 있는 유용한 공간을 점유하게 된다. 신호 및 I/O와이어 라우팅용 금속층으로 이용할 수 있는 크기의 한정된 공간은, 특히, 비용 면에서 원하지 않는 추가 금속층을 ASIC설계자에게 요구할 수 있다.
일측면에서, 본 발명은 다수의 셀과 상기 다수의 셀과 전기적으로 접속하는 다수의 전기적 버스를 포함하는 집적회로를 대상으로 한다. 전기적 버스는 다수의 셀을 배열하기 전에 설계된(model) 전류 분포를 이용하여 설계된다. 전기적 버스는 영역(region)과 제1 방향에서 연장하는 다수의 제1 와이어를 포함하는 제1 금속층을 포함한다. 다수의 제1 와이어 각각은 영역 내에 적어도 부분적으로 배치된 제1 폭을 갖는다. 제1 폭들은 전류 분포의 함수로써 변화한다.
다른 측면에서, 본 발명은 다수의 영역들을 갖는 집적 회로에 대한 전기적 버스 그리드를 배열하는(lay out) 방법을 나타낸다. 본 방법은 연달아 일어나는 다음 단계들을 포함한다. 첫번째, 적어도 제1 금속층의 복수의 제1 와이어는 복수의 영역 중 적어도 하나에 배열되며, 여기서 다수의 제1 와이어의 각각은 제1 폭을 갖는다. 다음, 적어도 다수의 제1 와이어 사이에서 전류 분포가 결정되며, 적어도 복수의 제1 와이어의 제1 폭은 전류 분포의 함수로 변화된다. 다음, 복수의 셀은 집적회로의 적어도 일부를 형성하도록 배열된다.
본 발명을 실시할 목적으로, 가장 바람직한 발명의 형태를 도면에 도시한다. 그러나, 본 발명은 도면에 도시된 정확한 배열 및 수단에 제한되지 않는다는 것을 이해할 수 있을 것이다.
도 1a는 ASIC다이의 개략도이고, 도 1b는 바람직한 전력, 접지 및 I/O컨택트 및 로직, 메모리 및 I/O셀의 배열을 도시하는 다이의 일부분의 확대도이다.
도 2는 종래기술 전력 버스를 형성하는 금속 및 절연층을 도시하는 ASIC다이의 부분적 측단면 상승도이다.
도 3은 도 2의 종래 기술 전력 버스의 금속층 M7 및 M6내의 와이어의 부분 평면도이다.
도 4는 본 발명의 ASIC칩을 내포하는 디바이스의 개략도이다,
도 5는 도 4에서 도시된 ASIC칩의 전력 그리드의 반복적인 섹션을 도시하는 부분 평면도이다.
도 6은 9개의 전력 컨택트의 영역 어레이에 의해 정의된 네개의 영역에서 반복된 도 5의 반복적인 섹션을 도시하는 전력 그리드의 부분 평면도이다.
도 7은 본 발명에 따른 전력 버스 와이어 폭을 결정하기 위해 이용된 사분면을 도시하는 도 6의 영역중 하나의 개략도이다.
도 8은 도 7에서 도시된 사분면의 X-방향에서의 전력 컨택트로부터의 거리대 전류 강도의 바람직한 그래프이다.
도 9는 도 7에서 도시된 사분면의 Y-방향에서의 전력 컨택트로부터의 거리대 전류 강도의 바람직한 그래프이다.
이제 도면을 참조하며, 동일한 참조번호는 동일한 구성요소를 나타내며, 도 4는 본 발명에 따른 디바이스를 도시하는데, 여기서 디바이스는 일반적으로 참조번호 100으로 표시된다. 디바이스(100)는 내장된 시스템과 같은 임의 형태의 디지털 디바이스여도 된다. 이러한 디바이스의 예들은 컴퓨터, 이동전화, PDA, 씬 클라이언트(thin client), 텔레비전, 라디오, 가전용 주방기구, 자동차 및 디지털 제조, 검사 및 진단 장비, 또 그외 다른 것들에 포함한다. 따라서, 디바이스(100)는 어플리케이션 특정 집적 회로(ASIC) 칩(102)과 같은 하나이상의 집적 회로 칩을 포함하며, IC칩에 전력을 제공하기 위한 온보드 전력 공급부(onboard power supply : 104)를 포함할 수 있다. 당업자들은 일반적 기능의 ASIC 칩(102)을 설명하거나 ASIC칩이 전력 공급부(104)와 디바이스(100)의 다른 구성요소(미도시)와 어떻게 인터페이싱하는지에 대해 구체적으로 기재할 필요없이 본 발명을 충분히 이해할 수 있을 것이다.
ASIC 칩(102)의 일반적 배열은 도 1 내지 도 3에서 도시된 다이(10)의 일반적 배열과 유사할 것이다. 즉, ASIC 칩(102)은 전력 컨택트(12'), 접지 컨택트(14') 및 I/O컨택트(16')의 직각 영역 어레이에 삽입될 수 있다. 추가로, ASIC칩(102)은 디바이스 층(24')(도 2)내의 트랜지스터와 같은 개별적 디바이스를 컨택트(12',14',16')에 전기적으로 연결하기 위한 7개의 절연층(I1'~I7')과 7개의 금속층(M1'- M7')을 갖을 것이다. 비록 ASIC칩(102)이 7개의 절연층(I1'-I7')과 7개의 금속층(M1'-M7')을 갖고 있을 지라도, 당업자들은 특정 설계에 따라 이러한 층들을 더 갖거나 덜 갖을 수 있다는 것을 알 수 있을 것이다. 또한, 당업자들은 전력 컨택트(12'), 접지 컨택트(14') 및 I/O 컨택트(16')가 이러한 평행사변형 영역 어레이(parallelogram area array)와 다른 형태로 배열될 수 있다는 것을 알 수 있을 것이다.
그러나, 서로 동일한 폭을 갖는 전기적 버스 와이어, 예를 들면, 와이어(16, 28)(도 2 및 도 3)를 각 금속층(M1 ~ M7)이 포함하는 다이(10)와는 달리, ASIC 칩(102)은 상이한 폭을 갖는 버스 와이어를 포함하는 적어도 하나의 금속층을 포함한다.
상술한 바와 같이, 전력용 및 접지용 버스 그리드의 전력 및 접지 버스 그리드의 가장 성긴(coarsest) 부분에 다양한 폭의 와이어를 제공하는 것, 예를 들면, 와이어가 상대적으로 큰 곳에서 가장 근접한 컨택트를 하나 또는 두 개의 금속층으로 설계하는 것이 가장 이익이다. 예시적으로, 도 5는 도 2의 가장 위의 금속층(M7' 내지 M6')에 대응하며, 각각 폭이 변화하는 와이어(30', 28')를 포함하는 가장 높은 금속층(M7' 내지 M6')을 도시한다. 다른 폭을 갖는 와이어(28',30')을 제공함으로써 전력 및 접지 버스를 위해 요구된 금속층의 크기를 상당히 감소시킬 수 있다. 또한, 다른 폭을 갖는 와이어(28', 30')를 제공하면, 와이어 간격이 변화하지 않으면 폭이 좁은 경우에도 소정 공간에 큰 와이어가 설치되도록 수용할 수 있기 때문에, 신호 및 I/O 와이어 라우팅 등의 다른 목적에 더 넓은 공간을 제공할 수 있다.
도 5는 네 개의 전력 컨택트(12')에 의해 정의되는 인접한 직각 영역(32') 중 하나에 대응하는 전력 버스(108)의 반복적인 그리드(106)를 도시한다. 반복적 그리드(106)는 금속층(M6')의 와이어(28')와 금속층(M7')의 와이어(30')로 형성된다. 와이어(28',30')는 직각 영역(32')의 주축에 대해 대칭인 직각 크리스-크로스 패턴(rectangular cris-cross pattern)을 형성하도록 도시된다. 그러나, 당업자들은 와이어(28', 30')가 영역(32')에 대응하는 평행사변형(parallelogram-shaped) 의 영역을 정의하는 패턴과 같은 비직각 크리스 크로스 패턴을 형성할 수 있다는 것을 알 수 있다. 또한, 당업자들은 와이어(28', 30')가 영역(32')의 주축에 대해 비대칭적으로 배열될 수 있다는 것 알 수 있을 것이다. 후술될, 각 와이어(28',30')의 폭은 디바이스 층내에 셀을 배치하기 전에 설계된 전류 분포에 기반을 둘 것이다. 전류 분포 설계는 ASIC칩(102)의 일반적 설계에 따라 변화하므로, 예를 들면, 영역(32')의 임의의 세그먼트는 일반적으로 잘 알려진 고전류 제한조건을 구비한 임의의 셀을 수용하는 대상(target)으로 될 수 있기 때문에, 와이어(28',30')의 폭은 대응하는 전류 분포 설계에서 요구하는 임의의 방식으로 변화해도 좋다. 그러므로, 와이어(28', 30')는 도시된 바와 같이 영역(32')의 중심을 향해 반듯이 감소하는 것은 아니다. 또한, 당업자들은 도 5가 명확하게 전력 버스(108)에 대해 반복적 그리드(106)만을 도시한다는 것을 알 수 있을 것이다. 접지 버스에 대해 유사한 반복 그리드(미도시)가 대응하는 접지 컨택트(14') 사이에 제공될 수 있다(도 1).
전술한 바와 같이, ASIC을 설계하고 제조하는 비용을 감소시키는 것이 바람직하다. 이 비용을 줄이는 하나의 방법은 이 버스를 설계하기 전에 로직, 메모리 및 I/O셀의 배열을 정의할 필요없이 전력 버스(106) 및 접지 버스(미도시)를 설계하는 것이다. 이는 설계자가 필수 기능을 갖는 ASIC칩(102)를 제공하기 위해 요구되는 셀의 근본적인 배열에 관련하여 일반적으로 이용될 수 있는 표준 전력 및 접지 버스 설계를 생성할 수 있도록 한다. 표준화된 전력 및 접지 버스의 바람직한 특징은 이들 버스가 디바이스층 전체에 거의 균일하게 분포해서, 셀이 요구한 바와 같이 쉽게 배열될 수 있게 되는 것, 거기에 버스들이 간단한 반복적 구성요소들을 포함하는 것이다. 이 특징들은 모두 본 발명에 개시된다.
도 6은 원한다면, 반복 가능한 그리드(106)를 사용하여, 다른 직각 영역에 반복적 그리드를 대응하는 회수만큼 단순하게 "배치(placing)"함으로써 원하는 임의의 개수의 직각 영역(32') 상에 전력 버스를 형성할 수 있다는 것을 도시한다. 일반적으로 다른 폭을 갖는 와이어(28',30')를 제공하는 것은 컨택트(12',14',16')를 포함하는 계층(level) 바로 아래의 처음 두 개의 금속층들에 대해 가장 현저한 영향(impact)을 가져온다. 이는 이층들 내의 전류의 크기 및 이에 대응하는 상대적으로 큰 와이어(28',30')들 때문이다. 그러나, 당업자들은 임의의 금속층들이 본 발명에 따른 다른 폭의 와이어를 포함해도 좋다는 것을 알 수 있을 것이다.
본 발명에 따른 전력 버스(108')의 와이어의 다양한 폭을 결정하는 하나의 방법을 도시하기 위해, 도 7 - 도 9를 참조하여 이하의 예를 나타낸다. 전력 컨택트의 직각 영역 어레이의 경우, 도 1, 도 5, 및 도 6에 도시된 전력 컨택트(12')와 유사하고, 도 5에 도시된 와이어(28'30')와 유사한 와이어의 대칭적 배열, 다양한 와이어에서 전류 강도를 결정하기 위한 분석은 전력 컨택트(12"a, 12"b, 12"c, 12"d)에 의해 정의된 인접한 직각 영역(32")중 하나의 단일사분면(110)(도 7)을 설계함으로써 단순화될 수 있다. 사분면(110)은 영역(32")의 주변 경계(112)의 대응하는 부분 및 두 개의 상호 직교 대칭축(114,116)의 대응 부분에 의해 정의된다.
본 발명의 실시 예에서, 전력 컨택트(12"a)에서부터 전력 컨택트(12"b)까지, 그리고 전력 컨택트(12"d)에서부터 전력 컨택트(12"c)까지의 거리 X는 432미크론(micron)이다. 전력 컨택트(12"d)에서 전력 컨택트(12"a)까지, 그리고 전력 컨택트(12"c)에서부터 전력 컨택트(12"b)까지의 거리 Y는 864미크론이다. Y축에 평행한 복수의 와이어(28")는 금속층(M6")에 배치되고, 서로 28.8미크론(중심에서 중심까지 측정됨)만큼의 거리로 이격된다. 따라서, 16개의 와이어(28")가 반복적 그리드(106')를 제공한다. X축에 평행한 복수의 와이어(30")는 금속층(M7")에 배치되고 서로 86.4미크론만큼의 거리로 이격된다(중심에서 중심까지 측정됨). 따라서, 11개의 와이어(30")가 반복적 그리드(106')를 제공한다.
와이어(28",30")의 각각에서 전류를 판단하기 위해, 이들 배선 부분과 금속층(M7", M6") 사이에 연장하는 상기 배선을 포함하는 사분면(110)에 배치된 대응하는 스터드(미도시)를 각각 레지스터로써 설계한다. 그 다음, 시뮬레이션을 수행하여, 와이어(28", 30")의 대응하는 부분의 전류를 판단한다. 모델링 및 시뮬레이션의 이 형태는 공지되어 있으며, 종래 기술의 고정폭 와이어 버스에서의 전류 강도를 판단하기 위해 일반적으로 이용된다. 그러므로, 다른 잘 알려진 설계 및 시뮬레이션 기술에 대한 구체적인 설명은 요구되지 않는다. 도 8 및 도 9는 각각 X-방향 및 Y-방향의 각각에 대한 시뮬레이션의 결과를 도시한다. 도 8 및 도 9에서, 와이어(28",30")의 전류 강도는 전력 컨택트(12"a)로부터의 거리의 증가에 대해 로그적으로 감소한다는 것을 알 수 있다. 도 8 및 9의 그래프에 대한 데이터 점들은 테이블 Ⅰ 및 Ⅱ에 나타낸다.
테이블 Ⅰ 및 Ⅱ로부터 폭이 다른 와이어(28",30")를 설계한 결과로서 전력 버스(108)를 제작하느데 필요한 금속을 크게 절약할 수 있는 것을 알 수 있다. Y방향으로 연장하는 와이어(28")(표1)의 경우, 사분면(110)으로 금속 절약량(material saving)은 (65.76 - 44.47) x 432 = 9,197.28㎛2이다. 이는 ((65.76-44.47)/65.76)x100 =32%의 절약이다. 마찬가지로, X-방향으로 연장하는 와이어(30")(표Ⅱ)의 경우, 사분면(110)에서 금속 절약량은 (18.24 - 8.84) x 216 = 2,030.40㎛2이다. 이는 ((18.24-8.84)/18.84)x100 =50%의 절약이다. 전형적인 100㎟다이의 경우에는, 본 발명의 결과 최상단의 금속층, 예를 들면, M7" 및 M6"에서 2.5x105㎛2이상의 금속을 절약할 수 있다.
전력 버스(108') 및/또는 대응하는 접지 그리드(미도시)에 대해 요구된 금속양에서의 절약과 함께, 본 발명은 신호 및 I/O 와이어링을 위해 사용할 수 있는 공간을 현저하게 증가시킨다. 빈번하게, 최근 칩은 상기 배선에 의해 공간가용성("공극율(porosity)"로도 알려져 있는)에 의해 제한받는다. 금속층의 "공극율"은 전력 그리드 와이어, 접지 그리드 와이어, 및 신호 및 I/O와이어링에 의해 제공될 수 있는 최대 금속량에 대한 신호 및 I/O 와이어에 이용할 수 있는 금속의 비율과 동일하다. 일반적으로 공극율이 제한되면, 추가적인 와이어링 층을 설계하게 되어, 비용이 많이 소요된다.
본 실시예에서, X-방향으로의 사분면(110)의 "폭"은 216㎛이고, 이는 대략 사분면에서 전력 버스, 접지 버스, 신호 및 I/O와이어링을 위해 이용할 수 있는 공간의 전체양이다. 이 실시 예에서, 전력 버스 및 접지 와이어의 폭은 서로 동일하며 서로 교대로 배치되는 것으로 가정한다. 종래기술의 일정 폭 와이어의 경우에는, 전력 및 접지 버스 와이어는 사분면(110)의 전체 폭 216㎛에 대해 대략 2 X 65.76 = 131㎛를 차지하거나 사분면의 전체 폭의 (131/216) x100 =61%를 차지할 것이다. 그러므로 종래기술의 칩에 대한 사분면(110)내의 대응하는 공극률은 100% - 61% =39%일 것이다.
그러나, 본 발명의 폭이 다른 와이어(28")의 경우에는, 금속층(M6")내의 전력 및 접지 버스 와이어는 사분면(110)의 전체 폭 216㎛에 대해 대략 2 X 44.47 = 88.94㎛이거나 사분면의 전체 폭의 (88.94/216) x100 =41%를 차지할 것이다. 그러므로, 본 발명에 따른 사분면(110)에서의 금속층(M6")의 공극률은 100% - 41% =59%일 것이다. 본 발명에 따른 폭이 다른 와이어(28")를 설계하는 경우, 금속층(M6")의 공극률의 개선은 59% -39% = 20%이다. 상대적인 부분에서, 개선은 (20/39) X100 = 51%이다.
유사하게, X-방향에서의 사분면(110)의 "폭"은 432㎛이고, 이는 사분면에서 전력 버스, 접지 버스, 신호 및 I/O 와이어링에 대해 대략 이용할 수 있는 전체 공간량이다. 또한, 전력 및 접지 버스 와이어의 폭은 서로 동일하며 서로 교대로 배치되는 것이 추정된다. 종래기술의 이 상수 폭 와이어의 경우, 전력 및 접지 버스 와이어는 사분면의 전체 폭 432㎛에 대해 대략 2 X 18.24 = 36.48㎛를 차지하거나 사분면의 전체 폭의 (36.48/432) x100 =9%을 차지할 것이다. 그러므로, 종래기술의 칩에 대한 사분면(110)에서의 공극률은 100% - 8% =92%일 것이다.
그러나, 본 발명의 폭이 다른 와이어(30")의 경우에는, 전력 및 접지 버스 와이어가 사분면(110)의 전체 폭 432㎛에 대해 대갹 2 X 8.84 = 17.68㎛, 또는 사분면의 전체 폭의 (17.68/432) x 100 =4%을 차지할 것이다. 그러므로, 본 발명에 따른 사분면(110)에서의 금속층(M7")의 공극률은 100% - 4% =96%일 것이다. 본 발명에 따른 다른 폭 와이어(30")를 제공함으로써, 금속층(M7")의 공극률에서의 개선은 96% -92% = 4%이다. 상대적인 부분에서의 개선은 (4/92) X100 = 4%이다. 예측한대로, 본 발명의 영향은 금속층 M6에 대해 가장 두드러지고, 전력 버스(108')의 개별 와이어는 가장 많은전류를 운반하고, 그러므로 가장 넓은 폭을 요구한다.
Figure 112004004134819-pct00001
Figure 112004004134819-pct00002
본 발명은 바람직한 실시예에 관해 설명되고 있지만, 본 발명이 그것에 한정되지는 것은 아니라는 것을 알 수 있을 것이다. 반대로, 특허 청구범위에서 정의하는 본 발명의 정신 및 범주 내에 포함되는 모든 대체물, 변경 및 등가물을 포함할 수 있다. .

Claims (19)

  1. 집적회로에 있어서,
    다수의 셀(18,20,22)과,
    상기 다수의 셀과 전기적으로 통신하는 전기적 버스(108) -상기 전기적 버스(108)는 상기 다수의 셀 배열전에 모델링된(modeled) 전류 분포(curent distribution)를 이용하여 설계됨- 를
    포함하며, 상기 전기적 버스(108)는
    직각(retangular) 형태로 제1 대칭축을 갖는 영역(32')과,
    제1 방향으로 연장하는 다수의 제1 와이어(28') -상기 다수의 제1 와이어(28') 각각은 상기 영역(32')내에 적어도 부분적으로 배치된 제1폭을 가지며 상기 제1 대칭축에 평행함- 를 포함하는 제1 금속층
    을 포함하며, 상기 다수의 제1 와이어(28')에 대한 상기 제1 폭은 상기 제1 대칭축쪽으로 감소하는 집적회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 와이어(28')는 상기 대칭축쪽으로 로그적으로(logarithmically) 감소하는 집적회로.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 영역은 제2 대칭축을 가지며,
    상기 제2 대칭축에 평행하며 상기 다수의 제1 와이어(28')에 전기적으로 연결된 다수의 제2 와이어(30')을 포함하는 제2 금속층을 더 포함하며, 상기 다수의 제2 와이어(30') 각각은 상기 영역내에 적어도 부분적으로 배치된 제2 폭을 구비하며, 상기 제2 폭은 상기 제2 대칭축 쪽으로 감소하는 집적회로.
  8. 제7항에 있어서,
    상기 제1 와이어(28')의 상기 대응폭은 상기 제1 대칭축 쪽으로 로그적으로 감소하며 상기 제2 폭은 상기 제2 대칭축 쪽으로 로그적으로 감소하는 집적회로.
  9. 다수의 영역을 구비하는 집적회로의 전기적 버스 그리드를 설계하는 방법에 있어서,
    상기 다수의 영역(32')중 적어도 하나에 제1 금속층의 적어도 다수의 제1 와이어(28') -상기 다수의 제1 와이어(28')의 각각은 대응폭을 구비함-를 배열하는 단계와,
    적어도 상기 다수의 제1 와이어(28') 사이의 전류 분포를 판단하는 단계와,
    상기 다수의 제1 와이어(28')의 상기 대응폭 중 적어도 일부를 상기 전류분포 함수로 변화시키는 단계와,
    상기 집적화된 회로를 적어도 부분적으로 형성하기 위해 다수의 셀(18,20,22)을 배열하는 단계
    를 포함하는 설계 방법.
  10. 제9항에 있어서,
    상기 다수의 제1 와이어(28')를 배열하는 단계는 상기 다수의 제1 와이어(28')의 패턴을 선택하는 단계와, 상기 다수의 영역(32')의 적어도 일부에 대해 상기 패턴을 반복하는 단계를 포함하는 설계 방법.
  11. 제9항에 있어서,
    상기 전류 분포를 판단하는 단계는 레지스터로서 상기 다수의 와이어(28')를 설계하는 단계를 포함하는 설계 방법.
  12. 제9항에 있어서,
    상기 대응폭을 변화하는 단계는 상기 대칭축쪽을 향해 로그적으로 상기 대응폭을 감소시는 단계를 포함하는 설계 방법.
  13. 제9항에 있어서,
    상기 다수의 제1 와이어(28')를 배열하는 단계는 상기 다수의 영역(32') 중 적어도 하나에서 제2 금속층의 다수의 제2 와이어(30') - 상기 다수의 제 2 와이어(30')각각은 대응폭을 구비함- 를 배열하는 단계를 더 포함하며,
    적어도 다수의 제1 와이어(28') 사이의 전류 분포를 판단하는 단계는 상기 다수의 제1 와이어(28')의 적어도 일부 및 상기 다수의 제2 와이어(30') 사이의 전류 분포를 판단하는 단계를 포함하며,
    상기 다수의 제1 와이어(28')의 적어도 일부의 상기 대응폭을 변화하는 단계는 상기 다수의 제1 와이어(28')의 상기 대응폭과 상기 다수의 제2 와이어(30')의 상기 대응폭을 상기 전류 분포 함수로 변화하는 단계를 포함하는 설계 방법.
  14. 제13항에 있어서,
    상기 다수의 영역(32')중 적어도 하나는 상기 다수의 제1 와이어(28')에 평행한 대칭축을 갖으며,
    상기 제1 와이어(28')의 적어도 상기 대응폭을 변화하는 단계는 상기 대칭축쪽으로 상기 대응폭을 로그적으로 감소시키는 단계를 포함하는 설계 방법.
  15. 제13항에 있어서,
    상기 다수의 영역(32') 중 적어도 하나는 상기 다수의 제2 와이어(30')에 평행한 대칭축을 갖으며,
    상기 제1 와이어(30')의 적어도 상기 대응폭을 변화하는 단계는 상기 대칭축쪽으로 상기 제2 와이어(30')의 상기 대응폭을 로그적으로 감소시키는 단계를 포함하는 설계 방법.
  16. 디바이스에 있어서,
    다수의 셀을 포함하며 상기 다수의 셀 배열 전에 모델링된 전류분포를 이용하여 설계된 적어도 하나의 전기적 버스를 갖는 반도체칩
    을 포함하며, 상기 반도체 칩은
    전기적 컨택트의 영역 어레이;
    상기 영역 어레이에 의해 정의된 다수의 영역(region) -상기 다수의
    영역 각각은 제1 방향으로 연장하는 다수의 제1 와이어를 갖는 제1 금
    속층을 포함하며, 상기 전기적 컨택트와 전기적으로 연결됨-; 및
    상기 반도체칩과 전기적으로 연결하는 전원공급부
    를 포함하며, 상기 다수의 제1 와이어 각각은 제1 폭을 갖으며, 상기
    제1 와이어의 상기 제1 폭은 상기 다수의 영역 각각에서 상기 전류 분
    포 함수로써 변화하는 디바이스.
  17. 제16항에 있어서,
    상기 다수의 영역 각각은 상기 제1 방향과 다른 제2 방향으로 연장하는 다수의 제2 와이어를 포함하는 제2 금속층을 더 포함하며,
    상기 각각의 다수의 제2 와이어는 상기 전기적 컨택트와 전기적으로 연결되며 상기 전류 분포에 비례하여 변화하는 제2 폭을 갖는 디바이스.
  18. 집적회로에 있어서,
    각각 제1 대칭축과 상기 제1 대칭축과 교차하는 제2 대칭축을 갖는 다수의 인접한 직각 영역을 정의하는 전기적 컨택트 영역 어레이; 및
    상기 각각의 인접한 직각 영역 내에 형성된 전기적 버스 그리드
    를 포함하며, 상기 반복적 전기적 버스 그리드는
    상기 전기적 컨택트와 전기적으로 연결된 제1 금속층; 및
    상기 제1 금속층 내에 위치하며 상기 제1 대칭축과 평행하게 연장하며
    서로 수평하게 이격된 다수의 제1 와이어
    를 포함하며, 상기 각각의 인접한 직각 영역 내의 상기 다수의 제1 와
    이어는 상기 제1 대칭축 방향으로 감소하는 제1 폭을 갖는 집적회로.
  19. 제18항에 있어서,
    상기 제1 금속층에서 이격된 제1 금속층과 상기 제2 금속층에 위치되고 상기 제2 대칭축에 평행하게 연장하고 다른 와이어로부터 수평하게 이격된 다수의 제2 와이어를 더 포함하며,
    상기 다수의 제2 와이어는 상기 다수의 제1 와이어에 전기적으로 연결되며 상기 제2 대칭축쪽 방향으로 감소하는 제2 폭을 갖는 집적회로.
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