CN1411049A - 包含多孔绝缘材料的半导体器件及其制造方法 - Google Patents
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Abstract
在衬底上形成第一绝缘膜、第一层间绝缘膜、第二和第三绝缘膜以及第二层间绝缘膜。形成布线沟槽到达第三绝缘膜的上表面，并且从布线沟槽的底部到第一绝缘膜的上表面形成通孔。在选择性地腐蚀第二层间绝缘膜的条件下，通过腐蚀第二层间绝缘膜，形成布线沟槽。在选择性地腐蚀第三绝缘膜的条件下，通过腐蚀去除暴露在布线沟槽底部的第三绝缘膜和暴露在通孔底部的第一绝缘膜。在通孔和布线沟槽中填充布线。
Description
技术领域
本发明涉及半导体器件及其制造方法，尤其是涉及在布线层之间配置多孔绝缘膜用作经由层的半导体器件及其制造方法。
背景技术
在半导体集成电路器件中，布线之间的寄生电容是信号传输速度降低的一个重要原因。当布线间的距离在1μm以上时，布线间的寄生电容对全部器件的处理速度只有小的影响。然而，当布线间的距离在0.2μm以下时，与上下布线间距离相比，在同一层形成的布线间距离变得极小，结果布线间寄生电容对器件的处理速度具有重要的影响。
通过半导体集成电路器件的多层布线的信号传输速度由导线电阻和寄生电容的结合来决定。当布线厚度减小时，可以减小寄生电容；然而，布线厚度减小时，导线电阻增大，由此，不能获得较高的信号传输速度。为了实现寄生电容的减小，而不减小布线的厚度，有效的方法是降低层间绝缘膜的介电常数。
作为具有低介电常数的材料，涂敷型绝缘材料、聚四氟乙烯基(PTFE基)材料以及具有直链结构的烃基材料已经被引起注意。作为涂敷型绝缘材料，举例来说，可以提到聚酰亚胺或者硅酮树脂。然而，即使使用上述材料，也难以获得3或者以下的相对介电常数。当使用聚四氟乙烯基材料时，介电常数可以降低到2或者以下；然而，由于聚四氟乙烯基材料与其它材料的粘附差，所以实际上不能使用。具有直链结构的烃基材料对氧化敏感，当它被氧化时，由于吸湿性其介电常数很可能变化。
为了解决上述问题，通过形成多孔绝缘材料已经开发了具有低介电常数的多孔材料。
然而，当多孔材料被用作绝缘材料时，本发明的发明人发现了过去没有发生的以下问题，这些问题出现在制造半导体器件的工艺期间。
发明内容
因此，本发明的目的在于解决当多孔材料被用作半导体集成电路器件中所用的绝缘材料时出现的问题。
根据本发明的一个方案，提供一种半导体器件的制造方法，包括以下工序：在衬底表面形成第一绝缘膜，半导体元件形成于衬底上，并且衬底具有暴露在其一部分表面上的导电区域；在第一绝缘膜上形成第一层间绝缘膜；在第一层间绝缘膜上形成第二绝缘膜；在第二绝缘膜上形成第三绝缘膜；在第三绝缘膜上形成第二层间绝缘膜；从第二层间绝缘膜的上表面到第三绝缘膜的上表面形成布线沟槽，从布线沟槽底部的一部分到第一绝缘膜的上表面形成通孔，其中，通孔配置在与导电区域一部分对应的位置，在相对于第三绝缘膜选择性地腐蚀第二层间绝缘膜的条件下，通过腐蚀形成布线沟槽；通过在相对于第二绝缘膜选择性地腐蚀第三绝缘膜的条件下，通过腐蚀去除在布线沟槽底部暴露的第三绝缘膜和在通孔底部暴露的第一绝缘膜；在通孔和布线沟槽中填充包含导电材料的布线。
当暴露在布线沟槽底部的第三绝缘膜被去除时，第二绝缘膜可以被用作腐蚀阻挡膜。因此，可以防止第一层间绝缘膜的上表面暴露在布线沟槽的底部。根据上述方法，可以获得具有如下所述结构的半导体器件。
根据本发明的另一方案，提供一种半导体器件，包括：设置在衬底表面上的第一绝缘膜，衬底具有在其一部分表面暴露的导电区域；设置在第一绝缘膜上的第一层间绝缘膜；设置在第一层间绝缘膜上的第二绝缘膜；从第二绝缘膜上表面到第一绝缘膜底表面形成的通孔；设置在第二绝缘膜上的第三绝缘膜，并且具有与第二绝缘膜不同的耐腐蚀性；设置在第三绝缘膜上的第二层间绝缘膜，并且具有与第三绝缘膜不同的耐腐蚀性；从第二层间绝缘膜上表面到第二绝缘膜上表面设置的布线沟槽，并且布线沟槽的一部分底部与通孔连接；包含导电材料并且填充在通孔和布线沟槽中的布线部件。
根据本发明的另一方案，提供一种半导体器件的制造方法，包括以下工序：在半导体衬底表面上形成包含多孔绝缘材料的第一绝缘膜；在第一绝缘膜上形成包含绝缘材料的第一腐蚀阻挡膜；在第一腐蚀阻挡膜上形成第二腐蚀阻挡膜，第二腐蚀阻挡膜包含介电常数比第一腐蚀阻挡膜更高的另一绝缘材料；在第二腐蚀阻挡膜上形成第二绝缘膜；在第二绝缘膜上形成具有开口的掩模图形；在使用掩模图形作为腐蚀掩模、相对于第二腐蚀阻挡膜选择性地腐蚀第二绝缘膜的条件下，通过腐蚀第二绝缘膜形成凹槽，以使第二腐蚀阻挡膜暴露在凹槽底部；在相对于第一腐蚀阻挡膜选择性地腐蚀第二腐蚀阻挡膜的条件下，腐蚀暴露在凹槽底部的第二腐蚀阻挡膜；在凹槽中填充包含导电材料的导电部件。
当腐蚀第二腐蚀阻挡膜时，由于第一腐蚀阻挡膜保护第一绝缘膜，所以能够防止第一绝缘膜暴露于腐蚀气氛。根据上述方法，可以获得具有如下所述结构的半导体器件。
根据本发明的另一方案，提供一种半导体器件，包括：设置在半导体衬底表面上的包含多孔绝缘材料的第一绝缘膜；设置在第一绝缘膜上的包含绝缘材料的第一腐蚀阻挡膜；设置在第一腐蚀阻挡膜上的第二腐蚀阻挡膜，第二腐蚀阻挡膜包含介电常数比第一腐蚀阻挡膜更高的另一绝缘材料；设置在第二腐蚀阻挡膜上的第二绝缘膜；穿透第二绝缘膜和第二腐蚀阻挡膜的凹槽，第一腐蚀阻挡膜保留于所述凹槽的底部；包含导电材料并且填充在凹槽中的导电部件。
如上所述，在第一层间绝缘膜和第二层间绝缘膜之间的界面，配置两个耐腐蚀性彼此不同的腐蚀阻挡膜。当在第二层间绝缘膜中形成布线沟槽时，腐蚀停止于上腐蚀阻挡膜。当暴露在布线沟槽底部的上腐蚀阻挡膜被腐蚀时，腐蚀被终止在下腐蚀阻挡膜。因此，能够防止第一层间绝缘膜的上表面暴露于腐蚀气氛。当包含多孔材料的绝缘膜暴露于腐蚀气氛时，在绝缘膜表面上形成细微的不平整，导致问题的发生。因此，本发明有利于应用在多孔材料被用作绝缘膜的情况。
附图说明
图1A至1K是根据本发明实施例的制造方法工序中的半导体器件的剖面图。
图2是根据本发明实施例的半导体器件的剖视图。
具体实施方式
参看图1A到图2，将说明根据本发明实施例的半导体器件的制造方法。
如图1A所示，在由硅构成的衬底1的表面上形成元件分隔绝缘区2。通过硅的局部氧化(LOCOS)或者浅沟槽隔离(STI)，形成元件分隔绝缘区2。在由元件分隔绝缘区2围绕的有源区上，形成包含栅电极3G、源区3S和漏区3D的MOSFET3。通过重复膜形成、光刻、腐蚀、离子注入等已知工序，形成MOSFET3。
通过化学气相淀积(CVD)，在衬底1表面上形成由磷硅酸盐玻璃(PSG)构成的厚1000nm的层间绝缘膜10，以便覆盖MOSFET3。在层间绝缘膜10上，通过等离子增强的CVD(PE-CVD)，形成由碳化硅(SiC)或者氮化硅(SiN)构成的厚50nm的腐蚀阻挡膜11(用作钝化膜)。
以下将说明用于获得图1B所示状态的工序。在腐蚀阻挡膜11和层间绝缘膜10中，分别形成到达源区3S和漏区3D的接触孔12S和12D。
形成具有30nm厚度的阻挡金属层13，覆盖接触孔12S和12D的内表面和腐蚀阻挡膜11的上表面。该阻挡金属层13由例如氮化钛(TiN)或者氮化钽(TaN)形成。在阻挡金属层13的表面上，形成厚度足以填充接触孔12S和12D的钨(W)层。例如通过CVD完成阻挡金属层和钨层的形成。
通过化学机械抛光(CMP)去除过量的钨层和阻挡金属层，以便暴露腐蚀阻挡膜11。因此，在该接触孔12S和12D中，形成各由阻挡金属层13和钨层组成的导电栓塞14。
如图1C所示，在腐蚀阻挡膜11上形成厚度为150nm的层间绝缘膜20。层间绝缘膜20由多孔二氧化硅(由Catalysts&Chemical Ind.Co.，Ltd制造的IPS)形成。这种多孔二氧化硅的组成及其膜形成方法披露于＂SHOKUBAI KASEI GIHOU＂(Technical Report by Catalysts&Chemicals)vol.17，pages75-82,2000。以下，将简要地说明该膜形成方法。
在衬底表面上施行溶液的旋涂，该溶液含有分散在溶剂中的有机低聚物和硅氧烷聚合物。该涂层干燥时，获得有机低聚物和硅氧烷聚合物在其中精细地混合在一起的膜。对如此形成的这种膜进行焙烧，仅有机低聚物被热分解，由此获得由多孔硅氧烷聚合物组成的膜。
在层间绝缘膜20上，通过PE-CVD形成50nm厚的二氧化硅覆盖膜21。在覆盖膜21上形成抗蚀剂图形24。在抗蚀剂图形24中设置开口26，对应于层间绝缘膜20中形成的布线。通过普通的光刻方法形成开口26。
如图1D所示，使用抗蚀剂图形24作为掩模，腐蚀覆盖膜21和层间绝缘膜20。使用由C3F8、O2和Ar组成的混合气体作为腐蚀气体，通过反应离子蚀刻(RIE)腐蚀覆盖膜21和该层间绝缘膜20。因此，在层间绝缘膜20中形成对应于抗蚀剂图形24中的开口26的布线沟槽25。导电栓塞14的上表面暴露在对应的布线沟槽25的底面。在形成布线沟槽25之后，去除抗蚀剂图形24。
如图1E所示，形成30nm厚的阻挡层金属层22L，以便覆盖布线沟槽25的内表面和覆盖膜21的上表面。通过CVD或者PVD，形成TiN或者TaN组成的阻挡金属层22L。在阻挡金属层22L的表面上，形成铜(Cu)组成的导电层23L。在用铜组成的籽晶层覆盖阻挡金属层22L的表面之后，通过电镀铜形成导电层23L，以便具有足以填充布线沟槽25的厚度。
如图1F所示，进行CMP以便暴露覆盖膜21。因此，在布线沟槽25中，形成覆盖其内部的阻挡金属层22和填充布线沟槽25的铜布线23。
如图1G所示，在覆盖膜21上，按以下顺序形成50nm厚的由SiC组成的扩散阻挡膜30、250nm厚的由多孔二氧化硅组成的层间绝缘膜31、30nm厚的由SiO2组成的下腐蚀阻挡膜32、30nm厚的由SiC组成的上腐蚀阻挡膜33、150nm厚的由多孔二氧化硅组成的层间绝缘膜34、20nm厚的由SiO2组成的覆盖膜35、和50nm厚的由SiN组成的硬掩模36。
通过使用四甲基硅烷作为源气体和CO2作为载气的CVD，形成扩散阻挡膜30和上腐蚀阻挡膜33。通过与形成层间绝缘膜20相同的方法，形成层间绝缘膜31和层间绝缘膜34。
通过使用硅烷(SiH4)和一氧化二氮(N2O)作为源气体的PE-CVD，形成由SiO2组成的下腐蚀阻挡膜32和覆盖膜35。通过使用SiH4和NH3作为源气体的CVD形成硬掩模36。
如图1H所示，对硬掩模36进行布图，以便形成开口37。在层间绝缘膜34中形成对应于布线布图的开口37。通过使用通用的光刻技术对硬掩模36进行布图。
如图11所示，在暴露于开口37底部的覆盖膜35上和硬掩模36上形成抗蚀剂图形40。抗蚀剂图形40具有开口41，对应于将在层间绝缘膜31中形成的通孔。当在与衬底法线平行的方向观看时，开口41在硬掩模36中形成的开口37之内。
使用抗蚀剂图形40作为掩模，从覆盖膜35到层间绝缘膜31的中间进行腐蚀，以便形成通孔42。通过使用C2F6、O2、N2和Ar的混合气体的RIE，对SiO2组成的覆盖膜35、下腐蚀阻挡膜32、多孔二氧化硅组成的层间绝缘膜34、和层间绝缘膜31进行腐蚀。通过使用CH2F2、O2和Ar的RIE，对SiC组成的上腐蚀阻挡膜33进行腐蚀。
在形成通孔42之后，通过灰化去除抗蚀剂图形40。
如图1J所示，使用硬掩模36作为掩模，腐蚀层间绝缘膜34。在上述工序中，使用上腐蚀阻挡膜33作为掩模，进一步腐蚀到达层间绝缘膜31中间的通孔42的底面，结果通孔42穿透层间绝缘膜31。通过使用含有C2F6、O2、N2和Ar的混合气体的RIE，进行这种腐蚀。因为这种腐蚀气体对于腐蚀SiC或者SiN具有低的腐蚀速度，由于存在上腐蚀阻挡膜33，所以腐蚀被终止于布线沟槽43的底部，并且由于存在扩散阻挡膜30，所以腐蚀还被终止于通孔的底部42。
如上所述，通过形成由耐腐蚀性彼此不同的材料组成的上腐蚀阻挡膜33和层间绝缘膜34，可以选择性地腐蚀层间绝缘膜34，由此，可再生产地获得上腐蚀阻挡膜33。此外，通过形成由耐腐蚀性彼此不同的材料组成的扩散阻挡膜30和层间绝缘膜31，可以选择性地腐蚀层间绝缘膜31，由此，可再生产地获得扩散阻挡膜30。在此实施例中，“在耐腐蚀性方面的差异”，并非是指在特定条件下使用特定蚀刻剂进行腐蚀时两个层呈现不同的性质(耐受性)，而是指两个层具有相对不同的腐蚀性质(耐受性)。
如图1K所示，腐蚀了硬掩模36、暴露于布线沟槽43底部的上腐蚀阻挡膜33、以及暴露于通孔42底部的扩散阻挡膜30。通过使用CH2F2、O2和Ar的RIE，进行这种腐蚀。因为这种腐蚀气体对于腐蚀SiO2具有缓慢的腐蚀速度，所以在布线沟槽43的底部可再生产地获得下腐蚀阻挡膜32。因为这种腐蚀气体对于腐蚀SiO2具有缓慢的腐蚀速度，所以在布线沟槽43的底部可再生产地获得下腐蚀阻挡膜32。因此，层间绝缘膜31的上表面不暴露，也就是说它不暴露于腐蚀气氛。
如图2所示，通孔42和布线沟槽43的内表面被TaN组成的阻挡金属层50覆盖，铜布线51填充在通孔42和布线沟槽43内。按与制造用于第一布线层的阻挡金属层22和Cu布线23的方法同等的方式，形成阻挡金属层50和Cu布线51。
在上述实施例中，如图1K所示，即使形成布线沟槽43之后，层间绝缘膜31的上表面也被下腐蚀阻挡膜32所覆盖。因此，可以防止出现如下问题。
当由多孔二氧化硅组成的层间绝缘膜31的上表面暴露于腐蚀气氛时，形成细微的不平整度。当在布线沟槽43底部上形成细微的不平整度时，阻挡金属层50难以完全覆盖布线沟槽43的底部。当布线沟槽43的底部覆盖不完全时，不能令人满意地获得防止Cu布线51中含有的Cu原子扩散的功能。
为了完全覆盖具有不平整度的布线沟槽43的底部，必须增大阻挡金属层50的厚度。然而，增大阻挡金属层50的厚度时，Cu布线51的横截面积减少，结果导线电阻增大。
该层间绝缘膜34在布线沟槽43的侧面暴露于腐蚀气氛，而且层间绝缘膜31在通孔42的侧面暴露于腐蚀气氛。然而，由于这种腐蚀是各向异性地进行的，所以在几乎垂直于衬底表面的侧面上实质上没有形成不平整度。
在图1K中，考虑这样的情形，即层间绝缘膜31的上表面仅被上腐蚀阻挡膜33所覆盖，而不配置下腐蚀阻挡膜32。在上述情形中，形成在通孔42底部的扩散阻挡膜30被完全去除时，上腐蚀阻挡膜33必须留在布线沟槽43的底部。为了防止扩散阻挡膜30产生不完全的去除，通常进行大约100％的过腐蚀。
由于扩散阻挡膜30和上腐蚀阻挡膜33由SiC组成，为了可再生产地获得上腐蚀阻挡膜33，其厚度必须是扩散阻挡膜30的厚度的两倍以上。然而，增大上腐蚀阻挡膜33的厚度，使用多孔二氧化硅作为绝缘材料所获得的降低寄生电容的效果被降低。
在上述实施例中，在层间绝缘膜31的上表面配置耐腐蚀性不同于扩散阻挡膜30的下腐蚀阻挡膜32，并且可以在下腐蚀阻挡膜32上配置上腐蚀阻挡膜33，上腐蚀阻挡膜33可以在与用于扩散阻挡膜30的相同条件下进行腐蚀。对通孔42底部的扩散阻挡膜30进行腐蚀时，由于层间绝缘膜31的上表面被下腐蚀阻挡膜32覆盖，所以可减小上腐蚀阻挡膜33的厚度。为了防止寄生电容增大，上腐蚀阻挡膜33的厚度最好小于扩散阻挡膜30的厚度。此外，形成下腐蚀阻挡膜32的SiO2具有的介电常数小于形成上腐蚀阻挡膜33的SiC的介电常数。因此，与在层间绝缘膜31和层间绝缘膜34之间界面配置一个SiC膜的情形相比，根据上述实施例的结构具有降低寄生电容的优点。
在上述实施例中，层间绝缘膜31和层间绝缘膜34由多孔二氧化硅组成；然而，代之以使用其它多孔绝缘材料时也可以获得相同的优点。例如也可以使用多孔有机绝缘材料来形成层间绝缘膜31或者层间绝缘膜34。
在上述实施例中，通过例子说明了采用双金属镶嵌法形成铜布线的情形，然而，除了铜之外也可以形成其他金属线，例如铝基(铝合金)布线。适当地改变制造方法时，可以形成铜合金布线层。除了双金属镶嵌法之外，上述实施例也可以应用于另一布线形成方法。例如，在多孔绝缘膜(对应于图1G所示层间绝缘膜31)上形成图1G所示下腐蚀阻挡膜32和上腐蚀阻挡膜33的情形，和在采用金属镶嵌法在上腐蚀阻挡膜33上形成金属线的情形，也可以获得多孔绝缘膜上表面不暴露在布线沟槽底部的优点。
至此，已经参考实施例说明了本发明；然而，本发明并不限于此。例如，在不脱离本发明范围的条件下，进行各种变型、改进、组合等等，对于本领域技术人员来说是显而易见的。
Claims (17)
1.一种半导体器件的制造方法，包括以下工序：
在形成有半导体元件的衬底表面上形成第一绝缘膜，并且衬底具有暴露在其一部分表面上的导电区域；
在第一绝缘膜上形成第一层间绝缘膜；
在第一层间绝缘膜上形成第二绝缘膜；
在第二绝缘膜上形成第三绝缘膜；
在第三绝缘膜上形成第二层间绝缘膜；
从第二层间绝缘膜的上表面到第三绝缘膜的上表面形成布线沟槽，从布线沟槽底部的一部分到第一绝缘膜的上表面形成通孔，其中，通孔配置在与导电区域一部分对应的位置，在相对于第三绝缘膜选择性地腐蚀第二层间绝缘膜的条件下，通过腐蚀形成布线沟槽；
在相对于第二绝缘膜选择性地腐蚀第三绝缘膜的条件下，通过腐蚀去除暴露在布线沟槽底部的第三绝缘膜和暴露在通孔底部的第一绝缘膜；
在通孔和布线沟槽中填充包含导电材料的布线。
2.根据权利要求1的半导体器件制造方法，其中，第一层间绝缘膜包含多孔绝缘材料。
3.根据权利要求1的半导体器件制造方法，其中，第一层间绝缘膜包含多孔二氧化硅，第一绝缘膜和第三绝缘膜各包含SiC和SiN之一，第二绝缘膜包含二氧化硅。
4.根据权利要求1的半导体器件制造方法，其中，形成布线沟槽和通孔的工序包括以下工序：
从第二层间绝缘膜的上表面形成凹槽，以便在形成通孔的位置腐蚀第一层间绝缘膜；
在部分地对应于凹槽的位置形成到达第三绝缘膜的布线沟槽，同时使用第三绝缘膜作为掩模进一步地腐蚀凹槽的底部，以便形成到达第一绝缘膜的通孔。
5.根据权利要求1的半导体器件制造方法，其中，第二绝缘膜的介电常数小于第三绝缘膜的介电常数。
6.根据权利要求1的半导体器件制造方法，其中，第三绝缘膜比第一绝缘膜更薄。
7.根据权利要求1的半导体器件制造方法，其中，暴露在衬底表面的导电区域包含铜布线。
8.一种半导体器件，包括：
设置在衬底表面上的第一绝缘膜，衬底具有在其一部分表面暴露的导电区域；
设置在第一绝缘膜上的第一层间绝缘膜；
设置在第一层间绝缘膜上的第二绝缘膜；
从第二绝缘膜上表面到第一绝缘膜底表面形成的通孔；
设置在第二绝缘膜上的第三绝缘膜，并且具有与第二绝缘膜不同的耐腐蚀性；
设置在第三绝缘膜上的第二层间绝缘膜，并且具有与第三绝缘膜不同的耐腐蚀性；
从第二层间绝缘膜上表面到第二绝缘膜上表面设置的布线沟槽，并且布线沟槽的一部分底部与通孔连接；
包含导电材料并且填充在通孔和布线沟槽中的布线部件。
9.根据权利要求8的半导体器件，其中，第一层间绝缘膜包含多孔绝缘材料。
10.根据权利要求8的半导体器件，其中，第一层间绝缘膜包含多孔二氧化硅，第二绝缘膜包含SiO2，并且第一绝缘膜和第三绝缘膜各包含SiC或者SiN。
11.根据权利要求8的半导体器件，其中，第二绝缘膜的介电常数小于第三绝缘膜的介电常数。
12.根据权利要求8的半导体器件，其中，第三绝缘膜比第一绝缘膜更薄。
13.根据权利要求8的半导体器件，其中，暴露在一部分衬底表面的导电区域包含形成在衬底上的铜布线。
14.一种半导体器件的制造方法，包括以下工序：
在半导体衬底表面上形成包含多孔绝缘材料的第一绝缘膜；
在第一绝缘膜上形成包含绝缘材料的第一腐蚀阻挡膜；
在第一腐蚀阻挡膜上形成第二腐蚀阻挡膜，第二腐蚀阻挡膜包含介电常数比第一腐蚀阻挡膜更高的另一绝缘材料；
在第二腐蚀阻挡膜上形成第二绝缘膜；
在第二绝缘膜上形成具有开口的掩模图形；
在使用掩模图形作为腐蚀掩模、相对于第二腐蚀阻挡膜选择性地腐蚀第二绝缘膜的条件下，通过腐蚀第二绝缘膜形成凹槽，以使第二腐蚀阻挡膜暴露在凹槽底部；
在相对于第一腐蚀阻挡膜选择性地腐蚀第二腐蚀阻挡膜的条件下，腐蚀暴露在凹槽底部的第二腐蚀阻挡膜；
在凹槽中填充包含导电材料的导电部件。
15.根据权利要求14的半导体器件制造方法，其中，第一绝缘膜和第二绝缘膜包含多孔二氧化硅，第一腐蚀阻挡膜包含SiO2，第二腐蚀阻挡膜包含SiC或者SiN。
16.一种半导体器件，包括：
设置在半导体衬底表面上的包含多孔绝缘材料的第一绝缘膜；
设置在第一绝缘膜上的包含绝缘材料的第一腐蚀阻挡膜；
设置在第一腐蚀阻挡膜上的第二腐蚀阻挡膜，第二腐蚀阻挡膜包含介电常数比第一腐蚀阻挡膜更高的另一绝缘材料；
设置在第二腐蚀阻挡膜上的第二绝缘膜；
穿透第二绝缘膜和第二腐蚀阻挡膜的凹槽，第一腐蚀阻挡膜保留于所述凹槽的底部；
包含导电材料并且填充在凹槽中的导电部件。
17.根据权利要求16的半导体器件制造方法，其中，第一绝缘膜包含多孔二氧化硅，第一腐蚀阻挡膜包含SiO2，第二腐蚀阻挡膜包含SiC或者SiN。
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|---|---|---|---|---|
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| KR100527673B1 (ko) * | 2004-02-24 | 2005-11-28 | 삼성전자주식회사 | 반도체 소자의 금속배선 형성방법 |
| US7078350B2 (en) * | 2004-03-19 | 2006-07-18 | Lam Research Corporation | Methods for the optimization of substrate etching in a plasma processing system |
| US7256498B2 (en) * | 2004-03-23 | 2007-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Resistance-reduced semiconductor device and methods for fabricating the same |
| JP2010153894A (ja) * | 2010-02-19 | 2010-07-08 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| US8357609B2 (en) * | 2010-05-04 | 2013-01-22 | Globalfoundries Inc. | Dual damascene-like subtractive metal etch scheme |
| KR101007635B1 (ko) * | 2010-06-18 | 2011-01-12 | 김민정 | 절입 없이 드로잉 가공을 하는 다배열 프로그레시브 드로잉 장치 |
| US8906801B2 (en) * | 2012-03-12 | 2014-12-09 | GlobalFoundries, Inc. | Processes for forming integrated circuits and integrated circuits formed thereby |
| US9711662B1 (en) * | 2016-04-21 | 2017-07-18 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with optical modulators and photodetectors and methods for producing the same |
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| TW374224B (en) * | 1998-04-03 | 1999-11-11 | United Microelectronics Corp | Dual damascene process for manufacturing low k dielectrics |
| US6265780B1 (en) * | 1998-12-01 | 2001-07-24 | United Microelectronics Corp. | Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit |
| US6245663B1 (en) * | 1998-09-30 | 2001-06-12 | Conexant Systems, Inc. | IC interconnect structures and methods for making same |
| US6153528A (en) * | 1998-10-14 | 2000-11-28 | United Silicon Incorporated | Method of fabricating a dual damascene structure |
| JP3312604B2 (ja) * | 1998-11-06 | 2002-08-12 | 日本電気株式会社 | 半導体装置の製造方法 |
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| US6770975B2 (en) * | 1999-06-09 | 2004-08-03 | Alliedsignal Inc. | Integrated circuits with multiple low dielectric-constant inter-metal dielectrics |
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| JP2001044202A (ja) | 1999-07-30 | 2001-02-16 | Nec Corp | 半導体装置及びその製造方法 |
| US6331479B1 (en) * | 1999-09-20 | 2001-12-18 | Chartered Semiconductor Manufacturing Ltd. | Method to prevent degradation of low dielectric constant material in copper damascene interconnects |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101924094A (zh) * | 2009-04-24 | 2010-12-22 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
| CN101924094B (zh) * | 2009-04-24 | 2016-03-09 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
| CN103700646A (zh) * | 2012-09-27 | 2014-04-02 | 意法半导体公司 | 针对先进后段制程的新颖封装多金属分支足部结构的系统和方法 |
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| ASS | Succession or assignment of patent right |
Owner name: FUJITSU MICROELECTRONICS CO., LTD. Free format text: FORMER OWNER: FUJITSU LIMITED Effective date: 20081219 |
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| C56 | Change in the name or address of the patentee |
Owner name: FUJITSU SEMICONDUCTOR CO., LTD. Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD. |
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| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa Patentee after: FUJITSU MICROELECTRONICS Ltd. Address before: Kanagawa Patentee before: Fujitsu Microelectronics Ltd. |
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| CP02 | Change in the address of a patent holder |
Address after: Kanagawa Patentee after: Fujitsu Microelectronics Ltd. Address before: Tokyo, Japan Patentee before: Fujitsu Microelectronics Ltd. |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050216 Termination date: 20200411 |
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| CF01 | Termination of patent right due to non-payment of annual fee |