KR100744928B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

반도체 집적 회로 장치의 절연 재료로서 다공질 재료를 이용한 경우에 발생되는 과제를 해결할 수 있다. 기판의 표면 상에, 절연 재료를 포함하는 제1 막을 형성한다. 제1 막 상에, 절연 재료를 포함하는 비아층 절연막을 형성한다. 비아층 절연막 상에, 절연 재료를 포함하는 제2 막 및 제3 막을 형성한다. 제3 막 상에, 절연 재료를 포함하는 배선층 절연막을 형성한다. 배선층 절연막의 상면으로부터 제3 막의 상면까지 도달하는 배선홈, 및 배선홈의 저면의 일부에, 제1 막의 상면까지 도달하는 비아홀을 형성한다. 배선홈의 형성은, 제3 막에 대하여 배선층 절연막을 선택적으로 에칭하는 조건으로 배선층 절연막을 에칭함으로써 행한다. 제2 막에 대하여 제3 막을 선택적으로 에칭하는 조건으로, 배선홈의 저면에 노출한 제3 막, 및 비아홀의 저면에 노출한 제1 막을 제거한다. 비아홀 및 배선홈 내에, 배선을 매립한다.
배선홈, 비아홀, 비아층, 절연 재료, 기판, 다공질 재료

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING POROUS INSULATING MATERIAL AND MANUFACTURING METHOD THEREFOR}
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 장치의 제조 단계에서의 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기판
2 : 소자 분리 절연 영역
3 : MOSFET
10 : 층간 절연막
11 : 에칭 스토퍼막
12S, 12D, 25, 42 : 비아홀
13, 22L, 22, 50 : 배리어 메탈층
14 : 도전 플러그
20 : 제1층 배선층 절연막
21, 35 : 캡막
23L : 도전층
24, 40 : 레지스트 패턴
25, 51 : Cu 배선
26, 37, 41 : 개구
30 : 확산 배리어막
31 : 비아층 절연막
32 : 하측 에칭 스토퍼막
33 : 상측 에칭 스토퍼막
34 : 배선층 절연막
36 : 하드 마스크
43 : 배선홈
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히 다공질의 절연막을 배선층간(비아층)에 배치한 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
반도체 집적 회로 장치에서, 배선간의 기생 용량이, 신호 전반 속도의 저하의 요인이 되고 있다. 배선 간격이 1㎛ 이상인 경우에는, 배선간의 기생 용량이, 디바이스 전체의 처리 속도에 미치는 영향이 적었다. 그런데, 배선 간격이 0.2㎛ 이하로 되면, 상하 배선간에 비하여 동일층 내의 배선 간격이 매우 좁게 되어, 배 선간의 기생 용량이, 디바이스의 처리 속도에 큰 영향을 미치게 된다.
반도체 집적 회로 장치의 다층 배선중을 전반하는 신호의 전반 속도는, 배선 저항과 기생 용량에 따라 결정된다. 배선을 얇게 함으로써, 기생 용량을 작게 할 수 있지만, 배선을 얇게 하면 배선 저항의 상승을 초래하기 때문에, 신호 전반 속도의 고속화로는 이어지지 않는다. 배선을 얇게 하지 않고, 기생 용량의 저하를 도모하기 위해, 층간 절연막의 유전률을 낮게 하는 것이 유효하다.
저유전률 재료로서, 도포형 절연 재료, 폴리테트라플루오로에틸렌(PTFE)계 재료, 직쇄형상 하이드로 카본계 재료가 주목받고 있다. 도포형 절연 재료의 예로서, 폴리이미드나 실리콘 수지 등을 들 수 있다. 그러나, 이들 재료를 이용하여도, 비유전률을 3 이하로 하는 것은 곤란하다. PTFE계 재료를 이용하면, 비유전률을 2 이하로 하는 것이 가능하지만, PTFE계 재료는, 다른 재료와의 밀착성이 나쁘기 때문에, 실용적이지 않다. 직쇄형상 하이드로 카본계 재료는, 산화되기 쉽고, 산화를 받으면 흡습에 의해 유전률이 변동하기 쉽다.
이들 과제를 해결하기 위해, 절연 재료를 다공질화함으로써 저유전률화를 실현하는 다공질 재료가 개발되고 있다.
본원 발명자는, 절연 재료로서 다공질 재료를 이용하면, 반도체 장치의 제조 시에, 종래에는 없던 새로운 과제가 발생되는 것을 발견하였다.
본 발명의 목적은, 반도체 집적 회로 장치의 절연 재료로서 다공질 재료를 이용한 경우에 발생하는 과제를 해결하는 것이다.
본 발명의 일 관점에 따르면, 표면 상에 반도체 소자가 형성되고, 표면의 일부에 도전성 영역이 노출되어 있는 기판을 준비하는 공정과, 상기 기판의 표면 상에, 절연 재료를 포함하는 제1 막을 형성하는 공정과, 상기 제1 막 상에 절연 재료를 포함하는 비아층 절연막을 형성하는 공정과, 상기 비아층 절연막 상에 절연 재료를 포함하는 제2 막을 형성하는 공정과, 상기 제2 막 상에 절연 재료를 포함하는 제3 막을 형성하는 공정과, 상기 제3 막 상에 절연 재료를 포함하는 배선층 절연막을 형성하는 공정과, 상기 배선층 절연막의 상면으로부터 상기 제3 막의 상면까지 도달하는 배선홈, 및 그 배선홈의 저면의 일부에, 상기 제1 막의 상면까지 도달하는 비아홀을 형성하는 공정으로서, 상기 비아홀은, 상기 도전성 영역과 부분적으로 중첩되는 위치에 배치되며, 상기 배선홈의 형성은, 상기 제3 막에 대하여 상기 배선층 절연막을 선택적으로 에칭하는 조건으로 해당 배선층 절연막을 에칭함으로써 행하는 공정과, 상기 제2 막에 대하여 상기 제3 막을 선택적으로 에칭하는 조건으로, 상기 배선홈의 저면에 노출된 상기 제3 막, 및 상기 비아홀의 저면에 노출된 제1 막을 제거하는 공정과, 상기 비아홀 및 배선홈 내에 도전 재료를 포함하는 배선을 매립하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
배선홈의 저면에 노출된 제3 막을 제거할 때, 제2 막을 에칭 스토퍼막으로서 이용할 수 있다. 이 때문에, 비아층 절연막의 상면이 배선홈의 저면에 노출되는 것을 방지할 수 있다. 이 방법에 의해, 하기의 구조의 반도체 장치가 얻어진다.
본 발명의 다른 관점에 따르면, 표면의 일부에 도전성 영역을 갖는 기판의 상에 형성된 절연 재료를 포함하는 제1 막과, 상기 제1 막 상에 배치되며, 다공질의 절연 재료로 형성된 비아층 절연막과, 상기 비아층 절연막 상에 배치되며 절연 재료로 형성된 제2 막과, 상기 제2 막의 상면으로부터 제1 막의 저면까지 도달하는 비아홀과, 상기 제2 막 상에 배치되며 그 제2 막과는 에칭 내성이 다른 절연 재료로 형성된 제3 막과, 상기 제3 막 상에, 그 제3 막과는 에칭 내성이 다른 절연 재료로 형성된 배선층 절연막과, 상기 배선층 절연막의 상면으로부터 상기 제2 막의 상면까지 도달하고, 저면의 일부에서 상기 비아홀에 연결되는 배선홈과, 상기 배선홈 및 상기 비아홀 내에 매립된 도전 재료를 포함하는 배선 부재를 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 따르면, 반도체 기판의 표면 상에 다공질의 절연 재료를 포함하는 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 절연 재료를 포함하는 제1 에칭 스토퍼막을 형성하는 공정과, 상기 제1 에칭 스토퍼막 상에 상기 제1 에칭 스토퍼막보다도 유전률이 높은 절연 재료를 포함하는 제2 에칭 스토퍼막을 형성하는 공정과, 상기 제2 에칭 스토퍼막 상에 절연 재료를 포함하는 제2 절연막을 형성하는 공정과, 상기 제2 절연막 상에 개구를 갖는 마스크 패턴을 형성하는 공정과, 상기 마스크 패턴을 에칭 마스크로 하여, 상기 제2 에칭 스토퍼막에 대하여 상기 제2 절연막을 선택적으로 에칭하는 조건으로, 상기 제2 절연막을 에칭하여 오목부를 형성하며, 그 오목부의 저면에 상기 제2 에칭 스토퍼막을 노출시키는 공정과, 상기 제1 에칭 스토퍼막에 대하여 상기 제2 에칭 스토퍼막을 선택적으로 에칭하는 조건으로, 상기 오목부의 저면에 노출한 상기 제2 에칭 스토퍼막을 에칭 하는 공정과, 상기 오목부 내에 도전 재료를 포함하는 도전 부재를 매립하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
제2 에칭 스토퍼막을 에칭할 때, 제1 에칭 스토퍼막이 제1 절연막을 보호하고 있기 때문에, 제1 절연막이 에칭 분위기에 노출되어지는 것을 방지할 수 있다. 이 방법에 의해, 하기에 설명한 바와 같은 구조의 반도체 장치가 얻어진다.
본 발명의 다른 관점에 따르면, 반도체 기판 상에 형성된 다공질의 절연 재료를 포함하는 제1 절연막과, 상기 제1 절연막 상에 형성된 절연 재료를 포함하는 제1 에칭 스토퍼막과, 상기 제1 에칭 스토퍼막 상에 형성되며, 상기 제1 에칭 스토퍼막보다도 유전률이 큰 절연 재료를 포함하는 제2 에칭 스토퍼막과, 상기 제2 에칭 스토퍼막 상에 형성된 절연 재료를 포함하는 제2 절연막과, 상기 제2 절연막 및 상기 제2 에칭 스토퍼막의 2층을 관통하고, 저면에 상기 제1 에칭 스토퍼막이 남아 있는 오목부와, 상기 오목부 안에 매립된 도전 재료를 포함하는 도전 부재를 갖는 반도체 장치가 제공된다.
도 1 및 도 2를 참조하여, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 1a에 도시한 바와 같이, 실리콘을 포함하는 기판(1)의 표면 상에, 소자 분리 절연 영역(2)이 형성되어 있다. 소자 분리 절연 영역(2)은 실리콘 국소 산화(LOCOS)나, STI(Shallow Trench Isolation)에 의해 형성된다. 소자 분리 절연 영역(2)으로 둘러싸인 활성 영역 상에, 게이트 전극(3G), 소스 영역(3S), 및 드레인 영역(3D)을 포함하는 MOSFET(3)가 형성되어 있다. MOSFET(3)는 주지의 성막, 포토리소그래피, 에칭, 이온 주입 등의 공정을 반복하여 실행함으로써 형성된다.
기판(1)의 표면 상에, MOSFET(3)를 덮도록 포스포 실리케이트 유리(PSG)를 포함하는 두께 1000㎚의 층간 절연막(10)을, 화학 기상 성장(CVD)에 의해 형성한다. 층간 절연막(10) 상에, 탄화 실리콘(SiC) 또는 질화실리콘(SiN)을 포함하는 두께 50㎚의 에칭 스토퍼막(11)을, 플라즈마 여기형 CVD(PE-CVD)에 의해 형성한다.
도 1b에 도시한 상태까지의 공정을 설명한다. 에칭 스토퍼막(11) 및 층간 절연막(10)의 2층에, 소스 영역(3S) 및 드레인 영역(3D)까지 도달하는 컨택트홀(12S 및 12D)을 형성한다.
컨택트홀(12S 및 12D)의 내면, 및 에칭 스토퍼막(11)의 상면을 덮는 두께 30 ㎚의 배리어 메탈층을 형성한다. 배리어 메탈층(13)은, 예를 들면 질화티탄(TiN)이나 질화탄탈(TaN)로 형성된다. 배리어 메탈층의 표면 상에, 컨택트홀(12S 및 12D) 내를 완전히 매립하기 위해 충분한 두께의 텅스텐(W)층을 형성한다. 배리어 메탈층 및 W층의 형성은, 예를 들면 CVD에 의해 행해진다.
에칭 스토퍼막(11)이 노출할 때까지 화학 기계 연마(CMP)를 행하고, 여분의 W층 및 배리어 메탈층을 제거한다. 컨택트홀(12S 및 12D) 내에, 배리어 메탈층(13) 및 W으로 이루어지는 도전 플러그(14)가 남는다.
도 1c에 도시한 바와 같이, 에칭 스토퍼막(11) 상에, 두께 150㎚의 제1층 배선층 절연막(20)을 형성한다. 제1층 배선층 절연막(20)은, 다공성 실리카(IPS manufactured by Catalysts & Chemical Ind. Co., Ltd)로 형성된다. 이 다공성 실리카의 조성 및 성막 방법이, 촉매화성기법(Technical Report by Cathlysts & Chemicals) 2000년 제17권 75페이지∼82페이지에 설명되어 있다. 이하, 간단히 성막 방법을 설명한다.
유기 올리고머와 실로키산폴리머를 용매에 분산시킨 도포액을, 기판 표면 상에 스핀 코팅한다. 도포된 막을 건조시킴에 따라, 유기 올리고머와 실로키산폴리머가 서로 미세하게 관통한 막이 형성된다. 이 막을 소성함으로써, 유기 올리고머만이 열 분해하여, 다공질의 실로키산폴리머를 포함하는 막이 남는다.
제1층 배선층 절연막(20) 상에, 산화 실리콘(SiO2)을 포함하는 두께 50㎚의 캡막(21)을, PE-CVD에 의해 형성한다. 캡막(21) 상에 레지스트 패턴(24)을 형성한다. 레지스트 패턴(24)에는, 제1층 배선층 절연막(20) 내에 형성되는 배선에 대응한 개구(26)가 형성되어 있다. 개구(26)는, 통상의 포토리소그래피에 의해 형성된다.
도 1d에 도시한 바와 같이, 레지스트 패턴(24)을 마스크로 하여, 캡막(21) 및 제1층 배선층 절연막(20)을 에칭한다. 캡막(21) 및 제1층 배선층 절연막(20)의 에칭은, 에칭 가스로서 C3F8와 O2와 Ar과의 혼합 가스를 이용한 반응성이온 에칭(RIE)에 의해 행해진다. 제1 층째 배선층 절연막(20) 내에, 레지스트 패턴24의 개구(26)에 대응한 배선홈(25)이 형성된다. 도전 플러그(12S나 12D)의 상면이, 대응하는 배선홈(25)의 저면에 노출된다. 배선홈(25)을 형성한 후, 레지스트 패턴(24)을 제거한다.
도 1e에 도시한 바와 같이, 배선홈(25)의 내면 및 캡막(21)의 상면을 덮는 두께 30㎚의 배리어 메탈층(22L)을 형성한다. 배리어 메탈층(22L)은, TiN 또는 TaN으로 형성되고, CVD에 의해 성막된다. 배리어 메탈층(22L)의 표면 상에, 구리(Cu)를 포함하는 도전층(23L)을 형성한다. 도전층(23L)은, 배리어 메탈층(22L)의 표면을 Cu를 포함하는 시드층으로 덮은 후, Cu를 전해 도금함으로써 형성되고, 배선홈(25) 내를 완전히 매립하는데 충분한 두께를 갖는다.
도 1f에 도시한 바와 같이, 캡막(21)이 노출될 때까지 CMP를 행한다. 배선홈(25) 내에, 그 내면을 덮는 배리어 메탈층(22)과, 배선홈(25) 내를 완전히 매립하는 Cu 배선(23)이 남는다.
도 1g에 도시한 바와 같이, 캡막(21) 상에, SiC을 포함하는 두께 50㎚의 확산 배리어막(30), 다공성 실리카를 포함하는 두께 250㎚의 비아층 절연막(31), SiO2을 포함하는 두께 30㎚의 하측 에칭 스토퍼막(32), SiC을 포함하는 두께 30㎚의 상측 에칭 스토퍼막(33), 다공성 실리카를 포함하는 두께 150㎚의 배선층 절연막(34), SiO2을 포함하는 두께 20㎚의 캡막(35), 및 SiN을 포함하는 두께 50㎚의 하드 마스크(36)를 순서대로 성막한다.
확산 배리어막(30) 및 상측 에칭 스토퍼막(33)은, 원료 가스로서 테트라메틸 실란, 캐리어 가스로서 CO2를 이용한 PE-CVD에 의해 성막된다. 비아층 절연막(31) 및 배선층 절연막(34)은, 제1층 배선층 절연막(10)의 형성 방법과 마찬가지의 방법으로 형성된다.
SiO2을 포함하는 하측 에칭 스토퍼막(32) 및 캡막(35)은, 원료 가스로서 실 란(SiH4)과 아산화질소(N2O)를 이용한 PE-CVD에 의해 형성된다. 하드 마스크(36)는, 원료 가스로서 SiH4와 NH3를 이용한 CVD로 형성된다.
도 1h에 도시한 바와 같이, 하드 마스크(36)를 패터닝하여, 개구(37)를 형성한다. 개구(37)는 배선층 절연막(34) 내에 형성하는 배선의 패턴에 대응한다. 하드 마스크(36)의 패터닝은, 통상의 포토리소그래피 기술을 이용하여 행해진다.
도 1i에 도시한 바와 같이, 개구(37)의 저면에 노출된 캡막(35) 및 하드 마스크(36) 상에 레지스트 패턴(40)을 형성한다. 레지스트 패턴(40)에는, 비아층 절연막(31)에 형성되는 비아에 대응한 개구(41)가 형성되어 있다. 기판 법선에 평행한 시선으로 보았을 때, 개구(41)는 하드 마스크(36)에 형성된 개구(37)에 내포된다.
레지스트 패턴(41)을 마스크로 하여, 캡막(35)으로부터, 비아층 절연막(31)의 중간까지 에칭하고, 비아홀(42)을 형성한다. SiO2을 포함하는 캡막(35), 하측 에칭 스토퍼막(32),다공성 실리카를 포함하는 배선층 절연막(34), 및 비아층 절연막(31)의 에칭은 C2F6, O2, N2, 및 Ar의 혼합 가스를 이용한 RIE에 의해 행해진다. SiC을 포함하는 상측 에칭 스토퍼막(33)의 에칭은, CH2F2, O2, 및 Ar을 이용한 RIE에 의해 행해진다.
비아홀(42)을 형성한 후, 레지스트 패턴(40)을 애싱한다.
도 1j에 도시한 바와 같이, 하드 마스크(36)를 마스크로 하여, 배선층 절연 막(34)을 에칭한다. 이 때, 상측 에칭 스토퍼막(33)이 마스크로 되어, 비아층 절연막(31)의 중간까지 도달하고 있는 비아홀(42)의 저면이 더 에칭되고, 비아홀(42)이 비아층 절연막(31)을 관통한다. 이 에칭은, 에칭 가스로서, C2F6, O2, N2, 및 Ar의 혼합 가스를 이용한 RIE에 의해 행할 수 있다. 이 에칭 가스는, SiC이나 SiN을 에칭하는 속도가 느리기 때문에, 배선홈(43)의 저면에서는, 상측 에칭 스토퍼막(33)에 의해 에칭이 정지하고, 비아홀(42)의 저면에서는, 확산 배리어막(30)에 의해 에칭이 정지한다.
이와 같이, 상측 에칭 스토퍼막(33)과 배선층 절연막(34)을, 서로 에칭 내성이 다른 재료로 형성함으로써, 배선층 절연막(34)을 선택적으로 에칭하여, 상측 에칭 스토퍼막(33)을 재현성 있게 남길 수 있다. 또한, 확산 배리어막(30)과 비아층 절연막(34)을, 서로 에칭 내성이 다른 재료로 형성함으로써, 비아층 절연막(34)을 선택적으로 에칭하여, 확산 배리어막(30)을 재현성 있게 남길 수 있다. 여기서, 「에칭 내성이 다르다」라고 하는 것은, 어떤 특정한 에칭제 및 에칭 조건에서의 특성(내성)이 다른 것을 의미하는 것이 아니라, 두개의 층이 상대적으로 다른 에칭 특성(내성)을 갖는 것을 의미한다.
도 1k에 도시한 바와 같이, 하드 마스크(36), 배선홈(43)의 저면에 노출되어 있는 상측 에칭 스토퍼막(33), 및 비아홀(42)의 저면에 노출되어 있는 확산 배리어막(30)을 에칭한다. 이 에칭은, CH2F2, O2, 및 Ar을 이용한 RIE에 의해 행할 수 있다. 이 에칭 가스는, SiO2을 에칭하는 속도가 느리기 때문에, 배선홈(43)의 저면 에, 하측 에칭 스토퍼막(32)을 재현성 있게 남길 수 있다. 이 때문에, 비아층 절연막(31)의 상면이 노출되지 않아, 에칭 분위기에 노출되지 않는다.
도 2에 도시한 바와 같이, 비아홀(42) 및 배선홈(43)의 내면을, TaN을 포함하는 배리어 메탈층(50)으로 덮고, 내부를 Cu 배선(51)으로 매립한다. 배리어 메탈층(50) 및 Cu 배선(51)은, 제1층 배선층의 배리어 메탈층(22) 및 Cu 배선(23)의 형성 방법과 마찬가지의 방법으로 형성된다.
상기 실시예에서는, 도 1k에 도시한 바와 같이, 배선홈(43)을 형성한 후에도, 비아층 절연막(31)의 상면이 하측 에칭 스토퍼막(32)으로 피복되어 있다. 이 때문에, 이하에 설명하는 문제를 회피할 수 있다.
다공성 실리카를 포함하는 비아층 절연막(31)의 상면이, 그 에칭 분위기에 노출되면, 미소한 요철이 형성된다. 배선홈(43)의 저면에 미소한 요철이 형성되면, 배선홈(43)의 저면을 배리어 메탈층(50)으로 완전하게 피복하는 것이 곤란하게 된다. 피복 불량이 발생하면, Cu 배선(51) 내의 Cu 원자의 확산을 방지하는 기능이 불충분하게 된다.
요철이 있는 배선홈(43)의 저면을, 배리어 메탈층(50)으로 완전하게 피복하기 위해서는, 배리어 메탈층(50)을 두껍게 해야 한다. 배리어 메탈층(50)이 두껍게 되면, Cu 배선(51)의 단면적이 작아져, 배선 저항이 증가한다.
배선홈(43)의 측면에서 배선층 절연막(34)이 에칭 분위기에 노출되고, 비아홀(42)의 측면에서 비아층 절연막(31)이 에칭 분위기에 노출된다. 단, 이 에칭은 이방성을 갖기 때문에, 기판 표면에 대하여 거의 수직인 측면에는, 거의 요철이 형 성되지 않는다.
도 1k에서, 하측 에칭 스토퍼막(32)을 배치하지 않고, 상측 에칭 스토퍼막(33)만으로, 비아층 절연막(31)의 상면을 피복하는 경우를 고려한다. 이 경우에는, 비아홀(42)의 저면의 확산 배리어막(30)이 완전하게 제거된 시점에서, 배선홈(43)의 저면에 상측 에칭 스토퍼막(33)을 남겨두지 않으면 안된다. 확산 배리어막(30)의 제거 불량의 발생을 방지하기 위해, 일반적으로 100% 정도의 오버 에칭이 행해진다.
확산 배리어막(30) 및 상측 에칭 스토퍼막(33)은, 모두 SiC으로 형성되어 있기 때문에, 상측 에칭 스토퍼막(33)을 재현성 있게 남기기 위해서는, 그 두께를 확산 배리어막(30)의 두께의 2배 이상으로 해야 한다. 상측 에칭 스토퍼막(34)을 두껍게 하면, 절연 재료로서 다공성 실리카를 사용함에 따른 기생 용량 저감 효과가 작아진다.
상기 실시예에서는, 비아층 절연막(30)의 상면에, 확산 배리어막(30)과는 에칭 내성이 다른 하측 에칭 스토퍼막(32)이 배치되고, 그 위에, 확산 배리어막(30)과 동일 조건으로 에칭할 수 있는 상측 에칭 스토퍼막(33)이 배치되어 있다. 비아홀(42)의 저면의 확산 배리어막(30)을 에칭할 때, 비아층 절연막(31)의 상면이 하측 에칭 스토퍼막(32)으로 피복되어 있기 때문에, 상측 에칭 스토퍼막(33)을 얇게 할 수 있다. 기생 용량의 증가를 방지하기 위해, 상측 에칭 스토퍼막(33)을 확산 배리어막(30)보다도 얇게 하는 것이 바람직하다. 또한, 하측 에칭 스토퍼막(32)을 구성하는 SiO2는, 상측 에칭 스토퍼막(33)을 구성하는 SiC보다도 유전률이 낮다. 이 때문에, 상기 실시예의 구조는, 비아층 절연막(31)과 배선층 절연막(34)과의 계면에, 1층의 SiC막을 배치하는 경우에 비하여, 기생 용량을 저감시키는 점에서 유리하다.
상기 실시예에서는, 비아층 절연막(31) 및 배선층 절연막(34)을, 다공성 실리카로 형성하였지만, 다른 다공질 절연 재료로 형성하는 경우에도, 마찬가지의 효과를 기대할 수 있다. 예를 들면, 비아층 절연막(31)이나 배선층 절연막(34)에, 다공질 유기 절연 재료를 이용하는 것도 가능하다.
또한, 상기 실시예에서는, 이중 상감법으로 Cu 배선을 형성하는 경우를 예로 들어 설명하였지만, Cu 이외의 금속 배선, 예를 들면 Al계(Al 합금) 배선 등을 형성하여도 된다. 또한, 제법을 고안하여, Cu 합금 배선층을 이용할 수도 있다. 또한, 상기 실시예는, 이중 상감법에 한정되지 않고, 다른 배선 형성 방법에도 적용 가능하다. 예를 들면, 다공질 절연막(도 1g의 비아층 절연막에 상당) 상에, 도 1g에 도시한 하측 에칭 스토퍼막(32)과 상측 에칭 스토퍼막(33)을 형성하고, 그 위에 상감법으로 금속 배선을 형성하는 경우에도, 다공질 절연막의 상면을 배선홈의 저면에 노출시키지 않는 효과가 얻어질 것이다.
이상 실시예에 따라 본 발명을 설명하였지만, 본 발명은 이들에 제한되는 것이 아니다. 예를 들면, 다양한 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
이상의 실시예로부터, 이하의 각 부기로 나타낸 발명이 도출된다.
(부기 1)
반도체 소자가 형성되고, 일부에 도전성 영역이 노출되어 있는 기판의 표면 상에, 절연 재료를 포함하는 제1 막을 형성하는 공정과, 상기 제1 막 상에 절연 재료를 포함하는 비아층 절연막을 형성하는 공정과, 상기 비아층 절연막 상에 절연 재료를 포함하는 제2 막을 형성하는 공정과, 상기 제2 막 상에 절연 재료를 포함하는 제3 막을 형성하는 공정과, 상기 제3 막 상에, 절연 재료를 포함하는 배선층 절연막을 형성하는 공정과, 상기 배선층 절연막의 상면으로부터 상기 제3 막의 상면까지 도달하는 배선홈, 및 그 배선홈의 저면의 일부에, 상기 제1 막의 상면까지 도달하는 비아홀을 형성하는 공정으로서, 상기 비아홀은, 상기 도전성 영역과 부분적으로 중첩되는 위치에 배치되며, 상기 배선홈의 형성은, 상기 제3 막에 대하여 상기 배선층 절연막을 선택적으로 에칭하는 조건으로 해당 배선층 절연막을 에칭함으로써 행하는 공정과, 상기 제2 막에 대하여 상기 제3 막을 선택적으로 에칭하는 조건으로, 상기 배선홈의 저면에 노출된 상기 제3 막, 및 상기 비아홀의 저면에 노출된 제1 막을 제거하는 공정과, 상기 비아홀 및 배선홈 내에, 도전 재료를 포함하는 배선을 매립하는 공정을 포함하는 반도체 장치의 제조 방법.
(부기 2)
상기 비아층 절연막이, 다공질의 절연 재료로 형성되어 있는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 비아층 절연막이 다공성 실리카로 형성되고, 상기 제1 막 및 제3 막이, SiC 또는 SiN으로 형성되며, 상기 제2 막이 SiO2으로 형성되어 있는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 배선홈 및 비아홀을 형성하는 공정은, 상기 비아홀을 형성하는 위치에, 상기 배선층 절연막의 상면으로부터, 상기 비아층 절연막의 중간까지 도달하는 오목부를 형성하는 공정과, 상기 오목부와 부분적으로 중첩되는 위치에, 상기 제3 막까지 도달하는 상기 배선홈을 형성함과 동시에, 상기 제3 막을 마스크로 하여 상기 오목부의 바닥을 더 에칭하고, 상기 제1 막까지 도달하는 상기 비아홀을 형성하는 공정을 포함하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 제2 막의 유전률이, 상기 제3 막의 유전률보다도 낮은 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 제3 막이, 상기 제1 막보다도 얇은 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 기판의 표면에 배치된 도전성 영역이, Cu 배선인 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 8)
표면의 일부에 도전성 영역을 갖는 기판의 상에 형성된 절연 재료를 포함하는 제1 막과, 상기 제1 막 상에 배치되고, 절연 재료로 형성된 비아층 절연막과, 상기 비아층 절연막 상에 배치되며, 절연 재료로 형성된 제2 막과, 상기 제2 막의 상면으로부터, 상기 제1 막의 저면까지 도달하는 비아홀과, 상기 제2 막 상에 배치되고, 그 제2 막과는 에칭 내성이 다른 절연 재료로 형성된 제3 막과, 상기 제3 막 상에, 상기 제3막과는 에칭 내성이 다른 절연 재료로 형성된 배선층 절연막과, 상기 배선층 절연막의 상면으로부터 상기 제2 막의 상면까지 도달하고, 저면의 일부에서 상기 비아홀에 연결되는 배선홈과, 상기 배선홈 및 상기 비아홀 내에 매립된 도전 재료를 포함하는 배선 부재를 갖는 반도체 장치.
(부기 9)
상기 비아층 절연막이, 다공질의 절연 재료로 형성되어 있는 부기 8에 기재된 반도체 장치.
(부기 10)
상기 비아층 절연막이 다공성 실리카로 형성되고, 상기 제2 막이 SiO2으로 형성되며, 상기 제1 막 및 제3 막이, SiC 또는 SiN으로 형성되어 있는 부기 8에 기재된 반도체 장치.
(부기 11)
상기 제2 막의 유전률이, 상기 제3 막의 유전률보다도 낮은 부기 8 내지 10 중 어느 하나에 기재된 반도체 장치.
(부기 12)
상기 제3 막이, 상기 제1 막보다도 얇은 부기 8 내지 11 중 어느 하나에 기재된 반도체 장치.
(부기 13)
상기 기판의 표면의 일부에 배치된 도전성 영역이, 상기 기판의 표면 상에 형성된 Cu 배선인 부기 8 내지 12 중 어느 하나에 기재된 반도체 장치.
(부기 14)
반도체 기판의 표면 상에 다공질 절연 재료를 포함하는 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 절연 재료를 포함하는 제1 에칭 스토퍼막을 형성하는 공정과, 상기 제1 에칭 스토퍼막 상에 상기 제1 에칭 스토퍼막보다도 유전률이 높은 절연 재료를 포함하는 제2 에칭 스토퍼막을 형성하는 공정과, 상기 제2 에칭 스토퍼막 상에 절연 재료를 포함하는 제2 절연막을 형성하는 공정과, 상기 제2 절연막 상에 개구를 갖는 마스크 패턴을 형성하는 공정과, 상기 마스크 패턴을 에칭 마스크로 하여, 상기 제2 에칭 스토퍼막에 대하여 상기 제2 절연막을 선택적으로 에칭하는 조건으로, 상기 제2 절연막을 에칭하여 오목부를 형성하고, 상기 오목부의 저면에 상기 제2 에칭 스토퍼막을 노출시키는 공정과, 상기 제1 에칭 스토퍼막에 대하여 상기 제2 에칭 스토퍼막을 선택적으로 에칭하는 조건으로, 상기 오목부의 저면에 노출된 상기 제2 에칭 스토퍼막을 에칭하는 공정과, 상기 오목부 내에, 도전 재료를 포함하는 도전 부재를 매립하는 공정을 포함하는 반도체 장치의 제조 방법.
(부기 15)
상기 제1 절연막 및 제2 절연막이 다공성 실리카로 형성되고, 상기 제1 에칭 스토퍼막이 SiO2으로 형성되며, 상기 제2 에칭 스토퍼막이 SiC 또는 SiN으로 형성되어 있는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
반도체 기판의 상에 형성된 다공질의 절연 재료를 포함하는 제1 절연막과, 상기 제1 절연막 상에 형성된 절연 재료를 포함하는 제1 에칭 스토퍼막과, 상기 제1 에칭 스토퍼막 상에 형성되며, 상기 제1 에칭 스토퍼막보다도 유전률이 큰 절연 재료를 포함하는 제2 에칭 스토퍼막과, 상기 제2 에칭 스토퍼막 상에 형성된 절연 재료를 포함하는 제2 절연막과, 상기 제2 절연막 및 상기 제2 에칭 스토퍼막의 2층을 관통하여, 저면에 상기 제1 에칭 스토퍼막이 남아 있는 오목부와, 상기 오목부 안에 매립된 도전 재료를 포함하는 도전 부재를 갖는 반도체 장치.
(부기 17)
상기 제1 절연막이 다공성 실리카로 형성되고, 상기 제1 에칭 스토퍼막이 SiO2으로 형성되며, 상기 제2 에칭 스토퍼막이 SiC 또는 SiN으로 형성되어 있는 부기 16에 기재된 반도체 장치.
이상 설명한 바와 같이, 본 발명에 따르면, 비아층 절연막의 배선층 절연막과의 계면에, 서로 에칭 내성이 다른 2층의 에칭 스토퍼막이 배치되어 있다. 배선층 절연막에 배선홈을 형성할 때, 상측의 에칭 스토퍼막에 의해 에칭이 정지한다. 배선홈의 저면에 노출한 상측의 에칭 스토퍼막을 에칭할 때에는, 하측의 에칭 스토퍼막에 의해 에칭이 정지한다. 이 때문에, 비아층 절연막의 상면이, 에칭 분위기에 노출되어지는 것을 방지할 수 있다. 다공질 재료를 포함하는 절연막이 에칭 분위기에 노출되면, 노출 표면에 미소한 요철이 발생하기 때문에, 본 발명은, 특히, 절연막에 다공질 재료와 이용하는 경우에 유효하다.

Claims (9)

  1. 반도체 소자가 형성되고, 일부에 도전성 영역이 노출되어 있는 기판의 표면 상에, 절연 재료를 포함하는 제1 막을 형성하는 공정과,
    상기 제1 막 상에 절연 재료를 포함하는 비아층 절연막을 형성하는 공정과,
    상기 비아층 절연막 상에 절연 재료를 포함하는 제2 막을 형성하는 공정과,
    상기 제2 막 상에 절연 재료를 포함하는 제3 막을 형성하는 공정과,
    상기 제3 막 상에 절연 재료를 포함하는 배선층 절연막을 형성하는 공정과,
    상기 배선층 절연막의 상면으로부터 상기 제3 막의 상면까지 도달하는 배선홈, 및 상기 배선홈의 저면의 일부에, 상기 제1 막의 상면까지 도달하는 비아홀을 형성하는 공정으로서, 상기 비아홀은, 상기 도전성 영역과 부분적으로 중첩되는 위치에 배치되며, 상기 배선홈의 형성은, 상기 제3 막에 대하여 상기 배선층 절연막을 선택적으로 에칭하는 조건으로 해당 배선층 절연막을 에칭함으로써 행하는 공정과,
    상기 제2 막에 대하여 상기 제3 막을 선택적으로 에칭하는 조건으로, 상기 배선홈의 저면에 노출한 상기 제3 막, 및 상기 비아홀의 저면에 노출된 제1 막을 제거하는 공정과,
    상기 비아홀 및 배선홈 내에, 도전 재료를 포함하는 배선을 매립하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 비아층 절연막은 다공질의 절연 재료로 형성되어 있는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 배선홈 및 비아홀을 형성하는 공정은,
    상기 비아홀을 형성하는 위치에, 상기 배선층 절연막의 상면으로부터, 상기 비아층 절연막의 중간까지 도달하는 오목부를 형성하는 공정과,
    상기 오목부와 부분적으로 중첩되는 위치에, 상기 제3 막까지 도달하는 상기 배선홈을 형성함과 동시에, 상기 제3 막을 마스크로 하여 상기 오목부의 바닥을 더 에칭하여, 상기 제1 막까지 도달하는 상기 비아홀을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 막의 유전률은 상기 제3 막의 유전률보다도 낮은 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 비아층 절연막이 다공성 실리카로 형성되고, 상기 제1 막 및 제3 막이, SiC 또는 SiN으로 형성되며, 상기 제2 막이 SiO2로 형성되어 있는 반도체 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 제2 막의 유전률은 상기 제3 막의 유전률보다도 낮은 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제3 막은 상기 제1 막보다도 얇은 반도체 장치의 제조 방법.
  8. 반도체 기판의 표면 상에 다공질 절연 재료를 포함하는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 절연 재료를 포함하는 제1 에칭 스토퍼막을 형성하는 공정과,
    상기 제1 에칭 스토퍼막 상에 상기 제1 에칭 스토퍼막보다도 유전률이 높은 절연 재료를 포함하는 제2 에칭 스토퍼막을 형성하는 공정과,
    상기 제2 에칭 스토퍼막 상에 절연 재료를 포함하는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 개구를 갖는 마스크 패턴을 형성하는 공정과,
    상기 마스크 패턴을 에칭 마스크로 하여, 상기 제2 에칭 스토퍼막에 대하여 상기 제2 절연막을 선택적으로 에칭하는 조건으로, 상기 제2 절연막을 에칭하여 오목부를 형성하고, 상기 오목부의 저면에 상기 제2 에칭 스토퍼막을 노출시키는 공정과,
    상기 제1 에칭 스토퍼막에 대하여 상기 제2 에칭 스토퍼막을 선택적으로 에칭하는 조건으로, 상기 오목부의 저면에 노출된 상기 제2 에칭 스토퍼막을 에칭하는 공정과,
    상기 오목부 내에 도전 재료를 포함하는 도전 부재를 매립하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 절연막 및 제2 절연막이 다공성 실리카로 형성되고, 상기 제1 에칭 스토퍼막이 SiO2로 형성되며, 상기 제2 에칭 스토퍼막이 SiC 또는 SiN으로 형성되어 있는 반도체 장치의 제조 방법.
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