CN103700646A - 针对先进后段制程的新颖封装多金属分支足部结构的系统和方法 - Google Patents

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Abstract

本发明公开了一种针对先进后段制程的新颖封装多金属分支足部结构的系统和方法。在集成电路裸片中堆叠的多个金属间电介质层中形成多个金属轨道。在金属轨道周围形成薄保护电介质层。保护电介质层充当用于在金属间电介质层中的金属轨道之间限定接触过孔的硬掩摸。

Description

针对先进后段制程的新颖封装多金属分支足部结构的系统和方法
技术领域
本公开内容涉及集成电路设计领域。本公开内容更具体地涉及集成电路裸片内的金属互连。
背景技术
随着集成电路技术继续缩减规模至更小技术节点，后段制程的线连接变得实施起来很有挑战性和复杂。复杂的图案化方案(诸如双图案化)用来提供越来越小的互连特征。随着集成电路内的过孔和金属线一起变得更小并且更近，许多问题可能在集成电路内出现。这些问题可能包括在制造期间难以对准光刻掩模以及在集成电路的寿命期间的电迁移和依赖于时间的电介质击穿。
发明内容
一个实施例是一种用于在集成电路裸片中形成金属互连的方法。第一金属轨道由集成电路裸片的衬底上的第一金属层形成。在相对薄的保护电介质覆盖物中覆盖的第一金属间电介质层上形成第一金属轨道。在第一金属间电介质层和第一金属轨道上形成第二金属间电介质层。第一金属间电介质层和第二金属间电介质层相对于保护电介质覆盖物选择性地可蚀刻。
然后图案化和蚀刻第二金属间电介质层以经过第一金属间电介质层和第二金属间电介质层形成接触过孔。用来打开第一电介质层和第二电介质层中的过孔的掩模的图案化的特征比较大，因为第一金属轨道上的保护覆盖物充当用于形成过孔的掩模，因为打开过孔的蚀刻剂未蚀刻保护覆盖物。因此，尽管可以在第一金属轨道以上的第二电介质层中产生大开口，但是过孔部分地由第一金属轨道的侧部上的保护电介质层界定并且尽管光刻掩模的特征比较大而仍然小。以这一方式，经过第一电介质层和第二电介质层形成过孔。
然后在过孔中并且在第二电介质层和保护层之上沉积传导材料。然后在第二电介质层之上去除传导材料从而留下图案化的第二金属轨道与填充的过孔的传导塞一体。第二薄保护电介质层覆盖第二金属轨道。可以重复该工艺以在第一金属轨道和第二金属轨道之上形成更多金属轨道和过孔。
附图说明
图1是根据一个实施例的集成电路裸片的截面。
图2是根据一个实施例的其中已经在第一金属间电介质层中形成沟槽的集成电路裸片的截面。
图3是根据一个实施例的其中已经在沟槽中沉积保护电介质层的集成电路裸片的截面。
图4是根据一个实施例的具有在绝缘体层上沉积的阻挡层的集成电路裸片的截面。
图5是根据一个实施例的在阻挡层上具有传导材料的集成电路裸片的截面。
图6是根据一个实施例的在已经平坦化传导材料以形成第一金属轨道之后的集成电路裸片的截面。
图7是根据一个实施例的在已经在厚度上减少第一金属轨道之后的集成电路裸片的截面。
图8是根据一个实施例的在已经在第一金属轨道上形成保护电介质层之后的集成电路裸片的截面。
图9是根据一个实施例的在已经去除保护电介质层的一部分之后的集成电路裸片的截面。
图10是根据一个实施例的在第一金属间电介质层和保护电介质层上具有第二金属间电介质层的集成电路裸片的截面。
图11是根据一个实施例的具有在第二金属间电介质层中形成的沟槽的集成电路裸片的截面。
图12是根据一个实施例的具有在第二金属间电介质层上形成的保护电介质层的集成电路裸片的截面。
图13是根据一个实施例的具有经过第一金属间电介质层和第二金属间电介质层形成的开口的集成电路裸片的截面。
图14是根据一个实施例的在第一金属间电介质层和第二金属间电介质层中的开口中具有金属阻挡层的集成电路裸片的截面。
图15是根据一个实施例的具有填充第一金属间电介质层和第二金属间电介质层中的开口的金属层的集成电路裸片的截面。
图16是根据一个实施例的具有平坦化的金属层的集成电路裸片的截面。
图17是根据一个实施例的在已经去除金属层的一部分之后的集成电路裸片的截面。
图18是根据一个实施例的在已经在金属层上形成保护电介质层之后的集成电路裸片的截面。
图19是根据一个实施例的在已经平坦化保护电介质层之后的集成电路裸片的截面。
图20是根据一个实施例的在已经重复图1-19的步骤以形成附加金属层之后的集成电路裸片的截面。
图21是根据一个实施例的具有金属互连的集成电路裸片的截面。
图22是根据一个实施例的具有金属互连的集成电路裸片的截面，这些金属互连包括双足部分支结构。
图23是根据另一实施例的具有金属互连的集成电路裸片的截面，这些金属互连包括双足部分支结构。
具体实施方式
图1-20图示根据一个实施例的用于形成集成电路裸片的金属互连的方法。有利地，根据一个实施例可以在提供适合于集成电路裸片的相对小的特征之时使用放宽的光刻约束来形成金属互连的一些方面。图21-23图示根据一些备选实施例的具有金属互连的集成电路裸片。
图1是根据一个实施例的集成电路裸片30的截面。集成电路裸片30包括半导体衬底31。在半导体衬底31中和上形成晶体管34。电介质层32在半导体衬底31上面。在电介质层32中形成仅示意地表示为线的金属互连33。保护电介质层36在金属间电介质层32上面。第一金属间电介质层38在保护电介质层上面。
半导体衬底31例如是可以在其中和其上形成晶体管34的硅或者另一适当半导体层。
在图1中示出电介质层32为单层，然而在实践中，电介质层32可以包括在其中形成晶体管34的半导体衬底31上面设置的传导层和电介质层。金属互连33可以包括在保护电介质层36以下在电介质层32中形成的金属轨道、过孔和信号线。金属互连33可以提供与下面的晶体管34以及与将随后如以下描述的那样形成的传导结构的连接。
保护电介质层36例如是具有氮的碳化硅层、氮化硅层或者包括碳的氮化硅层。保护电介质层36厚度在
Figure BSA0000094476140000041
之间。在一个示例中，保护电介质层36具有约为3的介电常数K。其它适当材料和尺度可以用于图1中描述的特征。
第一金属间电介质层38例如是厚度在之间的纳米有孔(nanoporous)电介质层。随着集成电路的特征尺度继续缩减规模，在集成电路的传导特征之间的电容开始增加。例如在传导特征(诸如在集成电路裸片30中形成的金属轨道和过孔)之间的电容随着在特征之间的距离减少而增加。在集成电路的传导特征之间的电容也与在它们之间的材料的介电常数成比例。出于这一原因，第一金属间电介质层38是低K电介质层。这意味着第一金属间电介质层38的介电常数比较小。这有助于减少在第一金属间电介质层38中、上或者之下形成的特征之间的电容。金属间电介质层38可以例如是有孔电介质，诸如有孔二氧化硅或者其它有孔材料。备选地，第一金属间电介质层38可以是除了有孔电介质层之外的材料，但是仍然由具有很低介电常数的材料形成。电介质层32也可以由与第一金属间电介质层38相同的材料形成。
在图2中，图案化和蚀刻第一金属间电介质层38以在第一金属间电介质层38中打开沟槽40a、40b和40c。第一金属间电介质层38并未一直被蚀刻到保护电介质层36。代之以使用基于时间的控制来蚀刻金属间电介质层38以选择性地蚀刻至选择的深度。图2中的沟槽40a、40b和40c的深度例如是50-90nm。可以通过使用反应离子蚀刻来打开第一金属间电介质层38中的沟槽40a、40b和40c。控制反应离子蚀刻的深度的基于时间的控制例如是阶梯高度先进工艺控制。这样的先进工艺控制允许蚀刻到达特定深度而不进一步继续。
沟槽40a和40c的宽度例如是32nm。沟槽40b的宽度出于以下将更完全描述的原因而比沟槽40a和40c更宽。可以根据集成电路裸片30的所需参数选择用于沟槽40a、40b和40c的许多其它适当尺度。另外，除了描述的蚀刻技术之外的蚀刻技术可以如希望的那样用来实现相同或者相似结果。
在图3中，在第一金属间电介质层38上以及在沟槽40a、40b和40c中沉积保护电介质层42。保护电介质层42相对于第一金属间电介质层38具有高蚀刻选择性。保护电介质层42也具有低K值，然而相对于第一金属间电介质层38保持高蚀刻选择性。
在一个实施例中，保护电介质层42是与保护电介质层36相同的材料，例如具有氮的碳化硅层、氮化硅、氮化硅层或者包括碳的氮化硅层。备选地，保护电介质层42可以是与保护电介质层36的材料不同的材料，但是选自于以上列举的同一组材料。保护电介质层42也可以是任何其它适当材料。
保护电介质层42例如厚度为
Figure BSA0000094476140000051
。可以通过化学气相沉积工艺(诸如等离子体增强化学气相沉积或者低压化学气相沉积)来沉积保护电介质层42。层42在优选实施例中密度高于电介质层38，并且可以使用高密度化学气相沉积。备选地，可以使用其它适当方法或者工艺来形成保护电介质层42。
在图4中，在保护电介质层42上和在沟槽40中沉积薄阻挡层44。阻挡层44提供阻挡以防止来自金属轨道的移动金属原子进入电介质层。阻挡层也充当用于后续沉积的金属层的粘合层。阻挡层44例如是钛、氮化钛、钽或者氮化钽的一层或者多层。备选地，其它适当材料可以用来形成阻挡层44。在使用Ti和／或TiN时，阻挡层44例如厚度为。在Ta和／或TaN用于阻挡层44时，阻挡层44例如厚度为
Figure BSA0000094476140000062
。当然可以使用其它适当厚度和材料。
在图5中，在阻挡层44上和在沟槽40中沉积厚传导材料层46。传导层46填充沟槽40并且在第一金属间电介质层38的上表面以上延伸。传导材料46与阻挡层44直接接触。
传导材料46在这一示例中是铜。然而其它适当材料可以用于传导材料46。可以使用电镀和无电镀工艺来形成传导材料。具体而言，可以通过首先用物理气相沉积(PVD)工艺沉积很薄铜种子层来沉积传导材料46。种子层例如厚度为10nm。在这之后为沉积约400nm厚的铜层的电镀工艺。其它适当工艺可以用来沉积传导材料46。
在图6中，已经执行平坦化步骤以从保护电介质层42去除过量传导材料。平坦化步骤例如是被配置为停止于保护电介质层42上的化学机械平坦化步骤。这具有去除过量传导材料而又由传导材料46和阻挡层44形成离散第一金属轨道48a、48b和48c的效果。第一金属轨道48a、48b和48c具有由保护电介质层42覆盖的相应侧部和底部。第一金属轨道由第一金属层或者金属形成。尽管描述轨道48a、48b和48c为形成于第一金属层中，但是理解可以有在第一金属层以下的多个金属层和由它们形成的金属轨道。
在图7中，去除第一金属轨道48a、48b和48c的一部分。在一个示例中，去除第一金属轨道48a、48b和48c的在15与35nm之间的厚度。可以例如通过比保护电介质层42更快地蚀刻第一金属轨道48a、48b和48c的化学机械平坦化步骤完成去除第一金属轨道48a、48b和48c的顶部材料。备选地，也可以执行比保护电介质层42更快蚀刻铜的反应离子蚀刻。以这一方式，可以相对于保护电介质层42选择性地从第一金属轨道48a、48b和48c去除材料而未使用掩模。换而言之，无论是否通过CMP或者反应离子蚀刻来完成，都未使用掩模，并且由于蚀刻工艺比它蚀刻保护电介质层42快得多地蚀刻第一金属轨道48a、48b和48c，所以图7中所示结构在蚀刻工艺之后保留。这在金属轨道48a、48b和48c的顶部与电介质层38的顶表面之间留下间隙。
金属轨道48a、48b和48c是传导信号输送线，这些传导信号输送线允许信号经过集成电路裸片30传送，包括传向晶体管34和在集成电路裸片30以外的金属接触(诸如接触焊盘、焊球或者引线)。尽管描述轨道48a、48b和48c为形成于第一金属层中，但是理解可以存在金属互连33和在第一金属层以下的可能其它金属层。金属轨道48a、48b和48c与金属互连33和在集成电路裸片中的其它金属互连一起允许在半导体衬底中形成的晶体管34之间以及与在集成电路裸片30以外的部件的连接。
在一个实施例中，金属轨道48a、48b和48c由铜形成。阻挡层34是钛、氮化钛、钽、氮化钽或者其它适当阻挡层的一层或者多层。金属轨道48a、48b和48c例如厚度为60-100nm。金属轨道48a、48b和48c根据实施的技术节点和最小尺度被分离32nm、20nm或者任何适当距离。在许多集成电路中，金属轨道由于难以处理铜线和过孔而由铝或者铝铜形成。然而随着技术节点减少至越来越小的尺度，由于高传导率和其它参数而优选铜用于集成电路中的金属轨道和过孔。任何适当金属和其它材料可以用于金属轨道、过孔和阻挡层。
在图8中，在第一金属轨道48a、48b和48c上面和在保护电介质层42上面沉积保护电介质层50。保护电介质层50优选为与保护电介质层42相同的材料，但是可以是相对于电介质层38具有所需蚀刻选择性以及稳健性的不同材料。保护电介质层50具有在电介质层38上面的厚度t。在金属轨道48a、48b和48c与电介质层38的顶部之间的凹陷的厚度是T。金属轨道48a具有宽度W1，并且金属轨道48b具有宽度W2。
满足在金属轨道和电介质保护层的宽度和厚度之间的某些关系可以帮助保证保护电介质层50的某一部分将在平坦化步骤之后保留在更宽金属轨道48b的顶表面上。例如在一个实施例中，金属轨道48a的宽度W1少于电介质保护层50的厚度t的两倍。金属轨道48b的宽度W2多于在金属轨道48a与电介质层38的顶部表面之间的凹陷的厚度T的三倍。满足这些宽度和厚度关系可以辅助减少将用于将来处理步骤的掩模数目。具体而言，在如将在图9中所示平坦化保护电介质层50时，将从更宽金属轨道48b去除更多保护电介质材料。可以在将来处理步骤中利用金属轨道48b上的保护电介质层50的这一减少的厚度。然而希望保护电介质层50的某一部分在平坦化步骤之后保留。
在一个示例中，根据20nm技术节点处理集成电路裸片30。在这样的示例中，W1是32nm，W2是64nm，t是20nm，并且T是30nm。图中的特征未按比例绘制并且如绘制的那样可以未恰当满足以上描述的关系。然而在实践中，可以使图8中所示结构的厚度和深度满足以上描述的关系。备选地，可以根据其它实施例让这些关系不满足。例如金属轨道48a、48b和48c中的所有金属轨道可以具有相同宽度，或者厚度t和T可以不同于以上描述的厚度。
在图9中，执行前述平坦化工艺以去除第一金属间电介质层38上面的保护电介质层50的过量保护电介质材料。平坦化工艺的一个示例是被配置为停止于第一金属间电介质层38处的化学机械平坦化工艺。这留下用相应电介质封装层52a、52b封装的第二金属线48a、48b和48c。电介质封装层52a、52b由保护电介质层42、50的剩余物形成。如先前描述的那样，第一金属间电介质层38相对于封装第一金属轨道48a、48b和48c的电介质封装层52a、52b选择性地可蚀刻。
让第一金属轨道48a、48b和48c封装于在电介质封装层52a、52b中帮助避免随着金属线、电介质层和过孔的尺度进一步缩减规模而带来的问题中的一些问题。例如在仅由低K电介质层或者甚至常见电介质层封装的金属线中，出现金属原子从金属轨道向电介质材料中迁移的问题。这可能引起集成电路中的严重问题。例如，如果金属轨道由铜制成并且铜原子向有孔低K电介质中迁移，则不仅金属轨道的质量下降，而且铜原子可能从金属轨道经过有孔电介质材料向敏感区域中迁移。电介质封装层52a、52b帮助防止这一问题，因为它们比金属间电介质层38更少有孔并且更稳健。
可能随着集成电路裸片30的部件缩减规模而出现的另一问题是依赖于时间的电介质击穿。由于经过金属轨道输送电流，所以包围金属轨道的电介质材料可能出现损坏。这对于如先前描述的那样用作级间电介质层的低K电介质材料而言尤其成立。
在高密度绝缘电介质封装层52a、52b中封装金属轨道保护集成电路裸片30免于依赖于时间的电介质击穿。在电介质封装层52a、52b中封装的金属线也可以输送更高电压。这允许增加集成电路裸片30的使用范围。可以在低电压和高电压应用二者中使用这样的集成电路裸片30。
电介质封装层52a、52b是厚度约为的相对薄层。在更宽金属轨道48b上面的电介质封装层52b中的缺口54如先前描述的那样由于金属轨道48b的宽度而存在。由于电介质封装层52a、52b薄而稳健，所以更厚的低K电介质材料可以填充在第一金属轨道48a、48b和48c之间的空间，由此提供低K电介质材料的低电容益处，而又提供防范依赖于时间的电介质击穿和电迁移的稳健绝缘。
在图10中，已经在第一金属间电介质层38上和在电介质封装层52a、52b上沉积第二金属间电介质层56。第二金属间电介质层56也是低K电介质层或者其它适当电介质层。第二金属间电介质层56相对于电介质封装层52a、52b选择性地可蚀刻。第二金属间电介质层可以包括多层，诸如氧化硅层、有孔电介质层或者其它适当电介质层。金属间电介质层56例如厚度为
Figure BSA0000094476140000101
。
在图11中，图案化和蚀刻第二金属间电介质层56以打开宽沟槽58a、58b。沟槽的深度例如是
Figure BSA0000094476140000102
。在第一金属轨道48a、48b和48c之上布置沟槽58a。在金属轨道48c之上布置沟槽58b。可以使用反应离子蚀刻、湿法蚀刻或者任何其它适当工艺(诸如比如先前描述的工艺)来打开沟槽58a、58b。
在图12中，在第二金属间电介质层56上和在沟槽58a、58b中沉积保护电介质层60。保护电介质层60优选为与电介质封装层52a、52b相同的材料，但是可以使用其它适当材料。如先前描述的那样，保护电介质层60相对于第二金属间电介质层56具有高蚀刻选择性。优选地，保护电介质层60也具有尽可能低的K值，而又相对于第二金属间电介质层56保持高蚀刻选择性。保护电介质层60例如厚度为
Figure BSA0000094476140000103
。
在图13中，进一步蚀刻沟槽58a和58b以产生更多开口62a、62b和62c。开口62a包括经过第一和第二金属间电介质层38、56延伸的过孔64a。在开口62a、62b和62c中形成相似过孔64b和64c。
可以产生过孔62a、64b和64c以暴露在保护电介质层36以下的金属互连33(未图示)。
容易实现对准过孔64a、64b和64c，因为包围第一金属轨道48a和48b的电介质封装层52a和52b充当用于如下蚀刻剂的掩模或者蚀刻停止，该蚀刻剂蚀刻第一和第二金属间电介质层38和56。根据待形成的互连过孔类型，这可以消除对额外掩模的需要或者它可以大量减少对准误差，因为过孔64a、64b和64c将与电介质封装层52a和52b自对准。可以通过在蚀刻电介质层38和56之后改变蚀刻化学物来在保护电介质层36中形成开口。在一个实施例中，保护电介质层36是与电介质封装材料50不同的材料并且具有不同蚀刻化学物。以这一方式，在已经蚀刻电介质层38和56之后，可以将蚀刻化学物改变成相对于电介质封装层52a选择性地蚀刻保护电介质层36的蚀刻剂。在保护电介质层36是与电介质封装层52a相同的材料时，单独掩模可以用来蚀刻保护电介质层36。任何适当方法可以用来蚀刻保护电介质层36。
也形成直接过孔66以暴露第一金属轨道48b。以与形成过孔64a、64b和64c相同的蚀刻步骤来形成直接过孔66。实现这一点是因为电介质封装层52b如先前描述的那样在金属轨道48b的顶部部分上更薄。它足够薄使得蚀刻暴露金属轨道48b的表面而未完全经过电介质封装层52a和52b的更厚部分蚀刻。直接过孔是如下过孔，该过孔将一个金属层的金属轨道连接到紧接下面的金属层的金属轨道。
在图14中，在开口62a、62b和62c中沉积阻挡层70而未图14中所示层和结构的侧壁和顶表面加衬。阻挡层70因此与第一和第二金属间电介质层38、56接触。阻挡层70与金属轨道48b的暴露的部分接触并且可以与在金属轨道48a、48b和48c以下并且未图示的金属轨道接触。阻挡层70如先前描述的那样可以是钛或者钛、氮化钛、钽和氮化钽的组合或者用于阻挡层的任何其它适当材料。
在图15中，在开口62a、62b和62c中沉积传导材料72。传导材料72在第二金属间电介质层56上的阻挡层70上。在超过第二金属间电介质层56的高度的很厚层中布置传导材料72。传导材料72优选为铜。然而可以根据集成电路的尺度和其它考虑而使用其它适当传导材料。在一个实施例中，传导材料72是与第一金属轨道48a、48b和48c相同的材料。备选地，传导材料72可以是与第一金属轨道48a、48b和48c不同的材料。可以使用电镀工艺或者无电镀和电镀工艺的组合或者以任何其它适当方式来布置传导材料72。
在图16中，如先前描述的那样执行平坦化工艺。平坦化工艺去除传导材料72的过量部分、金属间电介质层56和阻挡层70的部分。化学机械平坦化工艺可以是定时的工艺或者可以被配置为例如停止于搁放于第一金属轨道48a、48b和48c上面的第二金属间电介质层56的中间部分上。以这一方式，第二金属轨道74a、74b和74c由传导材料72和阻挡层70形成。同时在过孔64a、64b、64c和66中形成传导塞75a、75b、75c和75d。第二金属轨道74a、74b和74c由塞75a、75b和75c连接到在保护电介质层36以下的金属互连33。金属轨道74b也通过由塞75d填充的直接过孔66连接到金属轨道48b。因此，单个工艺用来填充过孔并且形成第二金属轨道74a、74b和74c。这允许放宽的光刻约束、减少的光刻步骤、减少的金属沉积步骤数目、提高的对电迁移和依赖于时间的电介质击穿的防范。
在图18中，在电介质层56、金属轨道74a、74b和74c上以及在保护电介质层60的暴露的部分上沉积保护电介质层76。保护电介质层76优选为与保护电介质层60相同的材料，但是也可以选自于其它适当材料。在图19中，执行平坦化工艺以平坦化保护电介质层76。这一平坦化工艺在金属轨道74a、74b和74c上和之下留下电介质封装层78a和78b。
图20描绘在已经重复相对于图1-19描述的工艺以提供很高密度的金属线互连之后产生的集成电路。具体而言，已经在第二金属间电介质层56以及电介质封装层78a和78b上形成第三金属间电介质层82。已经在电介质封装层86a、86b和86c中形成和覆盖金属轨道84a、84b和84c。已经在第三金属间电介质层82上形成第四金属间电介质层90。已经在第四金属间电介质层90中形成四个金属线92a、92b和92c。过孔96a、96b和96c由传导塞97a、97b和97c填充以电连接第四金属轨道92a、92b和92c与第二金属轨道74a、74b和74c。电介质封装层86a、86b、86c同样如先前描述的那样在形成过孔96a、96b和96c时充当蚀刻掩模。过孔96a、96b和96c分别与过孔64a、64b和64c接合以形成分别经过第一、第二、第三和第四金属间电介质层38、56、82和90延伸的单一过孔。
由于在金属轨道周围的电介质封装层而用放宽的光刻约束形成图20中所示金属互连。电介质封装层也如先前描述的那样提供抵抗击穿的更稳健互连线。可以与图20中所示不同地形成金属互连。例如如金属轨道74a、74b可以的那样，可以相互电隔离金属轨道92a、92b。可以形成更多或者更少直接过孔。可以根据本公开的原理形成与图中所示互连结构和图案不同的许多互连结构和图案。所有这样的其它互连结构和图案落入本公开内容的范围内。
图21图示集成电路裸片30，该集成电路裸片具有使用如相对于图1-20描述的本公开内容的原理根据一个实施例形成的金属互连结构。相同标号已经用来描述与图20的特征相似的特征。在图21中，如金属轨道74a、74b和74c那样相互电隔离金属轨道92a、92b和92c。金属线92a、92b和92c各自在相应电介质封装层94a、94b和94c中被覆盖。相应电介质保护层78a、78b和78c覆盖金属线74a、74b和74c。直接过孔连接金属线74a和48a。
图22图示具有根据一个实施例形成的双足部分支结构100的集成电路裸片30。由于电介质封装层52b相对于金属间电介质层38和56的蚀刻选择性而使用电介质封装层52b作为蚀刻掩模在单个蚀刻步骤中形成和填充过孔64b、64d和用于金属线74b的沟槽。如先前描述的那样，在单个金属沉积中填充过孔64b、64d和金属线74b。以与过孔64b、64d和金属线74b相同的方式形成和填充过孔96b、96d和金属线92b。以这一方式，可以使用仅沟槽光刻来形成双足部分支传导结构100。
图23是根据一个实施例的具有双足部支路100以及其它金属互连的集成电路裸片。以与如在图22中描述的金属线92b和74b相同的方式形成金属轨道74a、74c和92a、92c。以与图22中形成的双金属足部分支100相同的方式形成双金属足部分支100。
可以根据用于形成集成电路裸片的已知工艺在第四金属间电介质层90之上形成更多电介质层。最后可以在第四金属间电介质层90之上形成钝化层，可以在钝化层上形成接触焊盘以经过集成电路裸片30中的金属轨道和过孔提供与晶体管34的连接。最后可以在模制化合物中封装集成电路裸片并且向集成电路裸片提供耦合到接触焊盘的焊球、引线或者管脚，使得可以在电子部件中(诸如在电路板上或者其它适当位置)安装集成电路裸片。在本公开内容中尚未具体描述用于形成集成电路裸片的许多工艺和结构。这样的其它工艺和结构是本领域技术人员已知的或者可以根据本公开内容来实施。
如本领域技术人员将理解的那样，图中的特征未按比例绘制。图中的结构如绘制的那样可以未恰当满足这里描述的关系。通过示例给出相对于图1-23描述的工艺和结构。可以根据本公开内容的原理使用其它类型的材料、厚度、宽度、结构和图案。所有这样的备选实施例落入本公开内容的范围内。
可以组合以上描述的各种实施例以提供更多实施例。
可以按照以上具体描述对实施例进行这些和其它改变。一般而言，在所附权利要求中，不应解释使用的术语使权利要求限于在说明书和权利要求中公开的具体实施例，而是应当解释这些术语包括所有可能实施例以及这样的权利要求有权拥有的完全等效范围。因而，权利要求不受公开内容限制。

Claims (23)

1.一种器件，包括：
半导体衬底；
在所述半导体衬底中的多个晶体管；
在所述半导体衬底上面的第一金属间电介质层；
在所述第一金属间电介质层上面的多个第一金属轨道；
在所述第一金属轨道中的至少一个第一金属轨道的顶部、底部和侧部上的第一保护电介质层；
在所述第一金属轨道和所述第一保护电介质层上面的第二金属间电介质层；
在所述第二金属间电介质层上面的多个第二金属轨道；以及
在所述第二金属轨道中的至少一个第二金属轨道的顶部、底部和侧部上的第二保护电介质层，所述第一金属间电介质层和所述第二金属间电介质层相对于所述第一保护电介质层和所述第二保护电介质层选择性地可蚀刻。
2.根据权利要求1所述的器件，包括在所述第一金属间电介质层和所述第二金属间电介质层中的第一过孔，所述第一保护电介质层形成确定所述第一过孔的一个宽度尺度的至少一个侧壁。
3.根据权利要求2所述的器件，包括在所述第一过孔中的第一传导塞，所述第一塞与所述第二金属轨道中的至少一个金属轨道一体。
4.根据权利要求1所述的器件，其中所述第一保护电介质层包括氮化硅。
5.根据权利要求4所述的器件，其中所述第一保护电介质层包括碳。
6.根据权利要求5所述的器件，其中所述第一保护电介质层具有少于50nm的厚度，并且所述第一金属间电介质层具有大于100nm的厚度。
7.根据权利要求1所述的器件，包括：
在所述第二金属间电介质层上面的第三金属间电介质层；
在所述第三金属间电介质层上面的多个第三金属轨道；
覆盖所述第三金属轨道中的至少一个第三金属轨道的顶部、底部和侧部的第三保护电介质层；
在所述第三金属轨道和所述第三保护电介质层上面的第四金属间电介质层；
在所述第四金属间电介质层上面的多个第四金属轨道；以及
覆盖所述第四金属轨道中的至少一个第四金属轨道的顶部、底部和侧部的第四保护电介质层。
8.根据权利要求7所述的器件，包括在所述第三金属间电介质层和所述第四金属间电介质层中的暴露第二塞的第二过孔。
9.根据权利要求8所述的器件，包括在所述第二过孔中的将所述至少一个第四金属轨道电耦合到所述至少一个第二金属轨道的第二塞。
10.一种器件，包括：
半导体衬底；
在所述半导体衬底上面的第一金属间电介质层；
在所述第一金属间电介质层上面的第一金属轨道；
在所述第一金属轨道的顶部、底部和侧部表面上的保护电介质层；
在所述第一金属轨道和所述第一保护电介质层上面的第二金属间电介质层；
在所述第二金属间电介质层上的第二金属轨道；
在所述第二金属轨道的顶部、底部和侧部表面上的保护电介质层；
在所述第一金属间电介质层和所述第二金属间电介质层中的第一过孔，所述第一保护电介质层形成限定所述第一过孔的宽度尺度的至少一个侧壁；以及
在所述第一过孔中的第一传导塞。
11.根据权利要求10所述的器件，包括：
在所述第二金属间电介质中的第二过孔；
所述第二过孔中的连接所述第二金属轨道与所述第一金属轨道的第二塞。
12.根据权利要求11所述的器件，其中所述第一塞、所述第二塞和所述第二金属轨道相互一体。
13.一种方法，包括：
形成在第一金属间电介质层上面的第一金属轨道；
形成在所述第一金属轨道上面的第一保护电介质层；
形成在所述保护电介质层上面的第二金属间电介质层；
形成在所述第二金属间电介质层上面的第二保护电介质层，所述第一金属间电介质层和所述第二金属间电介质层相对于所述第一保护电介质层和所述第二保护电介质层选择性地可蚀刻；
在所述第一金属间电介质层和所述第二金属间电介质层中蚀刻开口以通过在所述第一金属间电介质层和所述第二金属间电介质层中蚀刻开口来在所述第一金属间电介质层和所述第二金属间电介质层中形成第一过孔；并且
通过在所述开口中沉积传导材料来形成第二金属轨道和在所述过孔中的第一传导塞，所述第一保护电介质层形成限定所述第一过孔的宽度尺度的至少一个侧壁，所述第二金属轨道在所述第二金属间电介质层上面。
14.根据权利要求13所述的方法，包括：
形成在所述第二金属轨道上面的第三金属间电介质层；
形成在所述第三保护电介质层上面的第三金属轨道；并且
形成在所述第三金属间电介质层上面的第三保护电介质层。
15.根据权利要求13所述的方法，包括：
形成在所述第三保护电介质层上面的第四金属间电介质层；
形成在所述第四金属间电介质层上面的第四保护电介质层，所述第三金属间电介质层和所述第四金属间电介质层相对于所述第三保护电介质层和所述第四保护电介质层选择性地可蚀刻；
蚀刻所述第三金属间电介质层和所述第四金属间电介质层中的第二开口以在所述第三金属间电介质层中形成第二过孔；并且
通过在所述第二开口中沉积第二传导材料来形成第四金属轨道和在所述过孔中的第二塞，所述第三保护电介质层形成限定所述第二过孔的宽度的至少一个侧壁，所述第四金属轨道在所述第四金属间电介质层上面。
16.根据权利要求15所述的方法，其中所述第二过孔暴露所述第一塞。
17.根据权利要求16所述的方法，其中所述第二塞与所述第一塞直接接触。
18.根据权利要求13所述的方法，其中形成所述第一开口还包括形成所述第二金属间电介质层和所述第二保护电介质层中的第二过孔，所述第二过孔暴露所述第一金属轨道之一。
19.根据权利要求18所述的方法，其中填充所述第一开口包括在所述第二过孔中形成将所述暴露的第一金属轨道电连接到所述第二金属轨道之一的第二塞。
20.根据权利要求13所述的方法，包括在所述第一金属轨道中的至少一个第一金属轨道上形成第一保护电介质封装层，所述第一保护电介质封装层覆盖所述至少一个第一金属轨道的顶部表面、底部表面和侧部表面。
21.根据权利要求20所述的方法，其中所述第一保护电介质封装层的顶部部分包括所述第一保护电介质层。
22.根据权利要求20所述的方法，其中所述第一保护电介质封装层具有少于50nm的厚度。
23.根据权利要求20所述的方法，包括所述第二金属轨道中的至少一个第二金属轨道上形成第二保护电介质封装层，所述第二保护电介质封装层包括所述第二保护电介质层并且覆盖所述至少一个第二金属轨道的顶部、底部和侧部。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319630B2 (en) * 2012-09-27 2019-06-11 Stmicroelectronics, Inc. Encapsulated damascene interconnect structure for integrated circuits
CN104576509B (zh) * 2013-10-23 2017-09-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108122820B (zh) * 2016-11-29 2020-06-02 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US11158573B2 (en) * 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5795823A (en) * 1995-06-07 1998-08-18 Advanced Micro Devices, Inc. Self aligned via dual damascene
CN1411049A (zh) * 2001-09-25 2003-04-16 富士通株式会社 包含多孔绝缘材料的半导体器件及其制造方法
US20050037604A1 (en) * 2000-02-08 2005-02-17 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
CN203659847U (zh) * 2012-09-27 2014-06-18 意法半导体公司 集成电路器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW502434B (en) * 1999-02-04 2002-09-11 United Microelectronics Corp Bottom electrode structure of capacitor and its manufacturing method
JP3615979B2 (ja) * 2000-01-18 2005-02-02 株式会社ルネサステクノロジ 半導体装置及びその製造方法
FR2854494A1 (fr) 2003-05-02 2004-11-05 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire
US6972253B2 (en) 2003-09-09 2005-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric barrier layer in damascene structure
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
US7888742B2 (en) 2007-01-10 2011-02-15 International Business Machines Corporation Self-aligned metal-semiconductor alloy and metallization for sub-lithographic source and drain contacts
EP2326951B1 (en) 2008-08-20 2014-04-02 Nxp B.V. Apparatus and method for molecule detection using nanopores
US7879681B2 (en) * 2008-10-06 2011-02-01 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional capacitor structures having planar metal-insulator-metal and vertical capacitors therein
US8228467B2 (en) * 2009-07-07 2012-07-24 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Reflective color filter liquid crystal display
US8637941B2 (en) 2010-11-11 2014-01-28 International Business Machines Corporation Self-aligned contact employing a dielectric metal oxide spacer
US8685850B2 (en) 2011-06-13 2014-04-01 Stmicroelectronics, Inc. System and method of plating conductive gate contacts on metal gates for self-aligned contact interconnections
JP2013089859A (ja) * 2011-10-20 2013-05-13 Toshiba Corp 半導体装置の製造方法
US9018092B2 (en) 2012-09-27 2015-04-28 Stmicroelectronics, Inc. Encapsulated metal interconnect

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5795823A (en) * 1995-06-07 1998-08-18 Advanced Micro Devices, Inc. Self aligned via dual damascene
US20050037604A1 (en) * 2000-02-08 2005-02-17 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
CN1411049A (zh) * 2001-09-25 2003-04-16 富士通株式会社 包含多孔绝缘材料的半导体器件及其制造方法
CN203659847U (zh) * 2012-09-27 2014-06-18 意法半导体公司 集成电路器件

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