CN1339825A - 半导体装置及其设计方法和设计装置 - Google Patents
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Abstract
一种半导体装置,在各层本来疏的部分具有假图形,这些假图形与作为电源线和地线的某一方的基准引线电气连接。
Description
发明领域
本发明涉及半导体装置及其设计方法。进而涉及实现该设计方法的设计装置。
已有技术
通常，在半导体装置的制造工序中，有时使用照相制版技术。具体而言，如图17所示，就是通过在被除去层6之上形成所希望的图形的掩模5并向其照射光，使被除去层6中未被掩模5覆盖的部分变质而除去。
但是，如图17所示，随掩模5的图形的部位不同而有疏密之差时，疏的部分由于发生光的映射、干涉等现象，光将入射到掩模5的背面侧，从而形成的图形的精度(以下，称为「图形精度」)将劣化。结果，有时形成的引线的宽度比预定的还要窄。在引线的宽度为0.35μm、0.25μm等先有的半导体装置的制造中，该影响不是什么太大的问题。但是，近年来，引线已向微细化方向发展，宽度小于0.18μm的引线已可以制造了，在这样细的引线的制造中，这个问题在现实中已引起合格率下降，成为不可忽视的问题。
因此，本发明的目的旨在消除照相制版技术中的掩模的疏密之差，以及为了消除该疏密而设置的新的结构不会引起串音噪音的问题。
发明概述
为了达到上述目的，在本发明的半导体装置的1个局部面上，具有在使用照相制版技术进行制造的半导体装置中为了消除由于光掩模的配置的疏密差引起的在疏的部分发生的曝光时图形精度的劣化设置的用以缓和上述疏密差的假的图形。通过采用该结构，由于假的图形的存在，缓和了疏密差，结果，在照相制版技术中，便可防止引起图形精度的劣化。
另外，在本发明的其他局部面上，具有用于缓和配置的图形的疏密差的假的图形、电源线和地线，上述假的图形与作为上述电源线和上述地线中的任意一方的基准引线电气连接。通过采用该结构，假的图形成为所谓的非悬浮状态，固定为电源线或地线的电位。这样，假的图形就起屏蔽的作用，从而可以防止在信号引线间发生的串扰。
在上述发明中，上述假的图形与上述基准引线的电气连接，作为第1工序，进行将所有的上述假的图形设定为未连接的假的图形的工序，作为第2工序，进行以上述基准引线和作为与上述基准引线同电位的引线中的1个对象引线为起点、探索在指定距离以下在上下方向相邻的相互重叠的上述未连接的假的图形、上述探索的结果，在检测到上述未连接的假的图形时就将其作为相邻的假的图形、在上述对象引线与上述相邻的假的图形之间设置层间连接、同时将上述相邻的假的图形设定变更为不是上述未连接的假的图形、从而将上述相邻的假的图形设定变更为与上述对象引线同电位的工序，对于上述基准引线和与上述基准引线同电位的所有的引线，循环地反复进行上述第2工序，此外，将上述电源线和上述地线中的另一方作为新的基准引线，取代上述基准引线，通过对上述基准引线和与上述基准引线同电位的所有的引线循环地反复进行上述第2工序，从而成为沿着通过上述工序决定的路径进行电气连接。
通过采用上述结构，原则上可以将所有的假的图形与基准引线电气连接，所以，可以实现基本上所有的假的图形电位固定、难于发生串扰的半导体装置。另外，如果是这样的结构，可以实现能够用一定的算法语言基本上自动地决定假的图形的层间连接的方法的半导体装置。
另外，为了达到上述目的，在本发明的半导体装置的设计方法中，根据提供的引线配置信息发生用于消除引线图形的疏密差、根据提供的电源线和地线的配置信息将电源线和地线中的一方作为基准引线而将上述假的图形与上述基准引线电气连接，作为第1工序，进行将上述所有的假的图形设定为未连接的假的图形的工序，作为第2工序，进行以上述基准引线和作为与上述基准引线同电位的引线中的1个的对象引线为起点、探索在指定距离以下在上下方向相互重叠的上述未连接的假的图形并在上述探索的结果检测到上述未连接的假的图形时就将其作为相邻的假的图形在上述对象引线与上述相邻的假的图形之间设置层间连接、同时将上述相邻的假的图形设定变更为不是上述未连接的假的图形从而将上述相邻的假的图形设定变更为与上述对象引线同电位的工序，对上述基准引线和与上述基准引线同电位的所有的引线循环地反复进行上述第2工序，此外，将上述电源线和上述地线中的另一方希望新的基准引线取代上述基准引线，通过对上述基准引线和与上述基准引线同电位的所有的引线循环地反复进行上述第2工序，导出各假的图形与上述电源线和上述地线中的某一个的连接路径信息。
通过采用上述方法，原则上可以以所有的假的图形为对象有效地进行与电源线或地线的电气连接。各假的图形通过与电源线或地线电气连接，电位固定，所以，位于信号引线间的假的图形就起屏蔽的作用，从而可以防止串扰的不良影响。
在上述发明中，在方案的设计作业之后，进行上述半导体装置的设计方法，然后，进行设计规划检查、电路图与方案的一致检验和引线的电容和电阻的计算。通过采用该方法，可以防止计算时与实际的半导体装置试验时的不一致，从而可以进行高精度的预测。
另外，为了达到上述目的，本发明的存储媒体是记录用于使电子计算机进行上述半导体装置的设计方法的程序的存储媒体。通过采用该结构，可以由计算机自动地进行上述设计方法，所以，可以减少操作员的负担，从而可以迅速而正确地进行。
为了达到上述目的，在本发明的半导体装置的设计中，具有假的图形发生单元、未连接的假的图形设定单元、第1循环地作业实施单元和第2循环的作业实施单元，假的图形发生单元根据提供的引线配置信息发生用于消除引线图形的疏密差的假的图形；未连接的假的图形设定单元根据提供的电源线和地线的配置信息将电源线和地线中的一方作为基准引线、为了将上述假的图形与上述基准引线电气连接而进行将上述所有的假的图形设定为未连接的假的图形的工序；第1循环的作业实施单元作为假的图形连接作业而以上述基准引线和作为与上述基准引线同电位的引线中的1个的对象引线为起点、探索在指定距离以下在上下方向相邻的相互重叠的上述未连接的假的图形、并在上述探索的结果检测到上述未连接的假的图形时就将其作为相邻的假的图形而在上述对象引线与上述相邻的假的图形之间设置层间连接、同时对上述基准引线和与上述基准引线同电位的所有的引线循环的反复进行将上述相邻的假的图形设定变更为不是上述未连接的假的图形而将上述相邻的假的图形设定变更为与上述对象引线同电位的作业；第2循环的作业实施单元将上述电源线和上述地线中的另一方作为新的基准引线取代上述基准引线、对上述基准引线和与上述基准引线同电位的所有的引线循环的反复进行上述假的图形的连接作业。
通过采用上述结构，便可进行假的图形的配置和根据各假的图形进行有效地配置与电源线或地线的电气连接的设计。
附图简短描述
图1是表示本发明实施例2的半导体装置的设计过程的第1工序的平面图。
图2是表示本发明实施例2的半导体装置的设计过程的第2工序的第1例平面图。
图3是表示本发明实施例2的半导体装置的设计过程的第2工序的第2例平面图。
图4是表示本发明实施例2的半导体装置的设计过程的第2工序的第1例的剖面图。
图5是表示本发明实施例2的半导体装置的设计过程的第2工序的第3例的平面图。
图6是表示本发明实施例2的半导体装置的设计过程的第3工序的平面图。
图7是表示本发明实施例2的半导体装置的设计过程的第3工序的剖面图。
图8是表示本发明实施例2的半导体装置的设计过程的第4工序的平面图。
图9是表示本发明实施例2的半导体装置的设计过程的第4工序的剖面图。
图10是表示本发明实施例2的半导体装置的设计过程的第5工序的平面图。
图11是表示本发明实施例2的半导体装置的设计过程的第6工序的平面图。
图12是表示本发明实施例2的设计方法的概略的流程图。
图13是表示本发明实施例1的半导体装置的制造过程的说明图。
图14是表示本发明实施例2的半导体装置的设计内容的检验过程的第1说明图。
图15是表示本发明实施例2的半导体装置的设计内容的检验过程的第2说明图。
图16(A)、(B)是本发明实施例4的半导体装置的设计装置的概念图。
图17是基于先有技术的半导体装置的制造过程的说明图。
优选实施例描述
实施例1.为了防止在照相制版技术中曝光时在疏的部分发生的图形精度的劣化，如图13所示，在各引线层的掩模5的图形成为疏的部分插入假的图形54用以缓和疏密差。
在掩模5的图形中，分别将假的图形54插入到各疏的部分，如果在表观上成为没有疏密之差的图形，则光的衍射发生的程度就与其他密的部分大致相同，从而可以防止图形精度的劣化。
实施例2.
以往，作为在用于半导体装置的设计的CAD(Computer AidedDesign)设计系统的作业的流程，在方案的设计作业之后，进行设计规划检查(DRC)。所谓DRC，就是检查方案的引线是否遵守指定的制造规定。然后，进行在设计上得到的引线的方案与作为本来目标的电路的电路图的一致检验(LVS)。此外，进行引线的电容及电阻的计算。
另一方面，在向引线上追加假的图形时的假的图形的配置设计，只要构筑了掩模生成CAD系统并在该系统中进行，就是有效的。
因此，为了进行掩模生成，虽然可以考虑仍然保持先有的CAD设计系统中的作业流程，并将根据该流程得到的设计数据移植到掩模生成CAD系统中进行生成掩模的作业，但是，假定这样做时，在计算引线的电容及电阻的时刻，尽管没有假的图形，但作为最终得到的数据是有假的图形的，所以，在计算上确认的电容与实际的产品的电容将会不一致。
例如，如图14所示，假定有在半导体基板1的扩散区域2上形成的多晶硅引线层3的图形、并设想在位于其上方的第1层上有金属引线层13时，在计算金属引线层13的电容时还不存在假的图形，所以，作为计算值，计算的是由金属引线层13与半导体基板1相对而形成的部分的电容即所谓的对基板电容60。但是，此后形成假的图形时，如图15所示，考虑多晶硅引线层3的疏密，配置高度与多晶硅引线层3相同的多晶硅假的图形4，从而配置与其对应的扩散区域2，于是，金属引线层13所造成的电容就不是对基板电容60，而成为对扩散区域电容61，与计算时的状况不同，在引线延迟中将发生误差。特别是对扩散区域电容61比对基板电容60大，所以，有可能引线延迟成为问题。
因此，为了避免这种情况，作为本发明的实施例1的设计方法，是在方案的设计作业之后，在DRC及LVS及引线的电容和电阻的计算之前的阶段，进行假的图形的生成工序。
另外，如果仅配置假的图形而仍然保持不将其与其他的引线连接的所谓的悬浮状态，则有可能信号引线之间通过假的图形而相互发生干涉、从而信号引线有可能接收串扰。因此，最好假的图形尽可能预先与电位明确的其他引线连接。
图12表示本实施例的设计方法的假的图形生成用的大致的流程。首先，设计者进行方案的设计作业。在该作业结束但没有假的图形的状态下进行DRC、VLS，确认方案中没有问题。然后，为本发明的实施例的设计方法提供通常称为「数据流」的方案的晶体管配置、引线的连接等数据。利用假的图形生成程序在计算机上实施本实施例的设计方法。
首先，作为S1工序，是数据流输入假的图形生成程序。
在本实施例中，作为一例，说明图1所示的方案。图1是由在上下方向重叠的多层构成的引线结构的平面图。在半导体基板1上，在多处形成作为源极/漏极区域的扩散区域2，在与各扩散区域2对应的地方，与上侧相邻地配置多晶硅引线层3。作为多晶硅引线层3的上层的第1层，配置金属引线层13。进而，作为其上层的第2层，图中为双点划线所示的的区域，配置电源线25和地线26。金属引线层13通过路径孔7与下方的多晶硅引线层3电气连接。
在S1的工序中，输入假的图形生成程序的数据流包含这样的方案的信息。
作为S2工序，进行假的图形的生成。这就是考虑DRC规划，在各掩模层的疏的部分分别自动地生成假的图形。
对于图1所示的方案的例子，例如，如图2所示，作为假的图形，可以生成多晶硅假图形4a和第1层的金属假图形14a及14b。在图2的例中，假图形以例如正方形等一定形状的小片为单位分别生成和配置所需要的片数，用以填入各掩模层的疏的部分即没有正规的引线的空白的区域。
或者，如图3所示的那样，作为假图形，也可以在各层生成多晶硅假图形4c、第1层的金属假图形14c及14d和第2层的金属假图形24。在图3的例中，分别生成和配置所需面积的假图形，用以填入没有正规的引线的空白的区域。图3中关于IV-IV线的朝箭头方向看的剖面图示于图4。
或者，如图5所示的那样，也可以将假图形形成为一笔书写状。这时，线状的假图形是基本的，在宽度比假图形的线宽大的地方，描绘成锯齿状或旋涡状的线。
在本实施例中，下面，根据图3、图4所示的假图形接续说明。
首先，作为第1工序，对于生成的假图形，分别建立用于识别是未连接假图形的标志。因此，在图3、图4所示的例中，对多晶硅假图形4c、第1层的金属假图形14c及14d和第2层的金属假图形24分别建立作为未连接假图形的标志。该第1工序，在图12中未作为独立的块标明，作为S2的工序的一部分而进行。
其次，将电源线和地线这2种引线中的各一方顺序作为基准引线进行假图形的连接。在本实施例的例中，首先将电源线作为基准引线进行假图形的连接，然后将地线作为基准引线进行假图形的连接，但是，也可以反过来，先将地线作为基准引线，然后将电源线作为基准引线。
在本实施例的例中，在该时刻将电源线作为基准引线，所以，作为S3的工序，进行以电源线为起点的假图形的连接。在S3的工序中，循环地反复进行后面所述的第2工序。
所谓第2工序，对于基准引线，就是
(1)将该时刻的基准引线和与基准引线同电位的引线之一作为对象引线，
(2)探索在与对象引线之间满足一定条件的未连接假图形，
(3)探索的结果，在检测到未连接假图形时，就进行
(3.1)将其作为相邻假图形、
(3.2)在对象引线与该相邻假图形之间设置层间连接、
(3.3)将该相邻假图形设定变更为不是未连接假图形、
(3.4)将该相邻假图形设定变更为与对象引线同电位
这样的工序。对电源线和与电源线同电位的所有的引线循环的反复进行上述第2工序。
具体而言，在本实施例中，在当初的时刻，将可以有多个的电源线中位于最上层的电源线先作为对象引线进行第2工序。不过，对此也不一定必须选择最上层的电源线，可以先将最下层的电源线作为对象引线，也可以将位于中间的电源线作为对象引线。
下面，参照图3～图7进行说明。在图3、图4所示的例中，所谓最上层的电源线，就是第2层的电源线25。因此，就以第2层的电源线25为起点，探索在上下方向1层不同而相邻的相互重叠的未连接假图形。在本例中，假定路径孔的可以连接的距离为1层时，就把上下方向1层以内的范围作为探索范围，如果路径孔可以连接的距离更长，就可对上下方向2层以内、3层以内或者更大的范围进行探索。
通过上述探索，检测第1层的金属假图形14c。因此，将第1层的金属假图形14c取为相邻假图形。如图6、图7所示，在作为对象引线的第2层的电源线25与作为相邻假图形的第1层的金属假图形14c之间，作为层间连接，设置路径孔7a进行连接。图7是关于图6中VII-VII线的朝箭头方向看的剖面图。
这样，第1层的金属假图形14c就与作为对象引线的第2层的电源线25连接，所以，除去作为第1层的金属假图形14c的未连接假图形的标志，而代之以将第1层的金属假图形14c设定为与作为对象引线的第2层的电源线25同电位。另一方面，由于第2工序对电源线和与电源线同电位的所有的引线循环的反复进行，所以，成为与电源线同电位的引线的第1层的金属假图形14c本身也新成为第2工序的实施对象。
作为电源线和与电源线同电位的引线，在该时刻还未进行第2工序的引线就只是第1层的金属假图形14c，所以，接下来就将第1层的金属假图形14c作为对象引线实施第2工序。
以作为对象引线的第1层的金属假图形14c为起点，探索在上下方向1层不同而相邻的相互重叠的未连接假图形。探索的结构，就是检测第2层的金属假图形24和多晶硅假图形4c。因此，把它们取为相邻假图形。在作为对象引线的第1层的金属假图形14c与作为相邻假图形的第2层的金属假图形24之间，设置作为层间连接的路径孔7b进行连接。另外，在作为对象引线的第1层的金属假图形14c与作为相邻假图形的多晶硅假图形4c之间，设置作为层间连接的路径孔7c进行连接。这样设置路径孔7b、7c的地方示于图8。关于图8中的IX-IX线的朝箭头方向看的剖面图示于图9。
此外，除去作为第2层的金属假图形24和多晶硅假图形4c的未连接假图形的标志。将第2层的金属假图形24和多晶硅假图形4c设定变更为与作为对象引线的第1层的金属假图形14c同电位。这里，由于第1层的金属假图形14c已设定为与电源线同电位，所以，第2层的金属假图形24和多晶硅假图形4c也成为与电源线同电位。
在该时刻，电源线和与电源线同电位的引线中还未进行第2工序的引线就是新成为与电源线同电位的第2层的金属假图形24和多晶硅假图形4c。因此，分别将它们作为对象引线而分别实施第2工序。其中，虽然进行上述未连接假图形的探索，但是，由于不存在检测的未连接假图形，所以，这里S3的工序结束。
然后，转移到S4的工序。此前将电源线作为基准引线，现在将地线作为基准引线，取代该基准引线。并且，对地线和与地线同电位的所有的引线循环的反复进行上述第2工序。
具体而言，用图8、图9所示的例进行说明时，作为地线和与地线同电位的引线，可以举出第2层的地线26。因此，将第2层的地线26作为对象引线，并以该对象引线为起点，探索在上下方向1层不同而相邻的相互重叠的未连接假图形。探索的结果，就是检测第1层的金属假图形14d。因此，将第2层的地线26取为相邻假图形。如图10所示，在作为对象引线的第1层的金属假图形14d与作为相邻假图形的第1层的金属假图形14d之间，设置作为层间连接的路径孔7d进行连接。
此外，除去作为第1层的金属假图形14d的未连接假图形的标志。将第1层的金属假图形14d设定变更为与作为对象引线的第2层的地线26同电位。因此，第1层的金属假图形14d成为与地线同电位。
在该时刻，作为地线和与地线同电位的引线中还未进行第2工序的引线，将是新成为与地线同电位的第1层的金属假图形14d。
因此，将第1层的金属假图形14d作为对象引线，实施第2工序。其中，进行上述未连接假图形的探索的结果，就是检测到多晶硅假图形4d。因此，将其取为相邻假图形。如图11所示，在作为对象引线的第1层的金属假图形14d与作为相邻假图形的多晶硅假图形4d之间，作为层间连接，设置路径孔7e进行连接。
此外，除去作为多晶硅假图形4d的未连接假图形的标志。将多晶硅假图形4d设定变更为与作为对象引线的第1层的金属假图形14d同电位。这里，由于第1层的金属假图形14d已设定为与地线同电位，所以，多晶硅假图形4d也成为与地线同电位。
在该时刻，地线和与地线同电位的引线中还未进行第2工序的引线，就是新成为与地线同电位的多晶硅假图形4d。因此，将其作为对象引线，并进而实施第2工序。其中，虽然进行上述未连接假图形的探索，但是，由于并存在检测的未连接假图形，所以，这里，S4的工序结束。
然后，转移到S5的工序。这里，通过进行是否存在作为未连接假图形的标志保留的引线的确认，判断是否进行了与所有的假图形的连接。如果没有标志保留的引线，就判定「所有的引线已连接」，并转移到S10的工序，将包含迄今为止决定的假图形的配置和假图形间的层间连接的方案的状况作为设计结果进行显示。该设计结果，在S11工序中作为数据流而输出。然后，进行DRC、LVS、引线的电容和电阻的计算。
另一方面，在S5的工序中，保留标志的引线即使是1个时，也转移到S6的工序，显示设计结果。在S7的工序中，判断该设计结果是否可以修正。此外，在S8的工序中，将现状的设计结果作为数据流而输出。使用该数据流，操作员再次通过设计CAD进行方案的修正作业。在完成修正作业之后，再次从S2的工序开始进行修正。
按照这样的方法，原则上可以将所有的假图形作为对象有效地进行与电源线或地线的电气连接。各假图形通过与电源线或地线电气连接而电位固定，所以，位于信号引线间的假图形就起屏蔽的作用，从而可以防止串扰的不良影响。在有不能进行与电源线或地线的电气连接的假图形时，就明示该信息，从而操作员可以很容易地进行方案修正。
另外，由于在设计方案之后、计算电容和电阻之前进行假图形的生成和利用路径孔的连接，所以，可以避免计算时与实际的半导体装置中试验时的不一致。
实施例3.
本发明实施例3的存储媒体是存储描述在实施例2中说明的设计方法的程序的存储媒体。
使用该存储媒体，通过向计算机读入该程序并使计算机执行该程序，便可减少操作员的负担，可以使上述设计方法在计算机上迅速而正确地进行。
实施例4.
本发明实施例4的设计装置的结构示于图16(A)、(B)。图16(A)是该设计装置100的概念图，可以是与设计CAD独立的装置，也可以用1台兼作设计CAD。通过内置电子计算机并读入程序，也可以执行在实施例2中说明的设计方法。
图16(B)是该设计装置100的内部的概念图。该设计装置100具有假图形发生单元111、未连接假图形设定单元112、第1循环的作业实施单元113和第2循环的作业实施单元114。这些结构最好在计算机上实现。
假图形发生单元111发生在实施例2中说明的假图形的方案数据。未连接假图形设定单元112对由假图形发生单元111发生的所有的假图形建立作为未连接假图形的标志。第1循环的作业实施单元113和第2循环的作业实施单元114，一方将单元线作为基准引线，另一方将地线作为基准引线，不论谁先谁后都可以，对于分别决定的基准引线等，分别循环的进行在实施例2中说明的第2工序。
最后得到的结果，作为数据流而使用。
通过使用这样的设计装置，可以有效地进行假图形的配置和各假图形与电源线或地线的电气连接的设计。
按照本发明，由于具有假图形，可以消除照相制版技术中的掩模的疏密差，结果，便可提高图形精度，另一方面，由于假图形固定为电源线或地线的电位，所以，假图形起屏蔽的作用，从而可以防止假图形引起的在信号引线间发生串扰。
Claims (5)
1.一种半导体装置，其特征在于：具有用于缓和配置的图形的疏密差的假图形、电源线和地线，上述假图形与作为上述电源线和上述地线的某一方的基准引线电气连接。
2.按权利要求1所述的半导体装置，其特征在于：上述假图形与上述基准引线的电气连接，作为第1工序，进行将上述所有的假图形设定为未连接假图形的工序，作为第2工序，进行以上述基准引线和作为与上述基准引线同电位的引线中的1个对象引线为起点、探索在指定距离以下在上下方向相邻的相互重叠的上述未连接的假的图形、上述探索的结果，在检测到上述未连接的假的图形时就将其作为相邻的假的图形、在上述对象引线与上述相邻的假的图形之间设置层间连接、同时将上述相邻的假的图形设定变更为不是上述未连接的假的图形、从而将上述相邻的假的图形设定变更为与上述对象引线同电位的工序，对于上述基准引线和与上述基准引线同电位的所有的引线，循环地反复进行上述第2工序，此外，将上述电源线和上述地线中的另一方作为新的基准引线，取代上述基准引线，通过对上述基准引线和与上述基准引线同电位的所有的引线循环地反复进行上述第2工序，从而成为沿着通过上述工序决定的路径进行电气连接。
3.一种半导体装置的设计方法，其特征在于：在半导体装置的设计中，根据提供的引线配置信息发生用于消除引线图形的疏密差、根据提供的电源线和地线的配置信息将电源线和地线中的一方作为基准引线而将上述假的图形与上述基准引线电气连接，作为第1工序，进行将上述所有的假的图形设定为未连接的假的图形的工序，作为第2工序，进行以上述基准引线和作为与上述基准引线同电位的引线中的1个的对象引线为起点、探索在指定距离以下在上下方向相互重叠的上述未连接的假的图形并在上述探索的结果检测到上述未连接的假的图形时就将其作为相邻的假的图形在上述对象引线与上述相邻的假的图形之间设置层间连接、同时将上述相邻的假的图形设定变更为不是上述未连接的假的图形从而将上述相邻的假的图形设定变更为与上述对象引线同电位的工序，对上述基准引线和与上述基准引线同电位的所有的引线循环地反复进行上述第2工序，此外，将上述电源线和上述地线中的另一方希望新的基准引线取代上述基准引线，通过对上述基准引线和与上述基准引线同电位的所有的引线循环地反复进行上述第2工序，导出各假的图形与上述电源线和上述地线中的某一个的连接路径信息。
4.按权利要求3所述的半导体装置的设计方法，其特征在于：在进行方案的设计作业之后，进行设计规划检查、电路图与方案的一致检验和引线的电容和电阻的计算。
5.一种半导体装置的设计装置，其特征在于：具有假的图形发生单元、未连接的假的图形设定单元、第1循环地作业实施单元和第2循环的作业实施单元，在半导体装置的设计中，假的图形发生单元根据提供的引线配置信息发生用于消除引线图形的疏密差的假的图形；未连接的假的图形设定单元根据提供的电源线和地线的配置信息将电源线和地线中的一方作为基准引线、为了将上述假的图形与上述基准引线电气连接而进行将上述所有的假的图形设定为未连接的假的图形的工序；第1循环的作业实施单元作为假的图形连接作业而以上述基准引线和作为与上述基准引线同电位的引线中的1个的对象引线为起点、探索在指定距离以下在上下方向相邻的相互重叠的上述未连接的假的图形、并在上述探索的结果检测到上述未连接的假的图形时就将其作为相邻的假的图形而在上述对象引线与上述相邻的假的图形之间设置层间连接、同时对上述基准引线和与上述基准引线同电位的所有的引线循环的反复进行将上述相邻的假的图形设定变更为不是上述未连接的假的图形而将上述相邻的假的图形设定变更为与上述对象引线同电位的作业；第2循环的作业实施单元将上述电源线和上述地线中的另一方作为新的基准引线取代上述基准引线、对上述基准引线和与上述基准引线同电位的所有的引线循环的反复进行上述假的图形的连接作业。
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