CN1336790A - 多层板及其制造方法 - Google Patents

多层板及其制造方法 Download PDF

Info

Publication number
CN1336790A
CN1336790A CN01132825A CN01132825A CN1336790A CN 1336790 A CN1336790 A CN 1336790A CN 01132825 A CN01132825 A CN 01132825A CN 01132825 A CN01132825 A CN 01132825A CN 1336790 A CN1336790 A CN 1336790A
Authority
CN
China
Prior art keywords
glass
electrode
insulating barrier
layer
raw cook
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01132825A
Other languages
English (en)
Other versions
CN1178566C (zh
Inventor
川上弘伦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of CN1336790A publication Critical patent/CN1336790A/zh
Application granted granted Critical
Publication of CN1178566C publication Critical patent/CN1178566C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1902Structure including thick film passive components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Abstract

一种多层板,包括由多个含玻璃的绝缘层构成的一个叠层板,每个含玻璃的绝缘层在表面上设有电极。含玻璃的绝缘层是通过烧制在烧制前包含60体积%或更低的玻璃组分的层而形成的,通过烧制在含玻璃的绝缘层的表面区域中部分玻璃组分被分离出来,并且电极借助于分离出来的玻璃组分粘结到含玻璃的绝缘层的表面上。本发明还公开了一种制造多层板的方法。

Description

多层板及其制造方法
本发明涉及多层板及其制造方法。更具体地讲本发明涉及使用含玻璃的材料并可在低温下烧制(fire)的多层板及其制造方法。
随着电子元件的功能性水平的提高和电子元件的尺寸减小,要求电路板上安装越来越多的半导体集成电路(IC)和其它表面贴装器件。为满足上述的这些要求,已开发和广泛使用了各种类型的多层陶瓷板,这些多层陶瓷板是把多层涂敷有形成电极的电极浆料的陶瓷生片(green sheet)叠置,然后烧制而制成的。
近来,已使用含玻璃的材料,如玻璃—陶瓷材料开发出可在低温下烧制的多层板(低温烧制多层板)。
在制造多层板时,例如,含有作为导电组分的银粉的银浆广泛用作形成电极用的电极浆料。
但是,当包含Ag粉或者包含Ag粉和作为化学粘接剂的氧化物的Ag浆涂敷到为了提高强度而包含大量陶瓷的板上,并同时进行烧制时,如果陶瓷层和电极中的玻璃组分含量少,就不能得到满意的电极粘接强度。
通过在Ag浆中加入玻璃组分来提高Ag浆在板上的浸润性,或者,在板中加入大量的玻璃组分,可提高电极的粘接强度。但是,在这种情况下,玻璃组分浮在电极表面,会造成电极的可焊接性能下降,或者,降低板的挠曲强度。
本发明提供了一种多层板,它在电极与含玻璃的绝缘层之间有高的粘接强度,有满意的可焊接性能和高的挠曲强度,并且还提供了这种多层板的制造方法。
按本发明的一个方面,一种多层板包括由多个含玻璃的绝缘层构成的一个叠层板,每个含玻璃的绝缘层在表面上设有电极。含玻璃的绝缘层是通过烧制在烧制前包含60体积%或更低的玻璃组分的层而形成的,通过烧制在含玻璃的绝缘层的表面区域中部分玻璃组分被分离出来,并且电极借助于分离出来的玻璃组分粘结到含玻璃的绝缘层的表面上。
在本发明的多层板中,由于烧制前含玻璃的绝缘层具有的玻璃组分含量是60体积%或更低,并且电极是借助于通过烧制已在表面区域中分离出的玻璃组分粘接到含玻璃的绝缘层的表面上,因此,这种多层板在含玻璃的绝缘层中没有导致降低挠曲强度的过高玻璃组分含量,并且在电极中也没有导致降低其可焊接性能的过高玻璃组分含量,由此能保证有高的电极粘接强度。
“玻璃组分含量在烧制前是60体积%或更低”意味着,构成用于形成含玻璃的绝缘层的材料的无机组分中的玻璃组分含量在(生片)烧制后是60体积%或更低。
在本发明的多层板中,从含玻璃的绝缘层的设有电极的表面起1μm的深度内,玻璃组分含量是60至90体积%。
通过用烧制来分离玻璃组分,并且通过将从含玻璃的绝缘层的表面起1μm深度内的玻璃组分含量增加到60至90体积%,即使不增加整个含玻璃的绝缘层中的玻璃组分含量,也能提高电极粘接强度。因此,能防止整个含玻璃的绝缘层中的玻璃组分含量的过度增加,能保持高的挠曲强度,确保本发明的效果。
含玻璃的绝缘层最好用玻璃—陶瓷材料构成。
在本发明中,尽管能用玻璃和其它绝缘组分混合而成的材料作为含玻璃的绝缘层,但是,为了得到各种电性能和机械性能,最好用含玻璃和陶瓷的玻璃一陶瓷材料。在这种情况下,能可靠地获得本发明的优点。
电极最好含作为主要导电组分的Ag。
在本发明中,尽管能用各种材料构成电极,但当用包含作为主要导电组分的Ag的材料形成电极时,电极的电阻值小,并有优良的粘接强度,因此能确保本发明的效果。
电极和含玻璃的绝缘层最好同时烧制。
尽管电极和含玻璃的绝缘层可以分开烧制,但是,它们同时烧制能提高电极与含玻璃的绝缘层之间的粘接强度,还能简化制造工艺。
按本发明,能提高电极与含玻璃的绝缘层之间的初始粘接强度,在张力测试中电极与含玻璃的绝缘层之间的粘接强度的平均值为5N/mm2或更高。
按本发明,由于含玻璃的绝缘层中的玻璃组分含量不增大到使含玻璃的绝缘层的机械强度大大减少的程度,因此,在实际使用中的挠曲强度不存在困难,也就是说,能使挠曲强度达到200Mpa或更高。
在本发明的多层板中,含玻璃的绝缘层中的玻璃组分最好是结晶玻璃。
用结晶玻璃作为含玻璃的绝缘层中的玻璃组分,能进一步提高机械强度,因此,能进一步保证本发明的效果。
按本发明的另一方面,提供了一种制造多层板的方法,在该多层板中多个含玻璃的绝缘层叠置在一起,每个含玻璃的绝缘层在表面上设有电极,该方法包括以下步骤:在含60体积%或更低的玻璃组分的生片的表面上,涂敷用于形成电极的电极浆料;叠置和压接(press-bonding)涂敷有电极浆料的生片,构成压接的叠层板;和同时烧制生片和电极浆料对压接的叠层板进行热处理,使含玻璃的绝缘层的表面区域中的部分玻璃组分分离,并且电极借助于分离出来的玻璃组分粘接到含玻璃的绝缘层的表面上。
由于按本发明的多层板的制造方法包括上述步骤,因此,能可靠地制成有高电极料接强度、高挠曲强度和优良的电极可焊接性能的多层板。
此外,“叠置和压接涂敷有电极浆料的生片而构成压接的叠层板的步骤”包括各单层膜层中的电极(电极浆料)经生片中形成的通孔而相互连接的情况。
“生片含60体积%或更低的玻璃组分”意味着,在构成生片的无机组分中的玻璃组分含量是60体积%或更低。
在按本发明的多层板的制造方法中,生片中的玻璃组分含量、玻璃组成、玻璃形成条件、生片的压接条件和烧制条件中的一个或多个条件可以调节,以使从含玻璃的绝缘层的设有电极的表面起1μm深度内的玻璃组分含量为60至90体积%。
即,为了防止机械强度降低,用玻璃组分含量为60体积%或更低的生片,同时通过调节生片中的玻璃组分含量、玻璃组成、玻璃形成条件、生片的压接条件和烧制条件中的至少一个条件,从含玻璃的绝缘层的设有电极的表面起1μm深度内的玻璃组分含量设定在60至90体积%范围内。因而,通过只增大含玻璃的绝缘层的表面区域中的玻璃组分含量,就可以提高电极粘接强度,而且,通过防止整个含玻璃的绝缘层中的玻璃组分含量太高,还可以保持高的挠曲强度,由此保证了本发明的效果。
含60体积%或更低的玻璃组分的生片最好由玻璃—陶瓷材料构成。
在本发明中,可以用由玻璃和其它各种绝缘组分混合的材料制成的生片作为用于形成含玻璃的绝缘层的生片。但是,为了获得各种电性能和机械性能,最好用含玻璃和陶瓷的玻璃—陶瓷材料制成的生片。在这种情况下,能可靠地获得本发明的优点。
最好用包含作为主要导电组分的银的电极浆料作为形成电极的电极浆料。
在本发明中,尽管能用各种材料构成电极,但是,当用包含作为主要导电组分的银的电极浆料形成电极时,能有效地制成这样的多层板:其电极与含玻璃的绝缘层有高的粘接强度,并且电极具有低的电阻。
包含作为主要导电组分的银的电极浆料最好基本上不含玻璃。
用基本上不含玻璃的电极浆料作为以银为主要导电组分的电极浆料,能形成电阻低和可焊接性能优良的电极,因而,进一步保证了本发明的效果。
此外,由于电极借助于在含玻璃的绝缘层的表面区域中分离出的玻璃粘接到含玻璃的绝缘层上,因而,能保证电极的粘接强度。
包含作为主要导电组分的银的电极浆料最好还含有下列至少一种材料:Pb、Bi、Cr、Cu、Mn、Co和Zn。
通过在包含作为主要导电组分的银的电极浆料中加入下列至少一种材料:Pb、Bi、Cr、Cu、Mn、Co和Zn,有望进一步提高电极粘接强度。
最好用包含作为玻璃组分的结晶玻璃的生片。
通过用含结晶玻璃的生片,可以制成可靠的多层板,其中含玻璃的绝缘层有高的机械强度,而且,整个多层板也有高的机械强度,因比进一步保证了本发明的效果。
在按本发明的多层板的制造方法中,在热处理压接的叠层板的步骤中,可在压接的叠层板的上表面和下表面中的至少一个表面上叠置一个约束层(constraining),约束层是用在压接的叠层板的烧制温度下不被烧结(sinter)的无机材料制成的,并在这种状态下进行烧制,然后去掉约束层,由此,能利用所谓的“不收缩工艺”。
通过在烧制叠层板时用不收缩工艺,能制成无横向尺寸收缩的多层板,该多层板有高的电极粘接强度,并且有优良的挠曲强度和可焊接性能。用由此制成的多层板,能有效制成如混合集成电路之类的电子元件,其中的安装器件可靠地安装在规定位置。
图1是使用按本发明的实施例的多层板的陶瓷多层模块的主要部分的剖视图;
图2是按本发明的实施例的多层板的主要部分的剖视图;
图3是能用于评价电极粘接强度的电极焊盘图形的平面图。
现在参见图1说明按本发明实施例的多层板。
图1所示的多层板2用于多层模块1,其中,在多层板2的上主表面上安装有厚膜电阻器6、片式电容器7、半导体器件8等。如图1所示,多层板2有多层结构,其中,含玻璃的绝缘层9和内电极4叠置,各个单层的内电极4经设在含玻璃的绝缘层9上的通孔3相互电连接。
内电极4用作构成如电感器和电容器之类的无源元件的电极,或用作无源元件、地、内部的厚膜电阻器6等相互电连接的引线。
表面电极5设在多层板2的上和下主表面上。在多层板2的上主表面上的表面电极5用作焊盘电极,用于把安装器件如片状电容器7和半导体器件8连接到多层板2,或者用作引线,用于把厚膜电阻器6连接到其它元件。在多层板2的下主表面上的表面电极5用作输入/输出端子,用于把多层板2连接到母板等。
现在说明图1所示多层板的制造方法。
形成用于多层板的生片
首先,用于制造多层板的生片的形成方法说明如下。
1)制备由SiO2、CaO、Al2O3和B2O3构成的玻璃粉和氧化铝(Al2O3)粉,并按表1所列比例混合。
此外,除上述的能结晶的玻璃粉之外,也能用以B2O3-SiO2为基础的玻璃粉。还能用其它的陶瓷粉,例如ZrO2粉或尖晶石粉代替Al2O3粉。
2)有机粘接剂和甲苯(溶剂)加入按配方制备的原材料粉(玻璃-陶瓷原材料粉)中,并在球磨机中充分混合,制成均匀的悬浮稀浆,之后,在低压下除气。由此制成原材料稀浆。
对有机媒质,如粘接剂、溶剂和增塑剂的构成和组分没有限制,可用各种类型的有机媒质。
3)例如,通过使用刮板的铸塑工艺,原材料稀浆在一个薄膜上形成生片,生片厚度为例如0.1mm。
4)生片干燥之后,与膜分离,用模具把生片切成给定的尺寸大小,由此得到了制造多层板用的生片。
形成用于约束层的生片
以下要说明用于无收缩工艺中的约束层用的生片的形成方法。
用于约束层的生片是含有作为主要成分的无机材料的生片,它不在制造多层板用的生片烧制工艺中烧结。用于约束层的生片叠置在构成多层板的生片的压结叠层板的上表面和下表面中的至少一个表面上,在该状态烧制之后,去掉用于约束层的生片。
1)制备Al2O3粉,制成的Al2O3粉中加入有机粘接剂和甲苯(溶剂),并在球磨机中充分混合,制成均匀的悬浮稀浆,之后在低压下除气。由此,制成原材料稀浆。
对有机媒质,如粘接剂,溶剂和增塑剂的构成和组分没有限制,可用各种有机媒质。
2)例如,通过使用刮板的铸塑工艺,原材料稀浆在一个薄膜上形成生片,生片厚度为0.1mm。
3)在生片干燥之后,与膜分离,用模具切成给定的尺寸大小,由此得到了用于约束层的生片。
多层板的制造
现在说明多层板的制造方法。
1)首先,在用于含玻璃的绝缘层的生片中形成用作通孔的孔,并且孔中填入导电浆料或导电粉,形成通孔。
2)为了形成用于构成如电感器和电容器之类的无源元件的焊盘电极以及形成预定的布线图形,用丝网印刷法等,电极浆料在各单层生片上形成预定图形。当需要用时,丝网印刷法等形成用于形成厚膜电阻器的电阻器材料浆料。
在本实施例中,使用含有作为导电组分的银并且不含玻璃组分的电极浆料作为电极浆料。但是,对要用的电极浆料的类型无限制,可用各种电极浆料,如含有作为导电组分的Ag/Pt粉或Ag/Pd粉的电极浆料。
3)叠置多层生片,叠层板的上表面和下表面叠置用于约束层的生片,之后,进行压接,构成压接的叠层板。
4)压接的叠层板可切成适当的尺寸大小,或者,当需要时形成分割槽,之后,例如,在800至1100℃温度下进行烧制。去掉约束层,由此得到了图2所示的多层板2。图2中与图1中相同的元件用相同的参考数字表示。
5)将表面贴装的器件,如片状电容器7和半导体器件8,安装在多层板2上,由此,得到了图1所示的陶瓷多层模块1。
按上述的多层板的制造方法,可以有效地制成多层板,它的电极与含玻璃的绝缘层之间有很高的粘接强度,有优良的挠曲强度和优良的可焊接性能。
制备用于评价性能的样品
对于每个样品,叠置按上述方法制成的用于多层板的多个生片,在(得到的)叠层板的上表面和下表面上设置多个用于约束层的生片,之后,经压接,制成压接的叠层板。按以下条件烧制压接的叠层板。按1.5℃/分钟的升温速度加热到400℃,并按5℃/分钟-60℃/分钟的升温速度从400℃升到900℃,并在900℃保温5至60分钟。烧制后去掉约束层,由此得到用于评价性能的样品。
即,在这个例子中,通过调节上述的烧制条件(从400℃到900℃的加热速度和在900℃的保温时间),使各样品在含玻璃的绝缘层的表面区域中具有不同的玻璃组分含量。
为了检测电极粘结强度和可焊接性能,按以下方式制备用于评价的样品。如图3所示,在每个样品中,用于形成多层板的类型的一个生片12设有边长为2mm的正方形焊盘电极11,且该生片12作为最外层被设置在多个不设焊盘电极的板型生片的叠层板上,并进行压接。在上述设置条件下设置压接的叠层板,由此得到了用于评价的样品。
性能评价
对于按上述方法制成的评价用的样品,检测玻璃组分含量、可焊接性能、电极粘接强度和挠曲强度。
结果显示在表1中。
                               表1
样品编号 玻璃粉含量(体积%) 氧化铝粉含量(体积%) 电极添加剂 从表面起1μm深处的玻璃组分含量(体积%) 可焊接性能 电极粘接强度 挠曲强度
    1     100     0   Nil     100   差   -   差
    2     65     35   Nil     65   好   好   差
    3     60     40   Nil     60   好   好   好
    4     65     35   Nil     72   好   好   差
    5     60     40   Nil     68   好   好   好
    6     50     50   Nil     60   好   好   好
    7     60     40   Nil     90   好   好   好
    8     60     40   Bi2O3     60   好   好   好
从表面起1μm深度内的玻璃组分含量是使用基本玻璃组分(Ca)和Al2O3的分析曲线由绘图分析得到的。
通过把边长为2mm的正方形焊盘电极浸入熔化的焊料(Sn-Pb焊料)中来评价可焊接性能。
为了评价电极粘接强度,把L形引线焊焊接到可焊接性能已用Sn-Pb焊料作了评价的边长为2mm的正方形焊盘电极上,进行张力测试。把焊点断裂的张力值定义为电极粘接强度。
用条状样品由三点弯曲测试法来测量挠曲强度。
此外,用Shimadzu Corporation制造的自动绘图仪测量电极粘接强度和挠曲强度。
表1中评价项目的标准如下:
可焊接性能:当焊盘电极的焊料浸润面积是焊盘电极的95%或更高时,可焊接性能评为好,而当焊料浸润面积在95%以下时,可焊接性能评为差(不好)。
电极粘接强度:在L形引线用Sn-Pb焊料焊接到焊盘电极之后,当张力测试中焊接断裂时的张力值是20N/2mm方形(5N/mm2)或更高时,电极粘接强度评为好,当张力值小于20N/2mm方形(5N/mm2)时评为差。
挠曲强度:当三点弯曲测试结果是200Mpa或更高时,挠曲强度评为好,当结果小于200MPa时,挠曲强度评为差。
从表1能看出,样品3和样品5至8的可焊接性能、电极粘接强度和挠曲强度都评为好。即,按本发明,通过分离其中陶瓷含量高并有高机械强度的含玻璃的绝缘层的表面区域中的玻璃组分,能有效制成带有高的挠曲强度和优良的可焊接性能的电极的多层板。
尽管表1中没列出,当含玻璃的绝缘层中的玻璃组分含量烧制前是60体积%或更低时,如果烧制后从表面起1μm深度内的玻璃组分含量小于60体积%,电极粘接强度会降低。
当含玻璃的绝缘层中的玻璃组分含量烧制前是60体积%或更低,并且烧制后从表面起1μm深度内的玻璃组分含量是60体积%或更高时,若用含玻璃组分的电极浆料,电极的可焊接性能会下降。因此,最好用基本上不含玻璃组分的电极浆料。
在上述实施例中,给出了通过调节烧制条件而使含玻璃的绝缘层的表面区域具有不同的玻璃组分含量的一个例子。但是,也能通过调节玻璃组成、玻璃制造条件或生片的压接条件,来控制含玻璃的绝缘层的表面上的玻璃组分含量。
应该了解,本发明不限于上述实施例。在不脱离本发明实质精神和范围的前提下,关于构成含玻璃的绝缘层的材料的类型和组分、含玻璃的绝缘层中的玻璃组分含量、含玻璃的绝缘层的表面区域内的玻璃组分含量、构成电极的导电组分的类型、具体的烧制条件等,均可作出各种变化。

Claims (16)

1、一种多层板,包括由多个含玻璃的绝缘层构成的一个叠层板,
每个含玻璃的绝缘层在表面上设有电极;
其中,含玻璃的绝缘层包括一个烧制层,烧制层是由包含绝缘组分和在烧制前为60体积%或更低的玻璃组分的材料制成的,在含玻璃的绝缘层的表面区域中部分玻璃组分被分离出来,并且电极由分离出来的玻璃组分粘结到含玻璃的绝缘层的表面上。
2、按权利要求1的多层板,其中,从含玻璃的绝缘层的设有电极的表面起的1μm深度内,玻璃组分含量是60至90体积%。
3、按权利要求1的多层板,其中,含玻璃的绝缘层包含玻璃—陶瓷材料,并且生的玻璃—陶瓷层包含60体积%或更低的玻璃组分。
4、按权利要求1的多层板,其中,电极包含作为主要导电组分的银。
5、按权利要求1的多层板,其中,电极和含玻璃的绝缘层同时烧制。
6、按权利要求1的多层板,其中,在张力测试中,电极与含玻璃的绝缘层的初始粘接强度的平均值是5N/mm2或更高。
7、按权利要求1的多层板,其中,含玻璃的绝缘层的挠曲强度是200Mpa或更高。
8、按权利要求1的多层板,其中,含玻璃的绝缘层中的玻璃组分是结晶玻璃。
9、一种制造多层板的方法,该多层板包括多个含玻璃的绝缘层,每个含玻璃的绝缘层在表面上设有电极,该方法包括以下步骤:
在含绝缘组分和60体积%或更低的玻璃组分的生片的表面上,涂敷用于形成电极的电极浆料;
叠置和压接涂敷有电极浆料的生片,构成压接的叠层板;和
通过同时烧制生片和电极浆料对压接的叠层板进行热处理,使含玻璃的绝缘层的表面区域中的部分玻璃组分分离,并且电极由分离出来的玻璃组分粘接到含玻璃的绝缘层的表面上。
10、按权利要求9的多层板的制造方法,还包括调节生片中的玻璃组分含量、玻璃组成、玻璃形成条件、生片的压接条件和烧制条件中的至少一个条件的步骤,以使从含玻璃的绝缘层的设有电极的的表面起的1μm深度内,玻璃组分含量为60至90体积%。
11、按权利要求9的多层板的制造方法,其中,含60体积%或更低的玻璃组分的生片包含玻璃—陶瓷材料。
12、按权利要求9的多层板的制造方法,其中,电极浆料包含作主要导电组分的银。
13、按权利要求12的多层板的制造方法,其中,电极浆料不包含玻璃。
14、按权利要求12的多层板的制造方法,其中,电极浆料还包含下列至少一种材料:Pb、Bi、Cr、Cu、Mn、Co和Zn。
15、按权利要求9的多层板的制造方法,其中,生片包含针织物玻璃组分的结晶玻璃。
16、按权利要求9的多层板的制造方法,其中,在热处理压接的叠层板的步骤之前,在压接的叠层板的上表面和下表面中的至少一个表面上叠置一个约束层,约束层包含在压接的叠层板的烧制温度下不被烧结的无机材料,在这种状态下进行烧制,然后去掉约束层。
CNB011328258A 2000-07-21 2001-07-17 多层板及其制造方法 Expired - Lifetime CN1178566C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000220186A JP3818030B2 (ja) 2000-07-21 2000-07-21 多層基板の製造方法
JP220186/2000 2000-07-21

Publications (2)

Publication Number Publication Date
CN1336790A true CN1336790A (zh) 2002-02-20
CN1178566C CN1178566C (zh) 2004-12-01

Family

ID=18714838

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011328258A Expired - Lifetime CN1178566C (zh) 2000-07-21 2001-07-17 多层板及其制造方法

Country Status (6)

Country Link
US (1) US6596382B2 (zh)
EP (1) EP1178713B1 (zh)
JP (1) JP3818030B2 (zh)
KR (1) KR100439677B1 (zh)
CN (1) CN1178566C (zh)
TW (1) TW511442B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101884076B (zh) * 2007-12-07 2012-09-19 株式会社村田制作所 叠层型电子部件
CN103460822A (zh) * 2011-04-04 2013-12-18 株式会社村田制作所 芯片元器件内置树脂多层基板及其制造方法
CN103477727A (zh) * 2011-03-28 2013-12-25 株式会社村田制作所 玻璃陶瓷基板及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4544067B2 (ja) * 2005-07-14 2010-09-15 パナソニック株式会社 電子部品
US20070060969A1 (en) * 2005-09-15 2007-03-15 Burdon Jeremy W Implantable co-fired electrical feedthroughs
CN101472856B (zh) * 2006-08-18 2015-01-28 株式会社村田制作所 陶瓷成形体的制造方法
US8178192B2 (en) 2008-03-06 2012-05-15 Ngk Insulators, Ltd. Ceramic green sheet, ceramic green sheet laminate, production method of ceramic green sheet, and production method of ceramic green sheet laminate
JP2011035170A (ja) * 2009-07-31 2011-02-17 Olympus Corp 多層積層回路

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4313900A (en) * 1980-06-26 1982-02-02 International Business Machines Corp. Method of forming a ceramic article with a glassy surface
US4406844A (en) * 1981-10-19 1983-09-27 International Business Machines Corporation Fabrication of semiconductor modules with ceramic substrates and detection of residual glass
US4752531A (en) * 1985-03-25 1988-06-21 E. I. Du Pont De Nemours And Company Dielectric composition
JPH0634452B2 (ja) * 1985-08-05 1994-05-02 株式会社日立製作所 セラミツクス回路基板
US4788046A (en) * 1987-08-13 1988-11-29 Ceramics Process Systems Corporation Method for producing materials for co-sintering
JPH0619926B2 (ja) * 1987-11-11 1994-03-16 株式会社日立製作所 回路基板とその製法
JPH01232797A (ja) * 1988-03-11 1989-09-18 Narumi China Corp セラミック多層回路基板
JP2992958B2 (ja) * 1989-04-17 1999-12-20 太平洋セメント株式会社 低温焼成多層配線基板用導体ペースト
JPH03102705A (ja) * 1989-09-18 1991-04-30 Murata Mfg Co Ltd 誘電体磁器組成物
US5102720A (en) * 1989-09-22 1992-04-07 Cornell Research Foundation, Inc. Co-fired multilayer ceramic tapes that exhibit constrained sintering
US5070046A (en) * 1989-10-19 1991-12-03 E. I. Du Pont De Nemours And Company Dielectric compositions
US5085720A (en) * 1990-01-18 1992-02-04 E. I. Du Pont De Nemours And Company Method for reducing shrinkage during firing of green ceramic bodies
US5206190A (en) * 1990-09-04 1993-04-27 Aluminum Company Of America Dielectric composition containing cordierite and glass
US5316985A (en) * 1991-12-09 1994-05-31 Aluminum Company Of America Suppression of crystal growth in low dielectric inorganic composition using ultrafine alumina
JP2501740B2 (ja) * 1992-12-09 1996-05-29 住友金属鉱山株式会社 低温焼成セラミックス基板
JP3351043B2 (ja) * 1993-09-10 2002-11-25 松下電器産業株式会社 多層セラミック基板の製造方法
JP3467872B2 (ja) * 1994-12-02 2003-11-17 株式会社村田製作所 多層セラミック基板の製造方法
JPH09191063A (ja) * 1996-01-10 1997-07-22 Hitachi Ltd 回路基板、その製造方法、電子デバイス実装体およびグリーンシート
JPH09199857A (ja) * 1996-01-18 1997-07-31 Hitachi Ltd 回路基板、その製造方法、電子デバイス実装体、ペースト組成物およびグリーンシート
JP3780386B2 (ja) * 1996-03-28 2006-05-31 株式会社村田製作所 セラミック回路基板及びその製造方法
JPH11335162A (ja) * 1998-05-25 1999-12-07 Murata Mfg Co Ltd セラミック基板用組成物およびセラミック回路部品
US6338893B1 (en) * 1998-10-28 2002-01-15 Ngk Spark Plug Co., Ltd. Conductive paste and ceramic printed circuit substrate using the same
US6174829B1 (en) * 1999-01-07 2001-01-16 Advanced Ceramic X Corp. Ceramic dielectric compositions
JP2008039439A (ja) * 2006-08-02 2008-02-21 Shimadzu Corp 二次元マッピング分析装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101884076B (zh) * 2007-12-07 2012-09-19 株式会社村田制作所 叠层型电子部件
CN103477727A (zh) * 2011-03-28 2013-12-25 株式会社村田制作所 玻璃陶瓷基板及其制造方法
US9466425B2 (en) 2011-03-28 2016-10-11 Murata Manufacturing Co., Ltd. Glass ceramic substrate and method for producing the same
CN103460822A (zh) * 2011-04-04 2013-12-18 株式会社村田制作所 芯片元器件内置树脂多层基板及其制造方法
CN103460822B (zh) * 2011-04-04 2016-08-10 株式会社村田制作所 芯片元器件内置树脂多层基板及其制造方法
US10083887B2 (en) 2011-04-04 2018-09-25 Murata Manufacturing Co., Ltd. Chip component-embedded resin multilayer substrate and manufacturing method thereof

Also Published As

Publication number Publication date
CN1178566C (zh) 2004-12-01
JP3818030B2 (ja) 2006-09-06
US20020029838A1 (en) 2002-03-14
KR100439677B1 (ko) 2004-07-12
EP1178713A3 (en) 2005-01-26
TW511442B (en) 2002-11-21
KR20020008786A (ko) 2002-01-31
US6596382B2 (en) 2003-07-22
EP1178713A2 (en) 2002-02-06
EP1178713B1 (en) 2013-05-15
JP2002043758A (ja) 2002-02-08

Similar Documents

Publication Publication Date Title
US7940155B2 (en) Varistor and electronic component module using same
CN1820333A (zh) 电子元件及其制造方法
CN1941233A (zh) 叠层型陶瓷电子部件的制造方法
JP3331083B2 (ja) 低温焼成セラミック回路基板
CN1178566C (zh) 多层板及其制造方法
CN101504966B (zh) 积层型压电元件及喷射装置
TWI634091B (zh) Ceramic wiring board, ceramic green sheet for ceramic wiring board, and glass ceramic powder for ceramic wiring board
JP5293605B2 (ja) セラミック多層基板及びその製造方法
KR100617436B1 (ko) Ltcc 테이프를 위한 후막 도체 페이스트 조성물
US20220279649A1 (en) Ceramic circuit board, ceramic green sheet for ceramic circuit board, and glass ceramic powder for ceramic circuit board
KR100744855B1 (ko) 높은 열적 사이클 전도체 시스템
JP3785903B2 (ja) 多層基板及びその製造方法
JP2009206233A (ja) セラミック基板の製造方法
CN1418049A (zh) 多层陶瓷基板及其制造方法
JP3630372B2 (ja) 多層セラミック基板およびその製造方法
JP7243856B2 (ja) 回路基板及び回路基板の製造方法
JP4028810B2 (ja) 多層配線基板の製造方法
JP2004228410A (ja) 配線基板
JP2007221115A (ja) 導体ペースト及び多層セラミック基板の製造方法
JP2001143527A (ja) 導電ペースト及びそれを用いたセラミック配線基板
JP2004273426A (ja) 導電ペーストおよびそれを用いたセラミック多層基板
WO2022014411A1 (ja) 発光素子用基板
JP3047985B2 (ja) 多層セラミック配線基板の製造方法
JP3124697B2 (ja) 低温焼成セラミック回路基板
JP2005026722A (ja) 多層セラミック基板およびその製造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20041201