CN1280890C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1280890C
CN1280890C CNB2004100010531A CN200410001053A CN1280890C CN 1280890 C CN1280890 C CN 1280890C CN B2004100010531 A CNB2004100010531 A CN B2004100010531A CN 200410001053 A CN200410001053 A CN 200410001053A CN 1280890 C CN1280890 C CN 1280890C
Authority
CN
China
Prior art keywords
film
perforated membrane
layer
porous film
diaphragm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100010531A
Other languages
English (en)
Other versions
CN1518092A (zh
Inventor
增田秀显
宫岛秀史
中田錬平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1518092A publication Critical patent/CN1518092A/zh
Application granted granted Critical
Publication of CN1280890C publication Critical patent/CN1280890C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

一种半导体器件的制造方法,包括在下层互连的表面上形成保护膜,和通过在保护膜的表面上依次叠置第一多孔膜、第一无孔膜、第二多孔膜以及第二无孔膜形成多层结构膜,并形成过孔和互连沟槽。除去抗蚀剂掩模之后,除去在过孔底部露出的保护膜。通过在过孔和互连沟槽中嵌入互连材料形成双镶嵌结构的上层互连。第一无孔膜包括第一层和第二层,第一层相对于保护膜具有高蚀刻选择比,第二层相对于抗蚀剂掩模和第二多孔膜具有高蚀刻选择比。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请基于2003年1月17日申请的在先日本专利申请No.2003-010133并要求其优先权,其整个内容在这里作为参考引入。
技术领域
本发明涉及具有使用双镶嵌工艺形成的多层互连的半导体器件及其制造方法。
背景技术
近年来,已开发了减小互连电阻和线间电容以获得较高性能的半导体器件的技术。作为减小互连电阻的技术之一,现已知使用镶嵌工艺的铜金属化。称为双镶嵌的工艺对减小互连电阻特别有效,在双镶嵌工艺中互连和过孔栓塞同时形成。
由于互连形成在层间介质层中,因此使用低k层间介质层来减小互连电阻。例如,现在需要具有2.5或更小相对介电常数的低k层间介质。具体地,已开发了使用多孔材料膜的双镶嵌工艺。
多孔膜具有以下特性:通过干蚀刻工艺可以改变它的性质并且它的蚀刻速率高于无孔膜的蚀刻速率。对多孔膜的蚀刻控制很难。当由多孔膜组成的层间介质用在双镶嵌工艺中时,在蚀刻形成互连形状的步骤中,位于互连底部的那部分多孔膜特别在性质上发生变化。对多孔膜的不需要的过量蚀刻导致难以形成具有需要性质的多层互连。
在‘Copper Dual Damascene Interconnects with Low-K(Keff<3.0)Dielectrics Using FLARE and Organo-Silicate Hard Mask’International Electron Devices Meeting(IEDM)1999,623页中介绍了一种方法,其中蚀刻终止膜提供在设置过孔栓塞的多孔膜和设置互连的多孔膜之间。该蚀刻终止膜为相对于多孔膜具有高蚀刻选择比的无孔膜。该蚀刻终止膜有助于多孔膜上的蚀刻控制并防止多孔膜性质改变。蚀刻终止膜保护位于互连底部的多孔膜不被过量蚀刻。对于蚀刻终止膜,可以使用SiCH膜、SiCN膜或有机膜。
以上提到的每个膜在成分上与互连(例如,嵌入的互连)表面上形成的抗蚀剂掩模和钝化膜(保护膜)类似,该互连就位于双镶嵌结构的上层互连的下面。在除去过孔底部的抗蚀剂掩模和钝化膜的步骤中,蚀刻终止膜也被蚀刻。多孔膜暴露在互连的底部,并且难以形成符合设计尺寸的过孔栓塞。
蚀刻终止膜制得较厚,以便即使在除去各部件的步骤之后留下来的蚀刻终止膜仍具有足够的厚度。用于蚀刻终止膜的SiCH膜、SiCN膜或有机膜具有的介电常数高于多孔膜的介电常数。使用厚蚀刻终止膜将导致线间电容增加。
发明内容
根据本发明一个实施例的半导体器件的制造方法,包括:形成下层互连;在下层互连的表面上形成保护膜;通过在保护膜的表面上依次叠置第一多孔膜、第一无孔膜、第二多孔膜以及第二无孔膜形成多层结构膜;通过使用抗蚀剂掩模干蚀刻多层结构膜,在第一多孔膜和第一无孔膜中形成过孔,和在第二多孔膜和第二无孔膜中形成与过孔相通的互连沟槽;除去抗蚀剂掩模;除去抗蚀剂掩模之后除去在过孔底部露出的保护膜;以及在过孔和互连沟槽中嵌入互连材料形成双镶嵌结构的上层互连,上层互连被连接到下层互连,其中对于第一无孔膜,使用了包括至少两层的多层膜,其中设置得靠近第一多孔膜的第一层由相对于保护膜具有高蚀刻选择比的材料制成,并且与第一层相比设置得更靠近第二多孔膜的第二层由相对于抗蚀剂掩模和第二多孔膜具有高蚀刻选择比的材料制成。
此外,根据本发明另一实施例的半导体器件的制造方法,包括:形成下层互连;在下层互连的表面上形成保护膜,在保护膜的表面上依次叠置第一多孔膜、第一无孔膜、第二多孔膜以及第二无孔膜形成多层结构膜;在第一多孔膜和第一无孔膜中形成过孔;以及通过使用抗蚀剂掩模干蚀刻多层结构膜,在第二多孔膜和第二无孔膜中形成与过孔相通的互连沟槽;除去过孔底部露出的保护膜;除去保护膜之后除去抗蚀剂掩模;以及通过在过孔和互连沟槽中嵌入互连材料形成双镶嵌结构的上层互连,上层互连连接到下层互连,其中对于第一无孔膜,使用了包括至少两层的多层膜,其中设置得靠近第一多孔膜的第一层由相对于抗蚀剂掩模具有高蚀刻选择比的材料制成,并且与第一层相比设置得更靠近第二多孔膜的第二层由相对于保护膜和第二多孔膜具有高蚀刻选择比的材料制成。
此外,根据本发明的另一实施例的半导体器件,包括:形成在半导体基板上的下层互连,绝缘膜介于它们其间;在绝缘膜的表面上包括在下层互连上形成的保护膜,在保护膜的表面上依次至少叠置第一多孔膜、第一无孔膜以及第二多孔膜形成的多层结构膜;以及在保护膜和多层结构膜中形成的双镶嵌结构的上层互连,上层互连包括连接到下层互连的过孔栓塞部分以及连接到以第一无孔膜为界(boundary)过孔栓塞的互连部分,其中第一无孔膜为包括至少两层的多层膜,包含任何一层的第一无孔膜由相对于保护膜具有高蚀刻选择比的材料制成,靠近第一多孔膜设置的层由相对于靠近第二多孔膜设置的层具有高蚀刻选择比的材料制成,靠近第二多孔膜设置的层由相对于第二多孔膜具有高蚀刻选择比的材料制成。
附图说明
图1A-1C示出了根据本发明第一实施例的半导体器件的制造步骤的剖面图。
图2D和2E示出了根据本发明第一实施例的半导体器件的制造步骤的剖面图。
图3F和3G示出了根据本发明第一实施例的半导体器件的制造步骤的剖面图。
图4H和4I示出了根据本发明第一实施例的半导体器件的制造步骤的剖面图。
图5J示出了根据本发明第一实施例的半导体器件的制造步骤的剖面图。
图6A和6B示出了根据本发明的第一实施例形成过孔和互连沟槽的其它步骤的剖面图。
图7A和7B示出了根据本发明第二实施例的半导体器件的制造步骤的剖面图。
图8C和8D示出了根据本发明第二实施例的半导体器件的制造步骤的剖面图。
图9E和9F示出了根据本发明第二实施例的半导体器件的制造步骤的剖面图。
图10G示出了根据本发明第二实施例的半导体器件的制造步骤的剖面图。
具体实施方式
(第一实施例)
下面参考图1A到6B介绍根据本发明第一实施例的半导体器件及半导体器件的制造方法。
(第一步)
在半导体基板上的绝缘膜中形成嵌入的互连(下层互连),由此部分露出互连的表面。
如图1A所示,例如SiO2制成的绝缘膜2形成在半导体基板1上,并形成了用于嵌入互连的沟槽。为导电阻挡膜的TiN膜3形成在绝缘膜2的表面上。形成被包裹(wrapped)在TiN膜3中的嵌入铜互连(下层互连)4。露出这些嵌入铜互连4的表面。
嵌入互连例如按如下形成:互连沟槽形成在绝缘膜中,互连材料嵌在这些互连沟槽中;以及通过化学机械抛光(CMP)工艺除去互连材料的过量部分。
对于绝缘膜2,例如可以使用硼磷硅酸盐玻璃(BPSG)膜、磷硅酸盐玻璃(PSG)膜、SiOF、有机旋涂玻璃、聚酰亚胺、多孔膜(多孔材料膜)或类似物。
对于嵌入互连的互连材料,例如可以使用如Cu-Si合金、Cu-Al合金、Cu-Si-Al合金或Cu-Ag合金的Cu合金、或者Al或如Al-Si合金、Al-Cu合金或Al-Si-Cu合金的Al合金。当使用Cu或Cu合金作为互连材料时,优选在绝缘膜中形成嵌入互连,由此每个嵌入互连包裹在导电阻挡膜中。对于导电阻挡膜,例如可以使用Ta膜、TaN膜、Ti膜或类似物。
(第二步)
如图1B所示,50nm厚的SiCN膜(保护膜)5形成在包含具有平面化表面的嵌入铜互连4的绝缘膜2的表面上。100nm厚的多孔有机硅氧烷膜(第一多孔膜)6形成在保护膜5的表面上。
如图1C所示,第一无孔膜7形成在第一多孔膜6的表面上。第一无孔膜7为多层膜,包括由相对于保护膜5具有高蚀刻选择比的材料制成的第一层(下层)8和相对于抗蚀剂掩模和第二多孔膜具有高蚀刻选择比的材料制成的第二层(上层)9,这将在以后介绍。在第一多孔膜6的表面上形成例如厚度30nm聚芳撑醚膜制成的第一层8。在第一层8上例如叠置10nm厚SiCH制成的第二层9。第一无孔膜7具有40nm的总厚度。
如图2D所示,在第一无孔膜7的第二层9的表面上形成100nm厚的多孔有机硅氧烷膜(第二多孔膜)10。
如图2E所示,200nm厚的有机硅氧烷膜(第二无孔膜)11形成在第二多孔膜10的表面上。
如上所述,通过叠置第一多孔膜6、第一无孔膜7、第二多孔膜10以及第二无孔膜11,多层结构膜形成在保护膜5的表面上。
当蚀刻第一多孔膜时,保护膜保护使紧接在保护膜下面的嵌入互连不受蚀刻环境影响,这在下面将介绍。保护膜防止了嵌入互连的表面变粗糙,由此在嵌入互连和过孔栓塞之间获得良好的导电性。当蚀刻就在保护膜上面的第一多孔膜时,保护膜作为蚀刻终止层,这在下面将介绍。
保护膜由相对于第一多孔膜具有高蚀刻选择比的材料制成。例如,保护膜可以由选自SiCH、SiCO和SiN组成的组中的一层或两层的膜形成。
每个第一和第二多孔膜优选具有2.5或更低的低相对介电常数。例如,可以使用如多孔甲基硅氧烷膜、多孔无机硅氧烷膜或多孔聚芳撑醚膜的多孔有机硅氧烷膜。
第一无孔膜为包括至少两层的多层膜。第一无孔膜可以由包括三层或多层的多层膜组成。第一层位于第一多孔膜侧(下层侧)。该第一层由相对于保护膜具有高蚀刻选择比的材料制成。第二层位于第二多孔膜侧(上层侧)。该第二层由相对于第二多孔膜和蚀刻多层结构膜时使用的抗蚀剂掩模具有高蚀刻选择比的材料制成。
对于第一层,例如使用聚芳撑醚膜。该聚芳撑醚膜具有约4.0的相对介电常数,它低于如氮化物膜的无孔膜的介电常数,并且可以减小线间电容。
对于第二层,例如可以使用SiCH膜、SiCO膜、SiN膜、有机硅氧烷膜或无机硅氧烷膜。
多层膜的整个厚度优选设置为20到50nm以减小线间电容。
第二无孔膜保护下面的第二多孔膜。具体地,在下面提到的干蚀刻以除去抗蚀剂掩模的步骤中,以及在下面提到的化学机械抛光(CMP)以除去互连材料的过量部分的步骤中,第二无孔膜保护第二多孔膜。对于该第二无孔膜,例如使用有机硅氧烷膜或无机硅氧烷膜。
(第三步骤)
通过使用抗蚀剂掩模的干蚀刻工艺,过孔形成在第一多孔膜和第一无孔膜中,与过孔相通的沟槽形成在第二多孔膜和第二无孔膜中。
具体地,通过下面将介绍的两种方法中的任何一种形成过孔和互连沟槽。
(1)在第一方法中,在多层结构膜的表面上形成抗蚀剂掩模,在抗蚀剂掩模中将成为过孔的部分被开口。通过第一干蚀刻工艺选择性蚀刻并除去从抗蚀剂掩模中露出的那部分多层结构膜,由此过孔中的开口具有底部到达保护膜的形状。然后除去抗蚀剂掩模。
在多层结构膜的表面上形成抗蚀剂掩模,在抗蚀剂掩模中将成为互连沟槽的部分被开口。通过第二干蚀刻工艺选择性蚀刻并除去从抗蚀剂掩模中露出的那部分多层结构膜。第一无孔膜起第一多孔膜的蚀刻终止层的作用,因此第一多孔膜没有被蚀刻。仅第二无孔膜和第二多孔膜被选择性蚀刻和除去以形成互连沟槽的形状。
通过两个干蚀刻工艺,过孔形成在第一多孔膜和第一无孔膜中,与过孔相通的互连沟槽形成在第二多孔膜和第二无孔膜中。
下面参考附图详细说明。
如图2E所示,抗蚀剂掩模12形成在多层结构膜的第二无孔膜11的表面上。使用光蚀刻技术将抗蚀剂掩模12中要成为过孔的部分开口。通过干蚀刻工艺选择性蚀刻和除去从抗蚀剂掩模12中露出的那部分多层结构膜。
如图3F所示,开出过孔形状的孔13。过孔形状的孔13的底部到达保护膜5。在该干蚀刻工艺中,当蚀刻第一和第二无孔膜7和11以及第一和第二多孔膜6和10时使用氟碳化合物蚀刻气体。
蚀刻第一和第二多孔膜6和10时和蚀刻第一和第二无孔膜7和11时,两者的蚀刻条件有改变。
例如,就蚀刻气体、气体流速、RF功率和室压力来说,用于第一无孔膜的蚀刻条件与用于第一和第二多孔膜(多孔有机硅氧烷膜)的蚀刻条件不同。当蚀刻第一无孔膜的第二层9(SiCH)时,使用与蚀刻第一和第二多孔膜6和10时使用的氟碳化合物气体的种类不同的氟碳化合物气体。当蚀刻第一无孔膜的第一层8(聚芳撑)时,可以使用如O2、H2O或N2/H2以及NH3气体。
例如,改变用于第二无孔膜11(有机硅氧烷)的蚀刻条件中的气体流速、RF功率以及室压力。
使用氧等离子体通过干蚀刻工艺除去抗蚀剂掩模12。该干蚀刻工艺期间,第二无孔膜11可以保护第二多孔膜10的表面。
抗蚀剂掩模14形成在多层结构膜的第二无孔膜11的表面上。通过光蚀刻技术将抗蚀剂掩模14中要形成互连沟槽的部分开口。通过干蚀刻工艺选择性蚀刻和除去从抗蚀剂掩模14中露出的那部分多层结构膜。第一无孔膜7的上层的第二层9由SiCH制成。SiCH相对于抗蚀剂掩模14和第二多孔膜10具有高的蚀刻选择比。
第二蚀刻工艺期间,第二层9作为用于下面的第一多孔膜6的蚀刻终止层。第一多孔膜6没有暴露到蚀刻气体,因此性质没有改变并且没有被蚀刻。选择性蚀刻并除去第二无孔膜11和第二多孔膜10以形成互连沟槽的形状。
通过以上步骤,如图3G所示,过孔15形成在第一多孔膜6和第一无孔膜7中,与这些过孔15相通的互连沟槽16形成在第二多孔膜10和第二无孔膜11中。
在干蚀刻工艺中,当蚀刻第二无孔膜11和第二多孔膜10时,使用氟碳化合物蚀刻气体。蚀刻第二无孔膜11时和蚀刻第二多孔膜10时的蚀刻条件可以改变或者可以不变。
在通过这两个干蚀刻工艺形成了过孔15和互连沟槽16期间,绝缘膜2中嵌入互连4的表面被保护膜5覆盖。这可以防止嵌入互连4的表面暴露到干蚀刻工艺中使用的蚀刻气体,并由此防止表面变得粗糙。
在这两个干蚀刻工艺期间,第二多孔膜10的表面被第二无孔膜11覆盖。这可以防止第二多孔膜10的性质改变,并防止被这些工艺中使用的蚀刻气体蚀刻。
(2)在第一方法中,通过干蚀刻工艺开出过孔形的孔之后,通过干蚀刻工艺形成互连沟槽。形成互连沟槽之后开出过孔,如下所述。
在第二方法中,抗蚀剂掩模形成在多层结构膜的表面上。将抗蚀剂掩模中要形成互连沟槽的部分开口。通过第一干蚀刻工艺选择性蚀刻和除去从抗蚀剂掩模中露出的那部分多层结构膜。第一无孔膜起第一多孔膜的蚀刻终止层的作用,因此第一多孔膜没有被蚀刻。仅第二无孔膜和第二多孔膜被选择性蚀刻和除去以形成互连沟槽的形状。然后除去抗蚀剂掩模。
在包括互连沟槽的多层结构膜的表面上形成抗蚀剂掩模,在抗蚀剂掩模中将要形成过孔的部分开口。通过第二干蚀刻工艺选择性蚀刻和除去从抗蚀剂掩模中露出的那部分第一无孔膜和第一多孔膜。由此,开出底部达到保护膜的过孔。
下面参考附图进行详细介绍。
如图6A所示,抗蚀剂掩模21形成在多层结构膜的第二无孔膜11的表面上。在抗蚀剂掩模21中,通过光蚀刻技术将要形成互连沟槽的部分开口。通过干蚀刻工艺选择性蚀刻和除去从抗蚀剂掩模14中露出的那部分多层结构膜。第一无孔膜7的第二层9由SiCH制成。SiCH相对于抗蚀剂掩模21和第二多孔膜10具有高的蚀刻选择比。
在蚀刻工艺期间,第二层9作为用于下面的第一多孔膜6的蚀刻终止层。第一多孔膜6没有暴露到蚀刻气体,因此性质没有改变并且没有被蚀刻。仅选择性蚀刻并除去第二无孔膜11和第二多孔膜10以形成互连沟槽的形状,由此形成了互连沟槽16。
在干蚀刻工艺中,当蚀刻第二无孔膜11和第二多孔膜10时,使用氟碳化合物蚀刻气体。蚀刻第二无孔膜11时和蚀刻第二多孔膜10时的蚀刻条件有改变。
使用氧等离子体通过干蚀刻工艺除去抗蚀剂掩模21。干蚀刻工艺期间,第一无孔膜7的第二层9起蚀刻终止层的作用。第二无孔膜11保护第二多孔膜10的表面。
抗蚀剂掩模22形成在包括互连沟槽16的多层结构膜的第二无孔膜11的表面上。在抗蚀剂掩模22中,通过光蚀刻技术将要形成过孔的部分开口。通过干蚀刻工艺选择性蚀刻从抗蚀剂掩模22中露出的那部分第一无孔膜7和第一多孔膜6。
如图6B所示,过孔16形成在第一多孔膜6和第一无孔膜7中,过孔16与互连沟槽16相通。
在干蚀刻工艺中,当蚀刻第一无孔膜7和第一多孔膜6时,使用氟碳化合物蚀刻气体。蚀刻第一多孔膜6时和蚀刻第一无孔膜7时的蚀刻条件有改变。
例如,就蚀刻气体、气体流速、RF功率和室压力来说,用于第一多孔膜6的蚀刻条件与用于第一无孔膜7的蚀刻条件不同。当蚀刻第一无孔膜7的第二层9(SiCH)时,使用与蚀刻第一多孔膜6时使用的氟碳化合物气体的种类不同的氟碳化合物气体。当蚀刻第一无孔膜7的第一层8(聚芳撑)时,可以使用如O2、H2O或N2/H2以及NH3气体。
通过两个干蚀刻工艺,与第一方法类似,过孔形成在第一多孔膜和第一无孔膜中,与过孔相通的互连沟槽形成在第二多孔膜和第二无孔膜中。
在通过这两个干蚀刻工艺形成过孔和互连沟槽期间,绝缘膜中嵌入互连的表面被保护膜覆盖。这可以防止嵌入互连的表面暴露到干蚀刻工艺中使用的蚀刻气体,并由此防止表面变得粗糙。
在这两个干蚀刻工艺期间,第二多孔膜的表面被第二无孔膜覆盖。这可以防止第二多孔膜的性质改变,并防止被这些干蚀刻工艺中使用的蚀刻气体蚀刻。
(第四步)
通过使用氧等离子体的干蚀刻工艺除去抗蚀剂掩模14(或22)。除去抗蚀剂掩模14(或22)时,第一无孔膜7的上层的第二层9起蚀刻终止层的作用。如图4H所示,可以除去抗蚀剂掩模14(或22)而第一多孔膜6不暴露到蚀刻气体以防改变性质和被蚀刻。
在除去抗蚀剂掩模14(或22)期间,绝缘膜2中嵌入互连4的表面被保护膜5覆盖。这可以防止嵌入互连4的表面暴露到干蚀刻工艺中使用的蚀刻气体(例如,含氧气体)的气氛,并由此防止嵌入互连4的表面变得粗糙。
(第五步骤)
如图4I所示,通过干蚀刻工艺除去在过孔15的底部露出的保护膜5。开出窗口17使过孔15的底部与嵌入互连4相通。
氟碳化合物气体用做蚀刻气体。第一无孔膜7的第一层8相对于保护膜5具有高蚀刻选择比。当除去保护膜5时,蚀刻在互连沟槽16底部露出的第二层,而第一层8作为蚀刻终止层。选择性地除去保护膜5,而第一多孔膜6性质不改变和不被蚀刻。
在第四和第五步骤中的干蚀刻工艺期间,第二多孔膜10的表面被第二无孔膜11覆盖。这可以防止第二多孔膜10的表面被这些干蚀刻工艺中使用的蚀刻气体改变性质和被蚀刻。
(第六步骤)
如图5J所示,为导电阻挡膜的TiN膜形成在过孔15和互连沟槽16的内表面上。通过溅射和镀覆方法嵌入铜(互连材料)。通过化学机械抛光工艺除去过量的Cu以及第二无孔膜11表面上的TiN膜。由此,在保护膜5和多层结构膜中形成双镶嵌结构的上层互连,由此制造了半导体器件。
每个双镶嵌结构的上层互连具有过孔栓塞部分18、互连部分19以及TiN膜20。过孔栓塞部分18连接到嵌入互连(下层互连)4。过孔栓塞部分18以第一无孔膜7为界形成在保护膜5和第一多孔膜6中。互连部分19连接到过孔栓塞部分18。互连部分19以第一无孔膜7为界形成在第二多孔膜10以及第二无孔膜11中。TiN膜20包裹过孔栓塞部分18和互连部分19。
在形成上层互连期间,第二多孔膜10的表面被第二无孔膜11覆盖。没有直接化学机械抛光第二多孔膜10的表面,由此可以防止性质变化和变得粗糙。在化学机械抛光工艺中,为了减小线间电容,继续工艺直到除去多层结构膜的第二无孔膜11。
对于互连材料,例如可以使用如Cu-Si合金、Cu-Al合金、Cu-Si-Al合金或Cu-Ag合金的Cu合金、或者Al或如Al-Si合金、Al-Cu合金或Al-Si-Cu合金的Al合金。当使用Cu或Cu合金作为互连材料时,优选在过孔和互连沟槽中形成上层互连,由此每个上层互连包裹在导电阻挡膜中。对于导电阻挡膜,例如可以使用Ta膜、TaN膜、Ti膜或类似物,以及TiN膜。
根据以上介绍的第一实施例,可以获得以下操作和效果。
在包括第一和第二多孔膜6和10的层间绝缘膜中形成双镶嵌结构的上层互连,这些膜脆弱且性质容易改变。根据第一实施例的双镶嵌结构可靠性很高。可以制造线间电容减小的半导体器件,线间电容归因于作为蚀刻终止层的第一无孔膜7。具体地,有以下操作和效果。
1)在形成互连沟槽的干蚀刻工艺中,可以使用第一无孔膜的第二层作为用于第一多孔膜的蚀刻终止层。当通过干蚀刻第二无孔膜和第二多孔膜选择性形成互连沟槽时,可以避免第一多孔膜的性质改变和不需要的过量蚀刻。
第一和第二多孔膜用做层间绝缘膜。抗蚀剂掩模用于在这些层间绝缘膜中形成过孔和互连沟槽。在除去这些抗蚀剂掩模的干蚀刻工艺中,可以使用第一无孔膜的第二层作为互连沟槽底部用于第一多孔膜的蚀刻终止层。在除去过孔底部露出的保护膜的干蚀刻工艺中,可以使用第一无孔膜的第一层作为互连沟槽底部用于第一多孔膜的蚀刻终止层。在这些干蚀刻工艺中,可以防止第一多孔膜暴露到蚀刻气体。可以防止第一多孔膜的性质变化以及不需要的过量蚀刻。
在除去抗蚀剂掩模以及在过孔底部露出的保护膜的干蚀刻工艺中,第二多孔膜的表面被第二无孔膜覆盖。这可以防止第二多孔膜的表面被这些干蚀刻工艺中使用的蚀刻气体改变性质和被蚀刻。
互连材料嵌在过孔和互连沟槽中。互连材料的过量部分被化学机械抛光工艺除去。在这些步骤中,通过用第二无孔膜覆盖第二多孔膜的表面,可以防止第二多孔膜的表面直接被化学机械抛光。可以防止表面的性质改变和变得粗糙。
可以制造其中在包括第一和第二多孔膜的层间绝缘膜中形成双镶嵌结构的高可靠性的多层互连的半导体器件,这些膜脆弱且性质容易改变。
2)通常,无孔膜由于具有比多孔膜高的介电常数使线间电容增加。第一无孔膜由至少第一和第二层构成,每层由具有如上所述蚀刻选择比的材料制成。因此,即使第一无孔膜的厚度小于保护膜的每个抗蚀剂掩模的厚度,位于互连沟槽底部的第一有孔膜没有露出。因此可以形成需要的双镶嵌结构的上层互连。与使用单层无孔膜作为蚀刻终止层的情况相比,由包括至少第一和第二层的多层膜制成的第一无孔膜的总厚度可以减小。因此可以制造有效降低线间电容的半导体器件。通过形成低k聚芳撑醚制成的第一无孔膜的第一层,可以进一步降低线间电容,聚芳撑醚具有约4.0的相对介电常数。
3)在形成过孔和互连沟槽的干蚀刻工艺中,绝缘膜中嵌入互连的表面被保护膜覆盖。这可以防止嵌入互连的表面暴露到蚀刻气体,并由此防止表面变得粗糙。
当通过干蚀刻工艺除去抗蚀剂掩模时,绝缘膜中嵌入互连的表面被保护膜覆盖。这可以防止嵌入互连的表面暴露到蚀刻气体,并由此防止表面变得粗糙。
可以制造其中上层互连的过孔栓塞以良好的方式电连接到嵌入互连(下层互连)的半导体器件。
(第二实施例)
下面参考图7A到10G介绍根据本发明第二实施例的半导体器件及半导体器件的制造方法。
(第一步)
由如SiO2制成的绝缘膜32形成在半导体基板31上,并形成用于嵌入互连的沟槽。为导电阻挡膜的TiN膜33形成在绝缘膜32的表面上。形成被包裹在TiN膜33的嵌入铜互连(下层互连)34。部分露出这些嵌入铜互连34的表面。通过化学机械抛光(CMP)工艺除去过量的那部分互连材料形成嵌入互连。
对于绝缘膜和嵌入互连的材料,使用与第一实施例中介绍的类似的材料。当Cu或Cu合金用做互连材料时,优选在绝缘膜中形成嵌入互连,由此每个嵌入互连包裹在导电阻挡膜中。对于导电阻挡膜,例如可以使用Ta膜、TaN膜或Ti膜。
(第二步)
如图7A所示,50nm厚的SiCN膜(保护膜)35形成在包含具有平面化表面的嵌入铜互连34的绝缘膜32的表面上。100nm厚的多孔有机硅氧烷膜(第一多孔膜)36形成在保护膜35的表面上。
第一无孔膜37形成在第一多孔膜36的表面上。第一无孔膜37为多层膜,包括由相对于抗蚀剂掩模具有高蚀刻选择比的材料制成的第一层(下层)38和相对于保护膜35和下面提到的第二多孔膜具有高蚀刻选择比的材料制成的第二层(上层)39。在第一多孔膜36的表面上形成例如厚度10nm SiCH制成的第一层38。在第一层8上例如叠置30nm厚的聚芳撑醚制成的第二层39。第一无孔膜37具有40nm的总厚度。
如图7B所示,在第一无孔膜37的第二层39的表面上形成100nm厚的多孔有机硅氧烷膜(第二多孔膜)40。
200nm厚的有机硅氧烷膜(第二无孔膜)41形成在第二多孔膜40的表面上。
如上所述,通过叠置第一多孔膜36、第一无孔膜37、第二多孔膜40以及第二无孔膜41,多层结构膜形成在保护膜35的表面上。
保护膜以及第一和第二多孔膜由与第一实施例中介绍的材料类似的材料制成。保护膜的作用类似于第一实施例中介绍的。
第一无孔膜为包括至少两层的多层膜。第一无孔膜可以由包括三层或多层的多层膜组成。第一层位于第一多孔膜侧。该第一层由相对于以下介绍的抗蚀剂掩模具有高蚀刻选择比的材料制成。第二层位于第二多孔膜侧。该第二层由相对于保护膜和第二多孔膜具有高蚀刻选择比的材料制成。
对于第一层,例如可以使用SiCH膜、SiCN膜、SiCO膜、SiN膜、有机硅氧烷膜或无机硅氧烷膜。
对于第二层,例如使用聚芳撑醚膜。该聚芳撑醚膜具有约4.0的相对介电常数,它低于如氮化物膜的无孔膜的介电常数,并且可以减小线间电容。如果选择聚芳撑醚膜作为就位于第二层上的第二多孔膜,那么难以确保第二层和第二多孔膜之间足够的蚀刻选择比。在本实施例中,对于第二多孔膜,选择多孔有机硅氧烷膜或多孔无机硅氧烷膜而不是多孔聚芳撑醚膜。例如,可以选择多孔甲基硅氧烷膜或类似物。
多层膜的整个厚度优选设置为20到50nm以减小线间电容。
第二无孔膜由类似于第一实施例中介绍的材料制成。
(第三步骤)
通过使用抗蚀剂掩模的干蚀刻工艺,过孔形成在第一多孔膜和第一无孔膜中,与过孔相通的互连沟槽形成在第二多孔膜和第二无孔膜中。
具体地,通过第一实施例的第三步骤中介绍的两个方法中的第一个方法形成过孔和互连沟槽。这是由于如果使用第一实施例中介绍的第二方法,当除去形成互连沟槽时使用的抗蚀剂掩模时,第一无孔膜的第二层会暴露到蚀刻气体并被蚀刻。
在该方法中,第一无孔膜作为用于第一多孔膜的蚀刻终止层,由此第一多孔膜没有被蚀刻。仅第二多孔膜被选择性蚀刻和除去以形成互连沟槽的形状。
如图8C所示,抗蚀剂掩模42形成在多层结构膜的第二无孔膜41的表面上。使用光蚀刻技术将抗蚀剂掩模42中要成为过孔的部分开口。通过干蚀刻工艺选择性蚀刻和除去从抗蚀剂掩模42中露出的那部分多层结构膜。
开出过孔形状的孔43。过孔形状的孔43的底部到达保护膜35。在该干蚀刻工艺中,当蚀刻第一和第二无孔膜37和41以及第一和第二多孔膜36和40时使用氟碳化合物蚀刻气体。蚀刻第一和第二多孔膜36和40时和蚀刻第一和第二无孔膜37和41时的蚀刻条件有改变。
例如,就蚀刻气体、气体流速、RF功率和室压力来说,用于第一无孔膜的蚀刻条件与用于第一和第二多孔膜(多孔有机硅氧烷膜)的蚀刻条件不同。
例如对于第二无孔膜11(有机硅氧烷膜)的蚀刻条件,改变气体流速、RF功率和室压力。
使用氧等离子体通过干蚀刻工艺除去抗蚀剂掩模42。该干蚀刻工艺期间,第二无孔膜41可以保护第二多孔膜40的表面。
抗蚀剂掩模44形成在多层结构膜的第二无孔膜41的表面上。通过光蚀刻技术将抗蚀剂掩模44中要形成互连沟槽的部分开口。通过干蚀刻工艺选择性蚀刻和除去从抗蚀剂掩模44中露出的那部分多层结构膜。第一无孔膜37的上层的第二层39由聚芳撑醚膜制成。聚芳撑醚膜相对于保护膜35和第二多孔膜40具有高蚀刻选择比。在干蚀刻工艺期间,第二层39作为用于第一多孔膜36的蚀刻终止层。第一多孔膜36没有暴露到蚀刻气体,因此性质没有改变并且没有被蚀刻。选择性蚀刻并除去第二无孔膜41和第二多孔膜40以形成互连沟槽的形状。
通过以上步骤,如图8D所示,过孔45形成在第一多孔膜36和第一无孔膜37中,与这些过孔45相通的互连沟槽46形成在第二多孔膜40和第二无孔膜41中。
在干蚀刻工艺中,当蚀刻第二无孔膜41和第二多孔膜40时,使用氟碳化合物蚀刻气体。蚀刻第二无孔膜41时和蚀刻第二多孔膜40时的蚀刻条件可以改变或者可以不变。
在通过这两个干蚀刻工艺形成过孔45和互连沟槽46期间,绝缘膜32中嵌入互连34的表面被保护膜35覆盖。这可以防止嵌入互连34的表面暴露到干蚀刻工艺中使用的蚀刻气体,并由此防止表面变得粗糙。
在这两个干蚀刻工艺期间,第二多孔膜40的表面被第二无孔膜41覆盖。这可以防止第二多孔膜40的性质改变,并防止被这些工艺中使用的蚀刻气体蚀刻。
(第四步)
如图9E所示,在抗蚀剂掩模44保留的状态中,使用氟碳化合物蚀刻气体进行干蚀刻工艺。通过干蚀刻工艺除去在过孔45的底部露出的保护膜35。开出窗口47使过孔15的底部与嵌入互连34相通。
第二层39由相对于保护膜35具有高蚀刻选择比的材料制成。因此,当除去保护膜35时,第二层39作为蚀刻终止层。选择性地除去保护膜5,而设置在包括第二层39的第一无孔膜37下面的第一多孔膜6性质不改变和不被蚀刻。
(第五步)
如图9F所示,使用含100vol%氨的蚀刻气体的干蚀刻工艺除去抗蚀剂掩模44。暴露在互连沟槽46底部的第一无孔膜37的第一层38由相对于抗蚀剂掩模44具有高蚀刻选择比的SiCH制成。当除去抗蚀剂掩模44时,虽然蚀刻了在互连沟槽46底部露出的第二层39,但第一层38起蚀刻终止层的作用。
可以除去抗蚀剂掩模44而设置在包括第一层38的第一无孔膜37下面的第一多孔膜36不露到蚀刻气体以防性质改变和被蚀刻。
在除去抗蚀剂掩模的步骤的干蚀刻工艺中,优选使用由氮、氢、氨及其组合物组成的组中的一种蚀刻气体。通过使用干蚀刻工艺,可以防止嵌入互连的表面在除去抗蚀剂掩模的步骤中变得粗糙。
在除去抗蚀剂掩模的步骤中,已除去了在过孔的底部露出的保护膜。露出了嵌入互连的表面。嵌入互连的表面可能暴露到蚀刻气体的气氛中并且可能变得粗糙。通过使用氮、氢、氨或其组合物的蚀刻气体的干蚀刻工艺除去抗蚀剂掩模。由此,可以防止从第四步骤中开出的窗口47露出的嵌入互连34的表面变得粗糙。
在第四和第五步骤的干蚀刻工艺期间,第二多孔膜40的表面被第二无孔膜41覆盖。这可以防止第二多孔膜40的表面性质改变和被这些干蚀刻工艺中使用的蚀刻气体蚀刻。
(第六步)
如图10G所示,为导电阻挡膜的TiN膜形成在过孔45和互连沟槽46的内表面上。通过溅射和镀覆法嵌入Cu(互连材料)。通过化学机械抛光工艺除去第二无孔膜41表面上过量的那部分Cu和TiN膜。双镶嵌结构的上层互连形成在保护膜35和多层结构膜中,由此制造了半导体器件。
双镶嵌结构的每个上层互连具有过孔栓塞部分48、互连部分49以及TiN膜50。过孔栓塞部分48连接到嵌入互连34。过孔栓塞部分48以第一无孔膜37为界形成在保护膜35和的第一多孔膜36中。互连部分49连接到过孔栓塞部分48。互连部分49以第一无孔膜37为界形成在第二多孔膜40以及第二无孔膜41中。TiN膜50包裹过孔栓塞部分48和互连部分49。
在形成多层互连期间,第二多孔膜40的表面被第二无孔膜41覆盖。没有直接化学机械抛光第二多孔膜40的表面。由此,可以防止第二多孔膜40的表面性质变化和变得粗糙。可以继续化学机械抛光工艺直到除去多层结构膜的第二无孔膜41。
对于互连材料,使用与第一实施例中介绍的类似材料。当使用Cu或Cu合金作为互连材料时,优选在过孔和互连沟槽中形成上层互连,由此每个上层互连包裹在导电阻挡膜中。对于导电阻挡膜,例如可以使用Ta膜、TaN膜、Ti膜或类似物。
根据以上介绍的第二实施例,可以获得以下操作和效果。
在包括第一和第二多孔膜36和40的层间绝缘膜中形成双镶嵌结构的上层互连,这些膜脆弱且性质容易改变。根据第二实施例的双镶嵌结构可靠性很高。可以制造线间电容减小的半导体器件,线间电容归因于作为蚀刻终止层的第一无孔膜37。具体地,有以下操作和效果。
1)在形成互连沟槽的干蚀刻工艺中,可以使用第一无孔膜的第二层作为用于第一多孔膜的蚀刻终止层。当通过干蚀刻第二无孔膜和第二多孔膜选择性形成互连沟槽时,可以避免第一多孔膜的性质改变和不需要的过量蚀刻。
第一和第二多孔膜用做层间绝缘膜。当在这些层间绝缘膜中形成过孔和互连沟槽之后,在过孔的底部露出保护膜。在除去该保护膜的干蚀刻工艺中,可以使用第一无孔膜的第二层作为在互连沟槽底部用于第一多孔膜的蚀刻终止层。在除去抗蚀剂掩模的干蚀刻工艺中,可以使用第一无孔膜的第一层作为在互连沟槽底部用于第一多孔膜的蚀刻终止层。在这些干蚀刻工艺中,可以防止第一多孔膜暴露到蚀刻气体。可以防止位于互连沟槽底部的第一多孔膜的性质变化以及不需要的过量蚀刻。
与第一实施例类似,在除去抗蚀剂掩模以及在过孔底部露出的保护膜的干蚀刻工艺中,以及在对互连材料的过量部分进行化学机械抛光以形成双镶嵌结构的上层互连中,可以防止第二多孔膜的表面性变改变、蚀刻以及变粗糙。
可以制造其中在包括第一和第二多孔膜的层间绝缘膜中形成双镶嵌结构的高可靠性的多层互连的半导体器件,这些膜脆弱且性质容易改变。
2)与第一实施例类似,可以制造有效减小线间电容的半导体器件。通过形成由低k聚芳撑醚制成的第一无孔膜的第二层,可以进一步降低线间电容,聚芳撑醚具有约4.0的相对介电常数。
3)在形成过孔和互连沟槽的干蚀刻工艺中,绝缘膜中嵌入互连的表面被保护膜覆盖。这可以防止嵌入互连的表面暴露到蚀刻气体,并由此防止表面变得粗糙。
在已除去了暴露在过孔底部的保护膜并露出了嵌入互连的表面的状态下除去抗蚀剂掩模的步骤中,通过在干蚀刻工艺中使用氮、氢、氨及其组合物作为蚀刻气体,可以防止嵌入互连的表面变得粗糙。
可以制造其中上层互连的过孔栓塞以良好的条件电连接到嵌入互连(下层互连)的半导体器件。
(第三实施例)
根据本发明第三实施例的半导体器件包括形成在半导体基板上的下层互连,绝缘膜介于两者之间。部分露出下层互连的表面。保护膜形成在包括互连的露出部分的绝缘膜表面上。第一多孔膜、第一无孔膜、第二多孔膜以及另一第二无孔膜(如果需要)依次叠置在保护膜的表面上,由此构成了多层结构膜。
第一无孔膜为包括至少两层的多层膜。两层的任何一个由相对于保护膜具有高蚀刻选择比的材料制成。位于第一多孔膜侧的两层的下层由相对于位于第二多孔膜侧的上层具有高蚀刻选择比的材料制成。上层由相对于第二多孔膜具有高蚀刻选择比的材料制成。
双镶嵌结构的上层互连形成在多层结构膜和保护膜中,并包括过孔栓塞部分和互连部分。过孔栓塞部分以第一无孔膜为界形成在保护膜和第一多孔膜中的过孔内,并连接到下层互连。互连部分以第一无孔膜为界形成在第二多孔膜和第二无孔膜中的互连沟槽内,并连接到过孔栓塞部分。
通过与第一实施例中介绍的方法类似的方法可以形成保护膜、第一和第二多孔膜以及第二无孔膜。
对于第一无孔膜,具体地,可以采用以下两种形式。
(1)在下层上叠置上层形成多层膜。上层由相对于第二多孔膜具有高蚀刻选择比的材料制成。下层由相对于上层和保护膜具有高蚀刻选择比的材料制成。
对于相对于保护膜具有高蚀刻选择比的材料,例如可以采用聚芳撑醚或类似物。
对于相对于第二多孔膜具有高蚀刻选择比的材料,例如可以采用SiCH膜、SiCN膜、SiCO膜、SiN膜、有机硅氧烷膜或无机硅氧烷膜或类似物。
(2)在下层上叠置上层形成多层膜。上层由相对于保护膜和第二多孔膜具有高蚀刻选择比的材料制成。下层由相对于上层具有高蚀刻选择比的材料制成。
对于相对于保护膜和第二多孔膜具有高蚀刻选择比的材料,例如可以采用聚芳撑醚或类似物。
对于相对于上层具有高蚀刻选择比的材料,例如可以采用SiCH膜、SiCN膜、SiCO膜、SiN膜、有机硅氧烷膜或无机硅氧烷膜或类似物。
根据第三实施例,双镶嵌结构的上层互连包括在由第一和第二多孔膜构成的层间绝缘膜中,这些膜脆弱且性质容易改变。根据第三实施例的双镶嵌结构可靠性很高。可以制造线间电容减小的半导体器件,线间电容归因于第一无孔膜。
虽然在第一到第三实施例中的每一个中使用单层保护膜和单层第二无孔膜,但是保护膜和第二无孔膜可以是具有不同种类的两层或多层的多层膜。
虽然第一到第三实施例中的每一个中第一无孔膜具有双层结构,但是第一无孔膜可以是具有三层或多层的多层膜。第一无孔膜的层数增加导致膜的厚度增加从而导致线间电容增加。第一无孔膜的层数增加导致形成膜以及处理上层互连的形状的工艺步骤数量增加。第一无孔膜的层数增加将造成每层之间界面上的控制变得复杂。因此,优选第一无孔膜的层数将更少。
参考了这里公开的本发明的说明书和实施,对于本领域中的技术人员来说本发明的其它实施例将变得显而易见。说明书和实施例仅为示例,本发明的实际范围和精神由以下的权利要求书限定。

Claims (16)

1.一种半导体器件的制造方法,包括:
形成下层互连;
在下层互连的表面上形成保护膜;
通过在保护膜的表面上依次叠置第一多孔膜、第一无孔膜、第二多孔膜以及第二无孔膜形成多层结构膜,其中对于第一无孔膜,使用了包括至少两层的多层膜,其中第一层设置得靠近第一多孔膜,而第二层与第一层相比设置得更靠近第二多孔膜;
通过使用抗蚀剂掩模干蚀刻多层结构膜,在第一多孔膜和第一无孔膜中形成过孔,和在第二多孔膜和第二无孔膜中形成与过孔相通的互连沟槽;
除去抗蚀剂掩模;
除去抗蚀剂掩模之后除去在过孔底部露出的保护膜;
当除去在过孔底部露出的保护膜时同时除去第一无孔膜中除了第一层以外的各层膜;以及
在过孔和互连沟槽中嵌入互连材料形成双镶嵌结构的上层互连,上层互连被连接到下层互连,其中第一无孔膜的第一层具有由相对于保护膜、第二层及其以上各层具有高蚀刻选择比的材料制成的多层结构,第二层由相对于抗蚀剂掩模和第二多孔膜具有高蚀刻选择比的材料制成。
2.一种半导体器件的制造方法,包括:
形成下层互连;
在下层互连的表面上形成保护膜;
在保护膜的表面上依次叠置第一多孔膜、第一无孔膜、第二多孔膜以及第二无孔膜形成多层结构膜,其中对于第一无孔膜,使用了包括至少两层的多层膜,其中第一层设置得靠近第一多孔膜,而第二层与第一层相比设置得更靠近第二多孔膜;
通过使用抗蚀剂掩模干蚀刻多层结构膜,在第一多孔膜和第一无孔膜中形成过孔和在第二多孔膜和第二无孔膜中形成与过孔相通的互连沟槽;
除去过孔底部露出的保护膜;
除去保护膜之后除去抗蚀剂掩模;
当除去抗蚀剂掩模时同时除去第一无孔膜中除了第一层以外的各层膜;以及
通过在过孔和互连沟槽中嵌入互连材料形成双镶嵌结构的上层互连,上层互连连接到下层互连,
其中第一无孔膜的第一层具有由相对于抗蚀剂掩模、第二层及其以上各层具有高蚀刻选择比的材料制成的多层结构,第二层由相对于保护膜和第二多孔膜具有高蚀刻选择比的材料制成。
3.一种半导体器件,包括:
形成在半导体基板上的下层互连,绝缘膜介于它们其间;
在绝缘膜的表面上包括在下层互连上形成的保护膜;
在保护膜的表面上依次至少叠置第一多孔膜、第一无孔膜以及第二多孔膜形成的多层结构膜;以及
在保护膜和多层结构膜中形成的双镶嵌结构的上层互连,上层互连包括连接到下层互连的过孔栓塞部分以及连接到以第一无孔膜为界的过孔栓塞的互连部分,
其中第一无孔膜为包括至少两层的多层膜,第一无孔膜的至少一层由相对于保护膜具有高蚀刻选择比的材料制成,靠近第一多孔膜设置的层由相对于靠近第二多孔膜设置的层具有高蚀刻选择比的材料制成,靠近第二多孔膜设置的层由相对于第二多孔膜具有高蚀刻选择比的材料制成。
4.根据权利要求3的半导体器件,其中第一无孔膜具有靠近第一多孔膜设置的层和其上叠置的靠近第二多孔膜设置的层的多层结构,靠近第一多孔膜设置的层由相对于保护膜具有高蚀刻选择比的材料制成。
5.根据权利要求4的半导体器件,其中包括在第一无孔膜中的靠近第一多孔膜设置的层为聚芳撑醚膜。
6.根据权利要求5的半导体器件,其中包括在第一无孔膜中的靠近第二多孔膜设置的层为SiCH膜、SiCN膜、SiCO膜、SiN膜、有机硅氧烷膜或无机硅氧烷膜中的任何一种。
7.根据权利要求3的半导体器件,其中第一无孔膜具有靠近第一多孔膜设置的层和其上叠置的靠近第二多孔膜设置的层的多层结构,靠近第二多孔膜设置的层由相对于保护膜具有高蚀刻选择比的材料制成。
8.根据权利要求7的半导体器件,其中包括在第一无孔膜中的靠近第二多孔膜设置的层为聚芳撑醚膜。
9.根据权利要求8的半导体器件,其中包括在第一无孔膜中的靠近第一多孔膜设置的层为SiCH膜、SiCN膜、SiCO膜、SiN膜、有机硅氧烷膜或无机硅氧烷膜中的任何一种。
10.根据权利要求3的半导体器件,其中在构成第一无孔膜的多层膜中的各层之中,由相对于保护膜具有高蚀刻选择比的材料制成的层为聚芳撑醚膜。
11.根据权利要求3的半导体器件,其中保护膜为SiCH膜、SiCN膜、SiCO膜以及SiN膜的任何一种。
12.根据权利要求3的半导体器件,其中第一和第二多孔膜中的至少一个为多孔有机硅氧烷膜和多孔无机硅氧烷膜中的任何一种。
13.根据权利要求3的半导体器件,其中第一和第二多孔膜中的至少一个为多孔聚芳撑醚膜。
14.根据权利要求3的半导体器件,其中第一无孔膜比保护膜薄。
15.根据权利要求3的半导体器件,其中多层结构膜具有其中第一多孔膜、第一无孔膜、第二多孔膜以及第二无孔膜依次叠置的多层结构。
16.根据权利要求15的半导体器件,其中第二无孔膜为有机硅氧烷膜和无机硅氧烷膜中的任何一种。
CNB2004100010531A 2003-01-17 2004-01-16 半导体器件及其制造方法 Expired - Fee Related CN1280890C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003010133A JP3715626B2 (ja) 2003-01-17 2003-01-17 半導体装置の製造方法および半導体装置
JP010133/2003 2003-01-17

Publications (2)

Publication Number Publication Date
CN1518092A CN1518092A (zh) 2004-08-04
CN1280890C true CN1280890C (zh) 2006-10-18

Family

ID=32899431

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100010531A Expired - Fee Related CN1280890C (zh) 2003-01-17 2004-01-16 半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US6962870B2 (zh)
JP (1) JP3715626B2 (zh)
CN (1) CN1280890C (zh)
TW (1) TWI236041B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342873A (ja) * 2003-05-16 2004-12-02 Tokyo Electron Ltd 半導体装置およびその製造方法
US7280312B2 (en) * 2004-06-16 2007-10-09 Tdk Corporation Method for producing a protective thin film for a magnetic head
WO2006001356A1 (ja) * 2004-06-24 2006-01-05 Nec Corporation 半導体装置及びその製造方法
JP4878434B2 (ja) * 2004-09-22 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN101375388B (zh) * 2006-01-18 2011-08-03 Nxp股份有限公司 金属线之间的自对准沟槽的集成
JP2007266460A (ja) 2006-03-29 2007-10-11 Rohm Co Ltd 半導体装置およびその製造方法
JP2008021800A (ja) 2006-07-12 2008-01-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4550786B2 (ja) * 2006-08-21 2010-09-22 株式会社東芝 半導体装置の製造方法
JP5493166B2 (ja) 2009-12-03 2014-05-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN103000568A (zh) * 2011-09-15 2013-03-27 中芯国际集成电路制造(上海)有限公司 一种金属互连层制作方法
JP2016178222A (ja) * 2015-03-20 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197696B1 (en) * 1998-03-26 2001-03-06 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
JP3917355B2 (ja) * 2000-09-21 2007-05-23 株式会社東芝 半導体装置およびその製造方法
JP3780189B2 (ja) * 2001-09-25 2006-05-31 富士通株式会社 半導体装置の製造方法及び半導体装置
US6933586B2 (en) * 2001-12-13 2005-08-23 International Business Machines Corporation Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens
US6525428B1 (en) * 2002-06-28 2003-02-25 Advance Micro Devices, Inc. Graded low-k middle-etch stop layer for dual-inlaid patterning
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric

Also Published As

Publication number Publication date
JP3715626B2 (ja) 2005-11-09
TW200425228A (en) 2004-11-16
TWI236041B (en) 2005-07-11
US20040175930A1 (en) 2004-09-09
CN1518092A (zh) 2004-08-04
US6962870B2 (en) 2005-11-08
JP2004221498A (ja) 2004-08-05

Similar Documents

Publication Publication Date Title
CN1290186C (zh) 半导体器件及其制造方法
CN1518075A (zh) 有机绝缘膜、其制造方法、使用该有机绝缘膜的半导体器件及其制造方法
CN1835226A (zh) 半导体器件及其制造方法
CN1832132A (zh) 半导体装置及其制造方法
CN1826687A (zh) 布线结构及其制造方法
CN1956173A (zh) 半导体器件以及其制造方法
CN1293622C (zh) 半导体器件及其制造方法
CN1139122C (zh) 半导体器件及其制造方法
CN1231970C (zh) 半导体器件
CN1536660A (zh) 半导体器件及其制造方法
CN1280890C (zh) 半导体器件及其制造方法
CN1222030C (zh) 制造具有碳化硅膜的半导体器件的方法
CN1452244A (zh) 半导体器件
CN1684255A (zh) 半导体器件及其制造方法
CN1476072A (zh) 半导体器件
CN1701418A (zh) 半导体器件的制造方法、半导体晶片及半导体器件
CN1493087A (zh) 消去光刻胶与osg之间的反应的方法
CN1542958A (zh) 半导体器件及其制造方法
CN1716589A (zh) 半导体器件
CN1446374A (zh) 低介电氮化硅膜及其制造方法和半导体器件及其制造工艺
CN1893070A (zh) 有利于提高抗水性和抗氧化性的半导体器件
CN1614764A (zh) 半导体器件的制造方法
CN1519926A (zh) 半导体器件及其制造方法
CN101038873A (zh) 半导体装置的制造方法
US7602061B2 (en) Semiconductor device and method for manufacturing semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20061018

Termination date: 20130116