CN1217568A - 带半球形晶粒的电容器的制造方法 - Google Patents

带半球形晶粒的电容器的制造方法 Download PDF

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Abstract

本发明提供一种控制HSG的均匀形成和防止杂质耗尽的大容量电容器的制造方法,其步骤是:形成连接到半导体衬底上的下电极形成区域的第一非晶硅层;在第一非晶硅层上形成第二非晶硅层;在第二非晶硅层上形成第三非晶硅层;腐蚀部分第一非晶硅层和部分第三非晶硅层并露出它们;在第一非晶硅层和第三非晶硅层的表面上形成微小的半球形晶粒(HSG);以及通过退火将杂质扩散到HSG内由此形成下电极。

Description

带半球形晶粒的电容器的制造方法
本发明涉及制造电容器的方法,特别涉及在下电极表面形成半球形晶粒(HSG)的电容器的制造方法。
从1MB DRAM的时代到目前,已广泛使用非晶硅膜作为电极的堆叠电容器作为DRAM单元。然而,在常规结构中,通过减少单元尺寸很难保持足够的电容值并同时提高集成度。由此,现已研究了有效地增加下电极的表面面积(与上电极相对的面积)的方法,例如,将下电极制成圆柱形的方法,或在电极的表面上形成HSG的方法。
制造这种电容器的常规方法的例子显示在图3和4中。
圆柱形叠置电容器制造方法的一个例子显示在图3(a)和3(b)中。首先,生长掺磷的非晶硅层38,由此通过节点接触孔37连接到漏极区域(未显示),然后将该层腐蚀成圆柱形(图3(a))。此后,用硅分子束等照射它的表面形成HSG生长核,使所得结构退火以生长HSG39(3(b)),形成下电极。
具有淀积双层膜步骤的电容器制造方法的另一个例子显示在图4(a)到4(c)中。首先,生长掺磷的非晶硅层42,由此通过节点接触孔41连接到漏极区域(未显示),然后将该层腐蚀成圆柱形(图4(a))。随后,在它的整个表面上生长非掺杂的硅层43(图4(b))。接下来,使用该非掺杂的硅层作为基底,对该层施加硅分子束,形成HSG生长核,然后进行退火处理形成HSG44。此后,对所得结构进行深腐蚀处理隔离叠置的电极,然后进行退火处理形成下电极(图4(c))。
在第一个现有技术中,下电极为圆柱形。由此,杂质的绝对量容易不足,形成HSG后,没有足够的杂质浓度扩散到生长的HSG部分内,容易产生耗尽的问题。为了避免耗尽的问题,需要提高掺杂的硅层内的杂质浓度,作为形成HSG的基底。然而,此时HSG的生长速率降低。特别是,如果杂质浓度高于规定级别,将产生很难形成HSG的问题。这有可能是由于磷沉淀在掺杂的硅表面上,阻碍了硅的表面迁移。此外,从不能充分自由地选择确定HSG的密度和尺寸的参数的方面来看,还存在需要改进的地方。
在第二个现有技术中,非掺杂的硅层淀积在掺磷的硅层的整个表面上,因此,在生长HSG之后,需要进行深腐蚀以分离各电极。此时,出现HSG和圆柱形部分自身损伤的更严重的问题。如果选择性地形成非掺杂的硅层,那么深腐蚀处理将不必要。然而此时,出现了非掺杂的硅层厚度受限制的问题。具体地,如果膜的厚度变大,在非掺杂的硅层的生长中将失去选择性,使电极之间发生短路。由于这个原因,有必要使层的厚度通常为15nm以下。因此,不能得到需要尺寸的HSG。
在表面有HSG的下电极的制造中要克服以上提到的问题,本发明的一个目的是通过适当而均匀地控制HSG的尺寸并防止杂质的耗尽,可以实现具有高电容值的电容器。
本发明制造电容器的方法包括以下步骤:形成第一非晶硅层的步骤;在第一非晶硅层上形成第二非晶硅层的步骤;以及使用第一非晶硅层作为生长的终止层,在第二非晶硅层的表面上生长半球形晶粒(HSG)的步骤。
由于第一非晶硅层起终止层的作用,防止HSG生长到不需要的较大的尺寸,因此可以满意地保持HSG的形状。
此外,通过使第一非晶硅层中的杂质浓度小于第二非晶硅层中的杂质浓度,第二非晶硅层变成为HSG生长提供硅的源,第一非晶硅层变成提供杂质以使HSG有导电性的源,提高了HSG的生长速率。此外,由于杂质容易扩散到HSG中,因此可以形成具有良好特性的HSG。
图1(a)到1(f)为根据本发明电容器制造方法的第一实施例中步骤的示意性剖面图。
图2(a)到2(f)为根据本发明电容器制造方法的第二实施例中步骤的示意性剖面图。
图3(a)和3(b)为制造电容器的常规方法中步骤的示意性剖面图。
图4(a)到4(c)为制造电容器的常规方法中步骤的示意性剖面图。
图5(a)到5(d)为根据本发明电容器制造方法的第三实施例中步骤的示意性剖面图。
图6为具有翼片结构的下电极的示意图。
下面参考附图介绍本发明的实施例。
参考图1(a)到1(f),在p型硅衬底1的表面上选择性地淀积第一元件隔离膜3和栅氧化膜,形成同样起字线作用的多个栅电极4。此外,形成多个N型扩散层区域2。接下来,在它的整个表面上形成层间介质层,然后形成连接到源区的位线。此外,在它的整个表面上形成层间介质层。随后,形成到达漏区的节点接触孔,通过节点接触孔,生长连接到扩散层区域2的N型掺杂的非晶硅。然后进行深腐蚀处理形成电容器接触栓6。此后,在整个表面上,生长40nm厚的氮化硅7、800nm厚的硼磷硅玻璃(BPSG)8和50nm厚的非掺杂的硅酸盐玻璃(NSG)9(图1(a))。
接下来,腐蚀氮化硅7、BPSG8和NSG9的规定部分,露出部分非掺杂的非晶硅6(图1(b))。
之后,形成第一非晶硅层10连接到掺杂非晶硅6的至少一部分,然后在其上形成第二非晶硅层11和第三非晶硅层12(图1(c))。这里,将第一非晶硅层和第三非晶硅层形成为非掺杂的硅层,第二非晶硅层形成为磷浓度为4.0×1020原子/cm3的掺杂硅层。关于各层的厚度,第一和第三非晶硅层的厚度分别为20nm,第二非晶硅层的厚度为60nm。通过LP-CVD法淀积各层。在第一和第三非晶硅层的形成中,SiH4用做组分气体。形成第二非晶硅层时,进一步将PH3添加其中,通过控制PH3的局部压力控制磷浓度。
随后,将二氧化硅13施加到第三非晶硅层并在400℃下退火(图1(d)),然后腐蚀部分二氧化硅13和第一、第二和第三硅层并除去(图1(e))。
接下来,通过湿或干腐蚀除去氧化膜,之后除去氮化膜,由此露出至少一部分第一非晶硅层10和至少一部分第三非晶硅层12。
此后,将部分第一和第二非晶硅层转变为由微小半球形晶粒组成的掺杂的多晶硅14(HSG)。即,进行处理形成HSG。
如上所述形成叠置电容器的下电极。当通过电子显微镜观察下电极的表面时,可以证实均匀并高密度地形成约60nm晶粒尺寸的HSG。
以上述方式形成下电极后,通过公知的LP-CVD法淀积6.5nm厚的氮化膜作为介质膜,然后通过在800℃进行35分钟的高温氧化将部分氮化膜转变为氧化膜。此时,磷已扩散到转换为HSG的部分中。
接下来,通过公知的LP-CVD法淀积含3.0×1020原子/cm3的磷作为杂质的掺杂硅膜作为上电极,完成电容器。可以证实完成的电容器显示出抑制了杂质的耗尽,并具有足够的电容值。在本实施例中,下电极通过电容器接触栓27连接到扩散层区域。然而,电容器具有下电极直接连接到形成在衬底上的下电极形成区域上的结构。
下面介绍第二个实施例。
首先,将在p型硅衬底21的表面上选择性地淀积元件隔离膜23和栅氧化膜,形成同样起字线作用的多个栅电极24。此外,形成多个N型扩散层区域22。接下来,在它的整个表面上形成层间介质层,然后形成连接到源区的位线。接着,在它的整个表面上形成层间介质层。随后,形成到达漏区的节点接触孔,通过节点接触孔,生长连接到漏区的N型扩散非晶硅28,形成电容器接触栓37。此后,在整个表面上,生长800nm厚的BPSG 29和50nm厚的NSG 20(图2(a))。
接下来,腐蚀掺杂的非晶硅28、BPSG 29和NSG 20的规定部分露出部分非掺杂的非晶硅28的部分侧面(图2(b))。
之后,形成第一非晶硅层30,连接到掺杂非晶硅28的侧面,然后在其上形成第二非晶硅层31和第三非晶硅层32(图2(c))。这里,将第一非晶硅层和第三非晶层形成为非掺杂的硅层,第二非晶硅层形成为掺杂硅层。关于各层的厚度,第一和第三非晶硅层的厚度分别为20nm,第二非晶硅层的厚度为60nm。通过LP-CVD法淀积各层。在第一和第三非晶硅层的形成中,SiH4用做组分气体。形成第二非晶硅层时,进一步将PH3添加其中,通过控制PH3的局部压力控制磷浓度。在本实施例中,第一非晶硅层和第三非晶硅层制成非掺杂硅层,但为免HSG生长的速率太快而难以控制,在这些层中的杂质浓度可为例如约1×1020原子/cm3
随后,将部分第一、第二和第三硅层腐蚀并除去(图2(d))。
接下来,通过BPSG 29和NSG 26之间腐蚀速率的差异除去BPSG29,由此露出至少一部分第一非晶硅层30和至少一部分的第三非晶硅层32(图2(e))。
此后,将部分第一和第三非晶硅层转变为由微小半球形晶粒组成的掺杂的多晶硅34(HSG)。即,进行处理形成HSG(图2(f))。
如上所述形成叠置电容器的下电极。当通过电子显微镜观察下电极的表面时,可以证实均匀并高密度地形成约60nm晶粒尺寸的HSG。
以上述方式形成下电极后,通过公知的LP-CVD法淀积6.5nm厚的氮化物膜作为介质膜,然后通过在800℃进行35分钟的高温氧化将部分氮化物膜转变为氧化物膜。此时,磷扩散到转变为HSG的部分中。
接下来,通过公知的LP-CVD法淀积含3.0×1022原子/cm3的磷作为杂质的掺杂硅层作为上电极,完成电容器。可以证实完成的电容器显示出抑制了杂质的耗尽,并具有足够的电容值。
下面参考图5和6,介绍第三实施例,其中本发明制造电容器的方法适用于翼片型叠置的电容器。
首先,用氮化硅膜61覆盖硅衬底60的整个表面,通过CVD法在通常的条件下在其上淀积SiO2膜62。此外,在其上依次形成:第一非晶硅层63、第二掺杂的非晶硅膜64和第三非晶硅层65。将第一和第三非晶硅层中的杂质浓度设定为小于第二非晶硅层杂质浓度的值。随后,通过CVD法在通常的条件下在第三非晶硅层65上形成SiO2膜66(图5(a))。接下来,以露出硅衬底60上的下电极形成区域的方式形成开口(图5(b))。此后,在它的整个表面上连续地形成第一硅层、第二掺杂的非晶硅层和第三非晶硅层(图5(c))。在该步骤中,与以上的方式相同,将第一和第三非晶硅层中的杂质浓度设定为小于第二非晶硅层杂质浓度的值。接下来,将第二和第三非晶硅层、SiO2膜62和66构图成需要的图形,然后将SiO2膜62和66腐蚀并除去。最后,在第一和第三非晶硅层的表面上形成HSG67,完成电容器的下电极(图5(d))。
在这些实施例叠置的电容器的下电极中,由微小半球形晶粒(HSG)组成非晶硅膜形成在它们的表面上。HSG和晶粒尺寸优选从30到90nm,最好从50到70nm。
在第一非晶硅层和第三非晶硅层中,它们的杂质浓度和膜厚度基本上相同。以此方式,HSG膜均匀地形成在电极的整个表面上。
第一和第三非晶硅膜起为HSG生长提供硅的源的功能。它们的杂质浓度至少低于第二非晶硅层的杂质浓度。从防止由于结晶阻碍HSG生长以便在短时间内有效地生长HSG的观点来看,杂质浓度优选为1.5×1020原子/cm3以下,最好1.0×1020原子/cm3以下。从仅防止阻碍HSG生长的观点来看,非掺杂层(杂质浓度:约0原子/cm3)最优选。然而,存在依靠生长条件很难控制HSG生长速率的情况,在这些情况中,优选含有杂质浓度在以上提到的浓度范围内的杂质。对于杂质,可以使用磷、砷、硼等。
第一非晶硅层和第三非晶硅层的厚度根据HSG的晶粒尺寸设置为合适的值,但优选5nm以上和25nm以下。以此方式,可以将HSG生长到足够的尺寸,并避免如限制HSG在HSG硅和非晶硅层的界面内生成等的问题。
第二非晶硅层的杂质浓度优选2.0×1020原子/cm3以上和8.0×1020原子/cm3以下。使用这种浓度,可以有效地防止HSG中杂质的耗尽,并防止磷的不均匀的沉积和通过非晶硅的结晶阻止HSG生长。
对于本发明中HSG的形成方法,可以使用退火法或选择性HSG法或类似方法。例如500-600℃的退火方法包括用HF可选处理并随后退火适当时间以生长HSG的步骤。选择性HSG法包括用HF选择处理并随后用如硅烷、乙硅烷等的硅分子束照射,由此形成作为HSG生长核的微晶,并生长微晶以便生长HSG的步骤。在这两种方法中,生长HSG后,可选择进行热处理以将杂质扩散到HSG内。
在形成HSG的这些方法中,从容易控制HSG的密度和晶粒尺寸的角度来看,选择性HSG法为优选。换句话说,在根据本发明制造电容器的方法中,优选在至少一部分第一非晶硅层和至少部分第三非晶硅层上形成含有作为HSG生长核的微晶的非掺杂非晶硅层,随后在高真空室或惰性气氛中对所得结构退火而形成HSG的方法。通过用硅烷、乙硅烷等照射制备含有微晶的非掺杂非晶硅层,微晶将作为HSG生长核。
如上所述,根据本发明制备电容器的方法,由于下电极制成包括第一、第二和第三非晶硅层的三层结构,而且第一和第三非晶硅层中的杂质浓度设定为低于第二掺杂的非晶硅层中的杂质浓度,所以可以均匀地生长HSG到足够的尺寸并防止由于结晶阻止HSG生长。此外,可以高准确性地控制HSG的尺寸和密度,是由于第二非晶硅层起HSG生长的终止层的作用。此外,可以克服第一和第三非晶硅层被HSG生长消耗导致结构变弱的问题。
此外,由于以上提到的三层结构在形成叠置之前、例如就在形成沟槽之后形成,可以避免现有技术中HSG在深腐蚀处理中损伤。
而且,在本发明形成硅表面的方法中,形成含有杂质的第一非晶硅层之后,具有杂质浓度比第一层中的低的第二非晶硅层形成在第一层上,然后HSG形成在它的表面内,由此,第一非晶硅层可以起HSG生长的终止层的作用,由此可以高准确性地控制HSG的尺寸和密度。

Claims (11)

1.一种电容器的制造方法,包括:
形成连接到半导体衬底上的下电极形成区域的第一非晶硅层的步骤;
在第一非晶硅层上形成第二非晶硅层的步骤;
在第二非晶硅层上形成第三非晶硅层的步骤;
腐蚀部分第一非晶硅层和部分第三非晶硅层并露出它们的步骤;
在第一非晶硅层和第三非晶硅层的表面上形成微小的半球形晶粒(HSG)的HSG形成步骤;以及
通过退火将杂质扩散到HSG内由此形成下电极的步骤。
2.根据权利要求1电容器的制造方法,其特征在于,形成第一非晶硅层和第三非晶硅层,使它们的杂质浓度低于第二非晶硅层中的杂质浓度。
3.根据权利要求2电容器的制造方法,其特征在于,第一非晶硅层的膜厚度和杂质浓度基本上与第三非晶硅层的膜厚度和杂质浓度相同。
4.根据权利要求1电容器的制造方法,其特征在于,所述HSG形成步骤包括在第一非晶硅层和第三非晶硅层的表面上形成含有将作为HSG生长核的微晶的非掺杂非晶硅层的步骤,和退火的步骤。
5.根据权利要求1电容器的制造方法,其特征在于,所述HSG形成步骤包括用硅分子束照射第一非晶硅层和第三非晶硅层的步骤,和退火的步骤。
6.一种电容器的制造方法,包括:
在一种导电型半导体衬底的表面上选择性地形成场氧化膜、栅氧化膜和栅电极,形成相反导电类型扩散区的步骤;
在它的整个表面上形成层间介质并随后形成到达扩散区的节点接触孔的步骤;
通过节点接触孔形成连接到扩散区的第一非晶硅层的步骤;
形成连接到第一非晶硅层的第二非晶硅层的步骤;
在第一非晶硅层上形成第三非晶硅层的步骤;
在第三非晶硅层上形成第四非晶硅层的步骤;
腐蚀部分第二非晶硅层和部分第四非晶硅层并露出它们的步骤;
在第二非晶硅层和第四非晶硅层的表面上形成微小的半球形晶粒(HSG)的步骤;以及
通过退火将杂质扩散到HSG内由此形成下电极的步骤。
7.根据权利要求6电容器的制造方法,其特征在于,形成第二非晶硅层和第四非晶硅层,使它们的杂质浓度低于第三非晶硅层中的杂质浓度。
8.根据权利要求6电容器的制造方法,其中所述HSG形成步骤包括在第二非晶硅层和第四非晶硅层的表面上形成含有将作为HSG生长核的微晶的非掺杂非晶硅层的步骤,和退火的步骤。
9.一种电容器的制造方法,包括:
形成含杂质的第一非晶硅层。随后在其上形成含杂质浓度比第一非晶硅层的低的第二非晶硅层的步骤;和
在第二非晶硅层的表面上形成微小半球形晶粒(HSG)的步骤;和
通过退火将杂质扩散到HSG内的步骤。
10.一种电容器的制造方法,包括:
形成第一非晶硅层的步骤;
在第一非晶硅层上形成第二非晶硅层的步骤;以及
使用第一非晶硅层作为生长的终止层,在第二非晶硅层的表面上生长半球形晶粒(HSG)的步骤。
11.根据权利要求10电容器的制造方法,其中第一非晶硅层内的杂质浓度高于第二非晶硅层内的杂质浓度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100414686C (zh) * 2003-12-03 2008-08-27 茂德科技股份有限公司 去除深沟槽结构中半球形晶粒硅层的方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363083B1 (ko) * 1999-01-20 2002-11-30 삼성전자 주식회사 반구형 그레인 커패시터 및 그 형성방법
JP3466102B2 (ja) * 1999-03-12 2003-11-10 沖電気工業株式会社 半導体装置及び半導体装置の製造方法
JP3246476B2 (ja) * 1999-06-01 2002-01-15 日本電気株式会社 容量素子の製造方法、及び、容量素子
US6420190B1 (en) 1999-06-04 2002-07-16 Seiko Epson Corporation Method of manufacturing ferroelectric memory device
KR20010005040A (ko) * 1999-06-30 2001-01-15 김영환 반도체 메모리소자의 커패시터 전하저장전극 형성방법
JP2001203334A (ja) 1999-11-10 2001-07-27 Mitsubishi Electric Corp キャパシタを有する半導体装置およびその製造方法
TW423153B (en) * 1999-11-18 2001-02-21 Taiwan Semiconductor Mfg Manufacturing method of the bottom electrode of DRAM capacitor
KR100606382B1 (ko) * 1999-12-28 2006-07-31 주식회사 하이닉스반도체 엠피에스를 이용한 실린더형 캐패시터 형성 방법 및 그를구비하는 반도체 소자
KR100338822B1 (ko) * 1999-12-30 2002-05-31 박종섭 반도체장치의 스토리지노드 전극 제조방법
KR100319170B1 (ko) * 1999-12-30 2001-12-29 박종섭 반도체소자의 캐패시터 형성방법
KR100345675B1 (ko) * 1999-12-30 2002-07-24 주식회사 하이닉스반도체 선택적 반구형 실리콘 그레인을 사용한 반도체 소자의전하저장 전극 형성방법
KR20010059998A (ko) * 1999-12-31 2001-07-06 박종섭 반도체소자의 캐패시터 형성방법
KR100351455B1 (ko) * 1999-12-31 2002-09-09 주식회사 하이닉스반도체 반도체장치의 스토리지노드 전극 형성방법
KR100379331B1 (ko) * 2000-01-25 2003-04-10 주식회사 하이닉스반도체 커패시터 하부 전극 및 그 제조 방법
KR100587046B1 (ko) * 2000-05-31 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 전하저장 전극 제조 방법
DE10034005A1 (de) * 2000-07-07 2002-01-24 Infineon Technologies Ag Verfahren zum Erzeugen von Mikro-Rauhigkeiten auf einer Oberfläche
TW475207B (en) * 2000-07-24 2002-02-01 United Microelectronics Corp Method to improve hump phenomenon on surface of doped polysilicon layer
JP2002043547A (ja) * 2000-07-28 2002-02-08 Nec Kyushu Ltd 半導体装置およびその製造方法
KR100407987B1 (ko) * 2000-12-21 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR20020061064A (ko) * 2001-01-12 2002-07-22 동부전자 주식회사 반도체장치의 스토리지노드 전극 제조방법
KR20020082544A (ko) * 2001-04-24 2002-10-31 주식회사 하이닉스반도체 반도체 소자의 캐패시터 하부 전극 형성방법
JP2003282733A (ja) 2002-03-26 2003-10-03 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
KR100429373B1 (ko) * 2002-04-24 2004-04-29 주식회사 하이닉스반도체 반도체소자의 커패시터 형성방법
KR100940112B1 (ko) * 2002-12-03 2010-02-02 매그나칩 반도체 유한회사 반도체소자의 아날로그 커패시터 제조방법
KR100620660B1 (ko) * 2004-06-17 2006-09-14 주식회사 하이닉스반도체 반도체 소자의 저장전극 제조 방법
US7538006B1 (en) * 2008-05-24 2009-05-26 International Business Machines Corporation Annular damascene vertical natural capacitor
US20100271962A1 (en) * 2009-04-22 2010-10-28 Motorola, Inc. Available backhaul bandwidth estimation in a femto-cell communication network
KR100992800B1 (ko) 2010-05-14 2010-11-08 주식회사 지씨에이치앤피 미량의 진세노사이드 성분이 증가된 신규한 가공인삼 또는 가공인삼추출물의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3039173B2 (ja) 1993-01-06 2000-05-08 日本電気株式会社 スタックト型dramのストレージノード電極の形成方法
JPH0714993A (ja) 1993-06-18 1995-01-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR0131744B1 (ko) * 1993-12-28 1998-04-15 김주용 반도체 소자의 캐패시터 제조방법
US5418180A (en) 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
JP2833545B2 (ja) 1995-03-06 1998-12-09 日本電気株式会社 半導体装置の製造方法
JP2827958B2 (ja) 1995-04-27 1998-11-25 日本電気株式会社 半導体記憶装置の容量素子の製造方法
JPH09298284A (ja) * 1996-05-09 1997-11-18 Nec Corp 半導体容量素子の形成方法
TW420871B (en) * 1999-01-08 2001-02-01 Taiwan Semiconductor Mfg Process for improving the characteristics of stack capacitors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100414686C (zh) * 2003-12-03 2008-08-27 茂德科技股份有限公司 去除深沟槽结构中半球形晶粒硅层的方法

Also Published As

Publication number Publication date
KR100281262B1 (ko) 2001-02-01
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