CN1215747C - 通路孔镀铜的方法 - Google Patents

通路孔镀铜的方法 Download PDF

Info

Publication number
CN1215747C
CN1215747C CNB021429936A CN02142993A CN1215747C CN 1215747 C CN1215747 C CN 1215747C CN B021429936 A CNB021429936 A CN B021429936A CN 02142993 A CN02142993 A CN 02142993A CN 1215747 C CN1215747 C CN 1215747C
Authority
CN
China
Prior art keywords
via hole
plating
current density
carry out
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021429936A
Other languages
English (en)
Other versions
CN1402608A (zh
Inventor
下俊久
井上敏树
熊谷京子
加藤祥文
吉田贵司
日高理仲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Industries Corp
Original Assignee
Toyoda Automatic Loom Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Automatic Loom Works Ltd filed Critical Toyoda Automatic Loom Works Ltd
Publication of CN1402608A publication Critical patent/CN1402608A/zh
Application granted granted Critical
Publication of CN1215747C publication Critical patent/CN1215747C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1492—Periodical treatments, e.g. pulse plating of through-holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/421—Blind plated via connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供一种在多层基底上形成通路孔(13)的镀铜法，所述通路孔(13)与多层基底的导电层相互连接，该方法包括在通路孔(13)的内壁上进行化学镀铜；之后在通路孔(13)的内壁上进行电解镀铜，其中电解镀铜包括第一阶段和第二阶段，所述第一阶段是在电流密度等于或小于1.5A/dm2下进行的从而使沉积的铜膜具有1μm或更大的厚度，所述的第二阶段是在电流密度高于第一阶段电流密度的情况下进行的。

Description

通路孔镀铜的方法
                        发明领域
本发明涉及镀铜法，更确切地说，本发明涉及用于在多层基底中将接线层(导体层)相互连接的通路孔镀铜的方法。
                        发明背景
可使用组合线路板来增加多层线路板(多层基底)的密度。组合线路板是用通路孔来互相连接接线层的。如果通路孔仅用于连接两层的话，通路孔的内壁就不需要镀覆。但是，当将三层或多层相互连接时，未填充镀覆金属的通路孔31就必须按图4(a)所示被替换。另一方面，填充了镀覆金属32的通路孔31可按图4(b)所示来层叠，从而在线路的配置上可获得较高的自由度。
传统通路孔的直径大约为100μm，以便在各层间未在其内镀覆的通路孔不会阻碍导电。但当通路孔具有较小的直径时，未在其内镀覆的通路孔会使电阻增加从而妨碍了各层间的导电性。
为将各层用填充镀覆的通路孔连接起来，在树脂绝缘层中形成通路孔后，可进行油污去除法和催化剂涂覆法。之后，在通路孔的底部和内壁上形成化学镀铜层。然后，通过电解镀铜在通路孔中形成填充镀覆层。
为进一步增加多层基底的密度，可考虑将通路孔的直径降低到小于70μm。具体地说，可考虑将通路孔的直径降低到40μm或20μm。
在传统的电解镀铜法中，电解镀铜需要在低电流密度(例如，100分钟在1A/dm2)下进行一延长期以保持填充镀覆的通路孔可靠性在预定的标准之上。因此，传统方法的生产率是很低的。如果在短时间内仅靠简单地增加电流密度来完成通路孔的填充镀覆的话，那么大部分通路孔将不能满足热冲击试验的要求，该项试验是通路孔可靠性试验当中的一项。热冲击试验包括在-55℃和125℃的液体中浸渍1000个循环，每个循环3分钟，当其进行时，可测得电阻的变化率在±10％以内。
                        发明概述
本发明的目的是提供一种通路孔镀铜的方法，即使通路孔的直径在40μm的情况下，用该方法也能在短时间内可靠地实现填充镀覆通路孔。
为实现上述和其它目的，本发明提供了一种镀铜法用以在多层基底上形成通路孔。该通路孔将多层基底的导电层相互连接起来。该方法包括：在通路孔的内壁上进行化学镀铜；之后在通路孔的内壁上进行电解镀铜，其中电解镀铜包括第一阶段和第二阶段，所述第一阶段是在电流密度等于或小于1.5A/dm2下进行的从而使沉积的铜膜具有1μm或更大的厚度，所述的第二阶段是在电流密度高于第一阶段电流密度的情况下进行的。
本发明还提供另一种在多层基底上形成通路孔的镀铜法。该通路孔将多层基底的导电层相互连接起来。该方法包括：在通路孔的内壁上进行化学镀铜；之后在通路孔的内壁上进行电解镀铜，其中电解镀铜包括第一阶段和第二阶段，所述第一阶段是在低电流密度下进行的，所述的第二阶段是在电流密度高于第一阶段镀覆的电流密度的情况下进行的，其中在每个阶段，交替地供给正脉冲和负脉冲，并且正脉冲的传导量要大于负脉冲的传导量。
本发明的其它方面和优点在参照附图进行下述描述以及通过实施例对本发明原理进行说明后将变得一目了然。
                        附图简述
本发明的目的和优点在结合附图进行优选实施方案的描述后可被人们更好的理解，其中：
图1(a)～1(d)是示意性截面图，它显示的是根据本发明的一个实施方案，通路孔的填充镀覆层的形成过程。
图2(a)的时间图显示了在图1(a)～1(c)的步骤中的镀覆条件；
图2(b)的时间图表显示了在图1(a)～1(c)的步骤中的脉冲镀覆条件；
图3(a)是用于在图1(a)～1(c)的步骤中进行可靠性评估的基底的截面示意图；
图3(b)是用于解释通路孔填充系数的通路孔的截面示意图；
图4(a)是当通路孔未经受填充镀覆时的截面示意图；
图4(b)是当现有技术的通路孔被填充镀覆时的截面示意图。
                    优选实施方案详述
本发明形成通路孔方法的一个实施方案将参照图1(a)～3(b)在下面进行描述。在该实施方案中，所形成通路孔的直径为40μm。
为了形成填充镀覆的通路孔从而在多层基底的上侧和下侧上形成电连接的导电层，首先将绝缘层12形成在底部导电层11a上，然后，通过激光辐射形成通路孔13，正如图1(a)所示。接着进行油污去除法。然后在通路孔13的内壁和形成导电层11b的上层上进行催化剂涂覆步骤和化学镀铜步骤以形成薄的化学镀铜层14，正如图1(b)所示的那样。
接着进行电解镀铜步骤。电解镀铜步骤是分两步进行的。如图2(a)所示，在第一步中，电解镀铜是在低的电流密度下进行预定的时间，在第二步中，镀覆是在高电流密度下进行的。第一步的镀覆是在化学镀铜层14上形成预定厚度的密实的电解镀铜层15，如图1(c)所示。之后，第二步的镀覆在如图1(d)所示的电解镀铜层15上形成填充镀覆层16以填充通路孔13的剩余部分。在图1(c)和1(d)中，清楚的说明了化学镀铜层14，电解镀铜层15和填充镀覆层16。但在现实情况中，层的界面不象所说明的那样能清楚的区别开来。
电解镀铜是在镀覆浴所允许的电流范围内的电流密度下进行的。第一步的镀覆是在电流密度等于或小于1.5A/dm2下进行的以使沉积铜的厚度为1μm或更大，优选为1.5～2.0μm。之后，第二步镀覆在电流密度高于第一步镀覆的电流密度下进行。虽然第二步镀覆的电流密度取决于电解镀铜中镀覆浴的组成，但其优选为3A/dm2的数量级从而在总共约30分钟的时间内完成电解镀铜。
图2(a)是在电解镀铜中电流值(I)和时间(t)的关系图。图2(b)是在脉冲镀覆过程中，供给电流值变化的示意图。图2(a)的时标与图2(b)的不同。
如图2(b)所示，电解镀铜是用脉冲镀覆进行的，它包括使正脉冲和负脉冲交替进行，所述正脉冲具有较大的传导量。脉冲镀覆的t1/t2比，即正脉冲的传导时间t1与负脉冲的传导时间t2的比，被设定为8/1～20/1。每个传导时间t1被设定为约40～60ms。设定的每个传导时间t1太短会引起脉冲频繁的切换，因此，要予以避免。设定的每个传导时间t1如果低于预定时间的话，会降低镀覆层的质量，因此，这也是人们所不希望见到的。
脉冲镀覆的F/R比，即正脉冲电流值F与负脉冲电流值R的比被设定为1/2～1/5之间。
本发明将结合实施例和比较例在下面作更加详细地描述。
首先，评估如图3(a)所示由许多通路孔13形成的基底。之后，在改变镀覆条件后进行通路孔13的填充镀覆。在实施例和比较例中，油污去除过程，催化剂涂覆步骤和化学镀铜步骤是在已知的加工条件下进行的。向电解镀铜的镀覆浴中添加作为添加剂的Impulse H(商品名)增白剂和由Atotech制造的匀平剂。其各自的剂量分别为增白剂：2.5ml/l，匀平剂：8ml/l，这是由制造商推荐的。
之后，对90％以上的所得样品的填充系数进行由表1所示四项组成的可靠性评估，即高温测试，高温/高湿度测试，热冲击测试和焊接热测试。
填充系数由公式表示为：填充系数＝(L1/L2)×100(％)，其中，L1为导电层11a的上表面和通路孔13的填充镀覆层16上表面间的距离，L2为导电层11a和导电层11b的上表面间的距离。
表1
    项目     条件     评估标准
    高温测试     150℃×1000小时 电阻率变化率在±10％以内
    高温/高湿测试     85℃，85％RH×1000小时
    热冲击测试     -55℃，125℃(每次三分钟)×1000循环
    焊接热测试     280-290℃×30秒钟
在焊接热试验中，样品浸渍在280～290℃的焊接浴中预定的时间，例如30秒钟，之后冷却，然后测量其电阻。
在这四项评估测试中，比较例也经过了高温测试，高温/高湿测试和热冲击测试。但是，在热冲击测试中，比较例表现出低的成功率。在热冲击测试后，实施例的通路孔通过扫描电子显微镜观察。通过观察发现在实施例的填充镀覆层中枝晶的空隙和沉积，这表示在可靠性方面的低成功率。
表2示出了在实施例和比较例的热冲击试验中的镀覆条件以及通过率。
表2
  t1/t2(ms/ms)   F/R     A1*   A2*   T1(分钟 )   T2(分钟)   可靠性通过率(％)
实施例1   40/2   1/3     1     3     10     20     100
实施例2   40/2   1/3     1.5     3     8     20     100
实施例3   40/5   1/3     1     3     10     20     100
实施例4   60/2   1/3     1     3     10     20     100
实施例5   40/2   1/3     1     3     7     21     100
实施例6   40/2   1/5     1     3     10     20     100
实施例7   40/2   1/2     1     3     10     20     100
实施例8   40/8   1/2     1     3     10     20     100
比较例1   40/2   1/3     1     -     100     -     100
比较例2   DC   DC     1     3     10     45     45
比较例3   40/2   1/3     -     3     -     25     30
*：A/dm2
T1：在低电流密度下的镀覆时间
T2：在高电流密度下的镀覆时间
参考表2中的比较例1，在低电流密度(1A/dm2)下长时间(100分钟)电镀形成了具有足够可靠性的填充镀层。但是，比较例1所花费的时间太长。参考比较例2，用直流电两步法(低电流密度步骤和高电流密度步骤)对通路孔进行填充镀覆使镀覆时间缩短。但是，可靠性不足。参考比较例3，仅用高电流密度进行填充镀覆导致可靠性不足。
在实施例1～8中，具有100％可靠性的填充镀层在30分钟的镀覆时间内获得。特别是，观察通路孔的截面发现实施例1的镀层具有最佳的质量。
该说明性实施方案具有下述优点。
(1)当对通路孔13(该通路孔连接多层基底的上部和下部导电层)的内侧进行镀覆时，填充镀覆是在电流密度为1.5A/dm2(这是镀浴的许可电流范围)下进行，从而沉积厚度为1μm或更高的膜。而后，剩余的镀覆是在高于1.5A/dm2的电流密度下进行。因此，防止了枝晶晶体的沉积，并且在化学铜镀层14的表面上电镀上密实而均匀的铜。而且，在通路孔上没有影响可靠性的空隙，从而在短时间内镀覆了通路孔。
(2)电解镀铜采用脉冲镀覆进行，其中包括交替的正脉冲和负脉冲，其中正脉冲具有较大的传导量。因此，与采用高电流密度的直流电镀覆不同，防止了在每个通路孔13的开口处快速形成镀层。由此，每个通路孔13的开口未被堵塞，同时在通路孔13内仍留有空间。
(3)当进行电解镀铜时，第一步的低电流密度镀覆和第二步的高电流密度镀覆均包括交替的正脉冲和负脉冲，其中正脉冲具有较大的传导量。因此，在短时间内就款形成具有足够可靠性的填充镀层。
(4)脉冲镀覆的t1/t2比，即正脉冲的传导时间t1与负脉冲的传导时间t2的比设定为5/1～30/1。因此，镀覆可在稳定的方式下进行并且所形成的填充镀层16具有足够的可靠性。
(5)脉冲镀覆的F/R比，即正脉冲的电流值F与负脉冲的电流值R的比被设定为1/2～1/5。因此，镀覆可在稳定的方式下进行并且所形成的填充镀层16具有足够的可靠性。
本发明可以许多其他的具体形式来体现，这些形式均没有脱离本发明的精神或范围，这一点对于本领域的技术人员来说是显而易见的。特别是，本发明可用下面的形式来体现。
在用高电流密度镀覆中，电流密度不需要是恒定的。电流密度可以恒定的速率或离散的速率增加。例如，在高电流密度镀覆中设定平均电流密度到预定的值(例如，3A/dm2)，电流密度可从低于3A/dm2的值变化到高于3A/dm2的值。
为在镀覆浴许可的电流范围内用小于或等于1.5A/dm2的电流密度沉积1μm或更大的厚度，电解镀铜是用直流而不是用脉冲镀覆进行的，而后用脉冲镀覆在高电流密度下进行电解镀铜。
通路孔13的直径不限于40μm，本发明可应用在直径大于40μm的通路孔上或直径小于40μm的约为20μm的通路孔上。
因此，本发明的实施例和实施方案仅是说明性的而非限制性的并且本发明不限于上述描述，其内容可在所附权利要求的范围内改变。

Claims (5)

1.一种在多层基底上形成的通路孔(13)的镀铜法，所述通路孔(13)与多层基底的导电层相互连接，其特征在于：
在通路孔(13)的内壁上进行化学镀铜；
在进行化学镀铜之后，在通路孔(13)的内壁上进行电解镀铜，其中电解镀铜包括第一阶段和第二阶段，所述第一阶段是在电流密度不小于1.0A/dm2且不大于1.5A/dm2下进行的，从而使沉积的铜膜具有1μm或更大的厚度，其中所述的第二阶段是在电流密度高于第一阶段电流密度的情况下进行的，来形成填充镀覆层以填充所述通路孔的剩余部分，其中，所述第一阶段和第二阶段都是用脉冲镀覆进行的，其中正脉冲和负脉冲是交替供给的，并且正脉冲的传导量大于负脉冲的传导量。
2.根据权利要求1的方法，其特征在于正脉冲的传导时间与负脉冲的传导时间之比在5/1～30/1的范围内。
3.根据权利要求1的方法，其特征在于正脉冲的电流值与负脉冲的电流值之比在1/2～1/5的范围内。
4.根据权利要求1～3之一的方法，其特征在于，第一阶段是用1A/dm2电流密度进行的。
5.根据权利要求1～4之一的方法，其特征在于第二阶段是用3A/dm2的电流密度进行的。
CNB021429936A 2001-08-08 2002-08-07 通路孔镀铜的方法 Expired - Fee Related CN1215747C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP240276/2001 2001-08-08
JP2001240276A JP4000796B2 (ja) 2001-08-08 2001-08-08 ビアホールの銅メッキ方法

Publications (2)

Publication Number Publication Date
CN1402608A CN1402608A (zh) 2003-03-12
CN1215747C true CN1215747C (zh) 2005-08-17

Family

ID=19070913

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021429936A Expired - Fee Related CN1215747C (zh) 2001-08-08 2002-08-07 通路孔镀铜的方法

Country Status (6)

Country Link
US (1) US20030102223A1 (zh)
JP (1) JP4000796B2 (zh)
KR (1) KR100489744B1 (zh)
CN (1) CN1215747C (zh)
DE (1) DE10236200B4 (zh)
TW (1) TWI244882B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10355953B4 (de) * 2003-11-29 2005-10-20 Infineon Technologies Ag Verfahren zum Galvanisieren und Kontaktvorsprungsanordnung
DE102004045451B4 (de) * 2004-09-20 2007-05-03 Atotech Deutschland Gmbh Galvanisches Verfahren zum Füllen von Durchgangslöchern mit Metallen, insbesondere von Leiterplatten mit Kupfer
US20070148420A1 (en) * 2005-12-28 2007-06-28 Intel Corporation Method of making a substrate using laser assisted metallization and patterning with electroless plating without electrolytic plating
KR100728754B1 (ko) 2006-04-11 2007-06-19 삼성전기주식회사 범프를 이용한 인쇄회로기판 및 그 제조방법
CN103444275A (zh) * 2007-06-15 2013-12-11 美录德有限公司 印刷电路板制造用的镀铜填充方法以及使用该镀铜填充方法得到的印刷电路板
JP2010034197A (ja) * 2008-07-28 2010-02-12 Fujitsu Ltd ビルドアップ基板
JP5246103B2 (ja) * 2008-10-16 2013-07-24 大日本印刷株式会社 貫通電極基板の製造方法
JP5428280B2 (ja) * 2008-10-16 2014-02-26 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
US8500983B2 (en) 2009-05-27 2013-08-06 Novellus Systems, Inc. Pulse sequence for plating on thin seed layers
US9385035B2 (en) 2010-05-24 2016-07-05 Novellus Systems, Inc. Current ramping and current pulsing entry of substrates for electroplating
JP6350063B2 (ja) * 2013-10-09 2018-07-04 日立化成株式会社 多層配線基板
JP6350064B2 (ja) * 2013-10-09 2018-07-04 日立化成株式会社 多層配線基板の製造方法
JP6327463B2 (ja) 2013-10-09 2018-05-23 日立化成株式会社 多層配線基板の製造方法
EP2865787A1 (en) * 2013-10-22 2015-04-29 ATOTECH Deutschland GmbH Copper electroplating method
CN103957660A (zh) * 2014-04-30 2014-07-30 惠州市力道电子材料有限公司 含有填充铜柱的高导热陶瓷基板及其制备工艺
JP6641717B2 (ja) * 2015-04-08 2020-02-05 日立化成株式会社 多層配線基板の製造方法
JP2017199854A (ja) 2016-04-28 2017-11-02 Tdk株式会社 貫通配線基板
KR101935526B1 (ko) * 2017-07-28 2019-04-03 지엔이텍(주) 외부 충격에 강하게 버틸 수 있는 갭 서포터의 제조방법
KR101969647B1 (ko) * 2017-08-29 2019-04-16 주식회사 코리아써키트 포스트를 구비한 회로기판 제조방법
WO2019079199A1 (en) * 2017-10-19 2019-04-25 Lam Research Corporation MULTIBANIC PLACING OF A SINGLE METAL
JP7063095B2 (ja) * 2018-05-07 2022-05-09 住友電気工業株式会社 プリント配線板及びプリント配線板の製造方法
CN108966481A (zh) * 2018-06-25 2018-12-07 中国电子科技集团公司第二十九研究所 一种印制电路板屏蔽墙结构及其实现方法
CN110769616B (zh) * 2018-07-26 2022-08-02 健鼎（无锡）电子有限公司 电路板结构的制造方法
CN112996284A (zh) * 2021-02-18 2021-06-18 福立旺精密机电（中国）股份有限公司 Bga位电镀填盲孔工艺、采用该工艺得到的hdi板及应用hdi板的电子产品

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2393859A1 (fr) * 1977-06-10 1979-01-05 Sumitomo Naugatuck Procede de preparation d'un article metallise par placage
US4396467A (en) * 1980-10-27 1983-08-02 General Electric Company Periodic reverse current pulsing to form uniformly sized feed through conductors
JP2694802B2 (ja) * 1993-12-28 1997-12-24 日本電気株式会社 プリント配線板の製造方法
JP3481379B2 (ja) * 1995-08-23 2003-12-22 メック株式会社 電気めっき法
DE69842086D1 (de) * 1997-07-08 2011-02-17 Ibiden Co Ltd Gedruckte Leiterplatte umfassend Leiterbahnen für Lot-Anschlußflächen
US5972192A (en) * 1997-07-23 1999-10-26 Advanced Micro Devices, Inc. Pulse electroplating copper or copper alloys
KR20010088796A (ko) * 1998-09-03 2001-09-28 엔도 마사루 다층프린트배선판 및 그 제조방법
JP3177973B2 (ja) * 1999-01-28 2001-06-18 日本電気株式会社 半導体装置の製造方法
US6140241A (en) * 1999-03-18 2000-10-31 Taiwan Semiconductor Manufacturing Company Multi-step electrochemical copper deposition process with improved filling capability
US6340633B1 (en) * 1999-03-26 2002-01-22 Advanced Micro Devices, Inc. Method for ramped current density plating of semiconductor vias and trenches
KR20010015297A (ko) * 1999-07-12 2001-02-26 조셉 제이. 스위니 전기적 펄스 변조를 이용하는 고 종횡비 구조를 위한 전기화학적 증착
US6309528B1 (en) * 1999-10-15 2001-10-30 Faraday Technology Marketing Group, Llc Sequential electrodeposition of metals using modulated electric fields for manufacture of circuit boards having features of different sizes
JP3594894B2 (ja) * 2000-02-01 2004-12-02 新光電気工業株式会社 ビアフィリングめっき方法
US6872591B1 (en) * 2000-10-13 2005-03-29 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a conductive trace and a substrate
US6432821B1 (en) * 2000-12-18 2002-08-13 Intel Corporation Method of copper electroplating

Also Published As

Publication number Publication date
JP4000796B2 (ja) 2007-10-31
KR100489744B1 (ko) 2005-05-16
KR20030014628A (ko) 2003-02-19
DE10236200B4 (de) 2007-02-22
TWI244882B (en) 2005-12-01
JP2003060349A (ja) 2003-02-28
US20030102223A1 (en) 2003-06-05
CN1402608A (zh) 2003-03-12
DE10236200A1 (de) 2003-05-22

Similar Documents

Publication Publication Date Title
CN1215747C (zh) 通路孔镀铜的方法
US6884335B2 (en) Electroplating using DC current interruption and variable rotation rate
CN1246504C (zh) 在工件上电镀金属的装置和方法
US7084509B2 (en) Electronic package with filled blinds vias
JP2002527621A (ja) 変調電場を使用する小さい凹部での金属の電着
US20020038764A1 (en) Sequential electrodeposition of metals using modulated electric fields for manufacture of circuit boards having features of different sizes
US6344129B1 (en) Method for plating copper conductors and devices formed
US8552312B2 (en) Printed wiring board and method for manufacturing printed wiring board
US8409726B2 (en) Printed circuit board with multiple metallic layers and method of manufacturing the same
US20030010642A1 (en) Sequential electrodeposition of metals using modulated electric fields for manufacture of circuit boards having features of different sizes
JP2001200386A (ja) ビアフィリング方法
KR20010092658A (ko) 배선기판의 전해 도금 방법 및 배선기판의 전해 도금 장치
US7976956B2 (en) Laminated circuit board
CN1404120A (zh) 从通孔中除去污斑的方法
Wong et al. Metallization by plating for high-performance multichip modules
CN100353519C (zh) 在半导体器件中形成铜引线的方法
US20020090814A1 (en) Method for forming interconnects and semiconductor device
JP4354139B2 (ja) 配線基板の製造方法
KR20060046123A (ko) 순동 피복 동박 및 그 제조방법, 및 티에이비 테이프 및 그제조방법
JP4472673B2 (ja) 銅配線の製造方法及び銅めっき用電解液
US20230254979A1 (en) Wiring substrate and method for manufacturing wiring substrate
US20070048507A1 (en) Laminated circuit board
CN116133283A (zh) 一种高厚径比pcb的电镀加工方法及高厚径比pcb板
US20020079232A1 (en) Seed layer deposition
Kitahara et al. Effects of electroless copper plating on crystal continuity in via bottom

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050817

Termination date: 20100807