JP2002527621A

JP2002527621A - 変調電場を使用する小さい凹部での金属の電着

Info

Publication number: JP2002527621A
Application number: JP2000576078A
Authority: JP
Inventors: テイラー，イー．ジェニングス; ジェイ．サン，ジェニー; ツォウ，チェンドン
Original assignee: ファラデイテクノロジー，インコーポレイティド
Priority date: 1998-10-14
Filing date: 1999-10-14
Publication date: 2002-08-27
Also published as: AU1444300A; AU765242B2; EP1070159A4; CN1180133C; MXPA00005871A; WO2000022193A3; BR9906873A; KR20010033089A; US6303014B1; CA2314109A1; CN1342220A; EP1070159A1; WO2000022193A2

Abstract

(57)【要約】金属の層を、一般的に平滑で小さい凹部を有する導電性基材に電気メッキする。この凹部は、３５０μｍ以下、典型的に約５μｍ〜約３５０μｍの横方向の大きさを持つ。この電気メッキは、基材及び対電極を、電気メッキする金属のイオンを含有する電気メッキ浴に浸漬し、変調反転電流をこれらの電極間に流すことによって行う。この電流は、基材をカソードにするカソードパルス及び基材をアノードにするアノードパルスを含んでいる。このカソードパルスの使用率は約５０％未満であり、且つアノードパルスの使用率は約５０％超である。アノードパルスに対するカソードパルスの電荷移動比は、１よりも大きく、またこれらのパルスの頻度は約１０Ｈｚ〜約１２，０００Ｈｚである。

Description

【発明の詳細な説明】

【０００１】［発明の分野］本発明は金属の電着に関する。特に本発明は、基材表面の小さい又は微視的な
凹部への金属の電着、及び基材上での電着金属の均一な層の形成に関する。

【０００２】［従来技術の簡単な説明］コンピューター、移動電話、及び電子的な遊具等の電子機器は、コンポーネン
トを相互接続する導電性のトレースを有する回路板に、コンポーネントを取り付
けることによって長い間製造されてきた。

【０００３】そのような電子的な機器の製造に関して、経済及び技術の発達は、より多くの
数のコンポーネントを有するより小さいデバイスを産業界に求めている。半導体
デバイスのレベルでは、超大規模集積回路（ＶＬＳＩ）は、横幅が数ｍｍ以下の
大きさの１つの半導体チップ上に数百万個までのトランジスターが存在するチッ
プを作っている。そのようなチップは通常、チップを相互接続する外部導線を有
する小さいモジュールにパッケージ化又は封入されている。この相互接続は通常
、いわゆる「プリント配線」技術によって調製された導電体を持つ回路板によっ
て提供して、チップモジュール又はそのようなモジュールを保持するように設計
したソケット間の相互接続を提供している。ここで、「プリント配線」技術は、
マスキング、エッチング、及び通常は銅である伝導性金属のメッキを含む。これ
らの「プリント配線板」（ＰＷＢ）は典型的に、従来の大きさのチップを相互接
続するために使用されている。チップ又はソケットは、回路板のホールに取ける
端子によって、回路板の表面に取り付けられている。ホールは典型的に銅の薄層
によってライニングを施されており、この銅の薄層は、回路板表面の銅のトレー
スと結合している。チップ又はソケットの末子は、ホールをライニングする銅の
層にはんだ付けされており、それによって銅トレースを通して相互接続されてい
る。ＰＷＢは、１以上の銅のトレース層を具備していてよい。異なる層間のトレ
ースの接続も、回路板を通る銅によるライニングを施したホールによって提供す
る。これは一般に、メッキ貫通ホール（ＰＴＨ）として知られている。

【０００４】そのようなホールの銅ライニングは典型的に電気分解的に適用する。ここでは
初めに、無電解銅の薄層を堆積させて電気的な連続性を提供し、そして数ミル（
１ミル＝０．００１インチ＝０．０２５４ｍｍ＝２５．４μｍ）の厚さで銅電気
メッキを行って、接続層を提供する。ＰＷＢのホールは典型的に、直径が少なく
とも１２〜１３ミル（３０４．８〜３３０．２μｍ）である。電気分解的に凹部
に金属を堆積させることに関する既知の問題のために、伝導性金属の均一な層の
ホールへの堆積を確実にするためには、特別な技術を使用しなければならない。
従って、電気メッキ系の「均一電着性」を促進する従来の技術を使用する。この
技術は例えば、浴の撹拌、電気メッキ浴へのある種の化合物の添加、及び／又は
パルス電流メッキ使用である。

【０００５】テレビ及びパソコン等のような電子デバイスで一般的に使用される大きさのＰ
ＷＢの製造においては、従来の技術は一般にうまく作用しているが、携帯電話及
び新しいコンピューター等のようなかなり小さい機器は、マルチチップモジュー
ル（ＭＣＭ）においてチップを比較的近接させて取り付けることを必要とする傾
向がある。回路板のホールに延びる端子の代わりに、そのようなＭＣＭは、モジ
ュールの主要な表面の金属化されただけの場所を用いて相互接続を提供すること
が多い。半導体デバイス又はチップは、モジュールの相互接続パッドの箇所で、
ホールのある基材上に比較的近接させて配置する。そのような基板では、ホール
は典型的に、従来のＰＷＢのホールよりも比較的小さく、約２５μｍ（１ミル）
〜約２５０μｍ（１０ミル）であることがある。そのようなホールはブラインド
（ｂｌｉｎｄ）ホールでもあることが効果的なことがある。これは、半導体デバ
イスが既に回路板に取り付けられており、また伝導体堆積工程が半導体デバイス
の端子パッドとデバイス間の相互接続とに電気的接続を与えるためである。小さ
いホールに堆積させた伝導体によって相互接続され且つ互いに近接して取り付け
られた小さいチップを使用することは、高密度相互接続（ＨＤＩ）技術として知
られている。片面、両面、及び多層は、初めの３つの世代のＰＷＢを表しており
、高密度ＰＷＢは第４世代のＰＷＢを表している。この技術の他の名前としては
、ビルドアップボード及びマイクロバイアボードが挙げられる。

【０００６】ＨＤＩで使用される小さいブラインドホール又はバイアへの伝導性金属の堆積
には多くの問題が存在する。化学気相堆積及び物理気相堆積又は無電解メッキの
ような従来の金属化方法は、時間と費用がかかる。従来の方法を使用する小さい
ブラインドホールへの電気メッキは、ホールの中において伝導性金属の層を信頼
可能に提供して、チップ間の信頼可能な相互接続を確実にすることができない。
特に従来の電気メッキ技術は、ホールの入口又は頂部の鋭いカーブにおいて、過
剰な金属を堆積させる傾向がある。そのような堆積は、ホールの開口部を塞いで
、ホールの下側部分での堆積を妨げる。それらは、ホールの口を完全に塞いで、
バイア又は相互接続に空隙をもたらすことがある。更に、場合によっては一致し
た形の堆積を得ることが望ましく、これはバイアの角をドグボニング（ｄｏｇｂ
ｏｎｉｎｇ）する有利な影響も与える。更に、メッキ浴の化学添加剤は、メッキ
浴から金属堆積物への不純物の導入をもたらすこともある。そのような問題は、
電気抵抗が大きく、機械的に脆性で信頼可能に機能しない接続をもたらすことが
ある。加えて、典型的に化学添加剤と組み合わせるパルス電流メッキのような一
般的でない電気メッキ技術の使用は、１３ミル（３３０．２μｍ）又はそれ以上
のＰＴＨのような従来のＰＷＢのためにうまく開発された波形パラメーターで信
頼可能である。これらの波形は一般に、大きいカソード使用率（衝撃係数）（ｄ
ｕｔｙｃｙｃｌｅ）と小さいアノード使用率とで運転する。この手法は、バイ
アの入口に過剰な金属が堆積して相互接続に空隙をもたらすという従来のメッキ
と同様な問題、又は基材の表面への過剰な金属の堆積をもたらす。上述の問題と
共に、バイア内又はバイアと基材との間におけるそのような不均一な金属化は、
過剰な金属に関する過剰な処理時間及びコストをもたらす。

【０００７】金属伝導体の電気メッキに関する同様な問題は、伝導性トレースによって相互
接続され及び回路板に取り付けられる半導体デバイス自身の製造において発生す
る。

【０００８】半導体デバイスの製造、特に超大規模集積回路（ＶＬＳＩ）及び超々大規模集
積回路（ＵＬＳＩ）チップの製造が、技術的及び経済的考慮から行われており、
１つの半導体チップ又はウェハ−に数多くのトランジスター及び関連する回路を
有するデバイスが製造されている。ここで明確さのために示すと、ＶＬＳＩとは
ＶＬＳＩとＵＬＳＩチップを含むことを意味している。現在製造されている最も
複雑なチップでは、横方向の大きさが数ミリメートル以下の半導体チップ上に、
数百万のトランジスターが存在している。そのようなチップにおけるトランジス
ター間の電気的な相互接続は、チップの本体において垂直又は水平に作られたチ
ャンネルに延びる伝導性金属の細い導線によって提供されている。従来はこれら
の電気的な接続はＡｌで作られていた。ここで、このアルミニウムは、物理気相
堆積（ＰＶＤ）及び化学気相堆積（ＣＶＤ）のような蒸気相堆積技術を使用して
堆積させることができる。しかしながら、トランジスターの大きさがマイクロメ
ートル以下（ｓｕｂｍｉｃｒｏｍ）程度の大きさになると、接続の断面も小さく
なって、接続の抵抗が大きくなる。マイクロメートル以下の大きさのデバイスを
有するＶＬＳＩ回路における接続の抵抗を減少させるために、接続金属としての
銅の使用が好ましくなっている。

【０００９】更に、デバイス間の相互接続の大きさが小さくなると、アスペクト比が大きい
伝導体の使用が望ましくなる。ＶＬＳＩデバイスを、絶縁材料層に作られたトレ
ンチに伝導性金属を堆積させることを必要とするダマシン（ｄａｍａｓｃｅｎｅ
）処理によってＶＬＳＩデバイスを調製する場合、ＰＶＤ又はＣＶＤによって、
アスペクト比が大きいトレンチで空隙のない金属堆積物を達成することは難しい
ことが分かっている。

【００１０】ダマシン調製した表面のトレンチに、電気メッキによって銅伝導体を堆積させ
ようとする試みが行われている。しかしながら、アスペクト比が大きいトレンチ
において、空隙がなく含有物がない堆積物を調製することは難しいことが分かっ
ている。更に、ダマシン調製した表面のトレンチへの銅の電気メッキは、ウェハ
ーの全表面に比較的厚い銅の層を堆積させることを必要とする。過剰な銅はその
後、化学−機械研磨（ＣＭＰ）によって除去しなければならない。これは時間の
かかる処理であり、実質的な量の廃棄スラリーをもたらす。また、このスラリー
は注意深く費用のかかる廃棄処理を必要とする。

【００１１】電気メッキを使用して、通常のマスキング及びエッチング処理によって電気的
な相互接続を作るための大きな半導体ウェハー予備表面に、銅の薄層を堆積させ
ている。しかしながら、電気メッキ方法がウェハーの縁に過剰な金属を堆積させ
る傾向のために、完全に均一な銅の層を調製することは難しいことが証明されて
いる。例えばＹｅｅらの米国特許第５，１３５，６３６号明細書では、均一な電
場を提供するために、補助電極を使用してウェハーの縁を取り囲むことが示され
ている。しかしながら、そのような方法は追加の設備を必要とし、また明らかに
金属銅を浪費する。

【００１２】従って、制御された効率的な様式で、基材の小さい又は微視的な凹部に金属を
堆積させる方法が必要とされている。特に、半導体ウェハーのダマシントレンチ
、及びマルチチップモジュール等の高密度相互接続に使用されるブラインドホー
ルのような小さい凹部に、金属伝導体、殊に銅を堆積させる方法が必要とされて
いる。また、銅のような金属の薄い均一な層を、その後の平滑化の必要性を最小
にして、半導体ウェハーの表面全体に堆積させる方法が必要とされている。マイ
クロ機器（ＭＥＭＳ）のような他の微細技術品の製造も、小さい構造物の金属化
及びその後の平滑化を必要とする。

【００１３】［発明の概略］小さいブラインドホール及びバイアへの金属の連続伝導層の電着の問題は、本
発明の方法によって部分的に解決される。本発明の方法では、金属を選択的に基
材に堆積させて、突起や縁のような基材表面の突部又はその近くでの金属の過剰
な堆積なしで、小さいブラインドホール及び／又は凹部をライニングする又は満
たすコーティングを提供する。この選択的な堆積は、少なくとも１つの断面の大
きさが約３５０μｍ以下のブラインドホール、溝、トレンチ、又は他の小さい若
しくは微視的な凹部を有する導電性基材を、これらの凹部に堆積させる金属のイ
オンを含有し適当な対電極を具備した電着浴に浸漬して、変調反転電流をこのメ
ッキ浴に流すことによる。ここでこの変調反転電流のパルスは、基材をカソード
にするパルス（カソードパルス）と、基材をアノードにするパルス（アノードパ
ルス）を含んでいる。また、このカソードパルスの使用率は小さく、アノードパ
ルスの使用率は大きい。更に、カソードプロセスとアノードプロセスの電流効率
を考慮に入れると、アノードパルスに対するカソードパルスの電荷移動比は１以
上であり、また１よりも大きいと比較的効率的である。より更に、パルスの頻度
は約１０Ｈｚ〜約１２ｋＨｚまでで変化する。

【００１４】従って本発明の目的は、基材に金属を堆積させる電気化学的方法を提供するこ
とである。

【００１５】更なる目的は、表面に小さい又は微視的な凹部を有する基材に、金属を選択的
に電着させる方法を提供することである。

【００１６】本発明の更なる目的は、基材の小さいブラインドホールに、充填又は形に沿う
コーティングで、金属を堆積させる電気化学的な方法を提供することである。

【００１７】更なる目的は、基材の表面と凹部の底部との間の信頼可能な電気的な接続を提
供するために、電解浴から凹部を有する基材に金属を堆積させる方法を提供する
ことである。

【００１８】更なる目的は、基材表面の小さい凹部に、空隙が存在しないようにして金属を
堆積させる方法を提供することである。

【００１９】更なる目的は、基材表面への過剰な金属の堆積を伴わずに、基材表面の小さい
凹部に金属を電着させる方法を提供することである。

【００２０】更なる目的は、基材の突起部及び角における過剰な堆積を防ぎながら、電解浴
から基材へと金属を堆積させる方法を提供することである。

【００２１】本発明の更なる目的は、以下の本発明の説明から明らかになる。

【００２２】［発明の詳細な説明及び好ましい態様］導電性基材に電着する金属の分布は、電流密度の局所的な変化によって決定さ
れる。電気メッキ容器における一次電流分布は、電極の形状によって決定される
。典型的に一次電流密度は、電極間を電流が流れる経路に沿うカソードとアノー
ドとの距離に反比例する。

【００２３】初めに電気メッキ容器に電圧を印可すると、カソードと接触している溶液中の
金属イオンがカソードに堆積し、近接する溶液中のイオン濃度が低下する。それ
によって、カソードの近くで濃度勾配ができて、金属イオンが、比較的高濃度の
バルク溶液から比較的低濃度のカソード近くの領域に移動する。金属イオン濃度
が低下している可変的なこの層は、ネルンスト拡散層である。直流（ＤＣ）電着
では、ネルンスト拡散層は迅速に定常状態厚さに達する。これは、この厚さ（図
２Ａ、２Ｂ及び２Ｃのδ_N,DC）が、電極に対してバルク電解質の相対的な動きを
もたらす浴の撹拌の程度と電流密度によって決定されるためである。メッキ浴中
の電解質の撹拌が激しければ激しいほど、ネルンスト拡散層の厚さは薄くなる。
しかしながら、例えば回転ディスク電極の使用によって、バルク電解質と電極の
相対的な動きが非常に激しくなった場合であっても、ネルンスト拡散層の厚さは
数マイクロメートルはある。

【００２４】一般に、基材表面は完全に平滑ではない。表面の粗さ、すなわち突部及び谷の
大きさが、ネルンスト拡散層厚さδ_N,DCと比較して大きければ（「マクロ的な粗
さの」表面）、この層は図２Ｂで示されるように、表面の凹凸に沿う傾向がある
。これらの状況では、一次電流分布を決定する電場は、谷の部分でよりも、凹凸
の突端の部分において比較的大きくなる。従って電気化学的還元、すなわち金属
の堆積は、突端において優先的に起こる。電解質中の電流の流れは、突端でより
もマクロ的な粗さの表面のくぼみにおいていくらか大きな過電圧をもたらす。こ
れは、突端における金属の堆積を更に促進する２次電流分布を提供する傾向があ
る。しかしながらこの２次電流分布はおそらく、１次電流分布ほどは大きくない
。

【００２５】図２Ｂは、マクロ的な粗さの表面では、ネルンスト拡散層が表面の凹凸の輪郭
に沿うということを示している。従って、電着金属の分布は、微細凹凸によって
もたらされる電流分布の微小変化によってはあまり影響を受けない。これは、図
２Ａで示して以下で説明する微細粗さ表面の場合とは異なる。従って、マクロ的
な粗さの表面における突端及び谷の金属堆積物の厚さは本質的に、１次電流分布
と２次電流分布によって決定される。

【００２６】産業的な目的の従来の電気メッキでは、全ての表面の特徴の大きさは、ネルン
スト拡散層の厚さを考慮すると大きい。この関係はプリント回路板のような比較
的細かい物品にまで適用される。ここで、この様な比較的小さい物品の最も小さ
い特徴、例えば貫通ホールの大きさは典型的に１０〜１５ミル（２５４〜３８１
μｍ）である。

【００２７】ネルンスト拡散層よりも有意に小さい表面特徴を持つ基材、例えば半導体ウェ
ハーの電気メッキでは、直流電流（ＤＣ）を使用してメッキを行うときの拡散層
は、表面の微視的な突起及び谷には沿わない。これは、図２Ａに示されるような
ものである。そのような「微細粗さ」表面でも、拡散層が確立されると、電流分
布は凹凸の突端での金属の堆積を促進する。これは、バルク相からの拡散速度に
よって決定されるような金属イオンの濃度が、突端においてわずかに大きい傾向
があるためである。そのような電流分布は一般に、３次電流分布と呼ばれる。

【００２８】基材の表面が比較的平滑であり、この基材のトレンチ又はホールの横方向の大
きさが約５μｍ〜約３５０μｍである場合、ネルンスト拡散層と表面形状の関係
は比較的複雑になり、電気化学的堆積の状態に関する予想は比較的難しくなる。
そのような表面は図２Ｃで表されている。凹部の横方向の大きさ、例えばホール
の直径は、メッキ浴及びＤＣメッキの従来の撹拌状態では、ネルンスト拡散層の
厚さと同じ程度になるので、凹部の内側全体に流体力学的な接近ができなくなり
、またこの凹部の全体が拡散層に入る。明らかに、凹部への金属イオンの輸送の
ための拡散距離は、表面に隣接する比較的薄い拡散層を通る金属イオンの輸送の
ための拡散距離よりも実質的に大きくなる。これらの状況では、凹部内において
良い金属堆積物を作るための最も良い条件に関する予想は困難である。

【００２９】半導体ウェハーでは、表面の特徴は典型的に５μｍよりも小さい。これらの表
面の特徴は、ウェハーの調製において使用した切断及び磨き工程の残留粗さであ
ることもある。現在製造されているダマシン調製した半導体ウェハーでは、トレ
ンチ及びバイアの横方向の大きさは約５μｍ以下から約１μｍ以下、例えば０．
２５μｍ、０．１８μｍ又はそれ以下であることもある。そのような大きさの表
面特徴は、実際の製造条件においては、ネルンスト拡散層の厚さよりも実質的に
小さい。従って、未処理のウェハー又はＶＬＳＩチップ製造において計画的に調
製された半導体表面は、微細粗さ表面であると考えることができる。

【００３０】ＤＣ電気メッキでは、「均一電着性」を改良するためにメッキ浴にある種の化
学物質を添加することによって、表面の凹凸の突端において金属が優先的に堆積
する傾向を打ち消すことが典型的である。これらの添加剤は、平らな金属コーテ
ィングを作るのに役立つ。しかしながら、そのような添加剤による技術は一般に
マクロ的な粗さの表面に電着を行うことを意図しており、その操作の様式は完全
には理解されていない。添加剤はあまり使用されておらず、他の用途では典型的
に他の方式を使用している。従って、小さい凹部において金属の均一な堆積物を
作るためのそのような添加剤の効果は、予想不可能である。また、これらの条件
において均一電着性を促進するためにふさわしい添加剤の開発は過剰に多くの実
験を必要とすると考えられる。更に、使用する添加剤の濃度が非常に低いので、
添加剤濃度の測定及び制御又は補給は、実質的に困難である。最後に、添加剤は
、金属堆積物中に含有されてしまうことがある。そのように金属堆積物中に添加
剤が含有されると、抵抗を増加させ、且つ質の制御に関する問題をもたらすこと
がある。従来のメッキ浴添加剤の使用は、本発明では除外されないが、それらの
使用を最少にして上述の問題を避けることが好ましい。

【００３１】ＤＣメッキ及び従来のメッキ浴添加剤を使用して達成されるメッキ堆積の制御
を超える改良された制御が、変調電場を使用して金属の堆積を制御することによ
って可能である。ここで参照することによってその全てを本発明の記載に含める
Ｔａｙｌｏｒらの米国特許第５，５９９，４３７号明細書において説明されてい
るように、電気メッキ浴において対応する電流を発生させるパルス電場の使用は
、微細粗さ基材の表面全体への比較的均一な堆積をもたらす。一般に、カソード
パルスが短ければ短いほど、電着は均一になる。これは、基材表面の全ての部分
の直近の金属イオン濃度が、電解質の初期バルク濃度により近くなるためである
。この電解質濃度の増加した均一性は、パルス電流を使用したときのネルンスト
拡散層の比較的薄い平均厚さ（図２Ａ、２Ｂ及び２Ｃのδ_N,PC）に関係する。パ
ルス期間が長ければ長いほど、ネルンスト拡散層は厚くなり、電流分布及び対応
するメッキ金属の分布は直流メッキの場合の電流及び金属堆積パターンに近づく
。加えて、３次電流分布制御の程度を増加させるためには、大きいカソードピー
ク電流が必要とされる。

【００３２】マクロ的な粗さの表面（図２Ｂ）の場合、比較的薄いパルス電流（ＰＣ）拡散
層は、ＤＣ電気分解によって作られる拡散層と質的に異ならず、これらの両方が
一般に基材表面の凹凸に沿っている。そのような状態では、Ｉｂｌ（Ｉｂｌ、Ｎ
．、１９８１年、「ＰｒｏｃｅｅｄｉｎｇｓｏｆｔｈｅＳｅｃｏｎｄＩ
ｎｔｅｒｎａｔｉｏｎａｌＰｕｌｓｅＰｌａｔｉｎｇＳｙｍｐｏｓｉｕｍ
」、ＡｍｅｒｉｃａｎＥｌｅｃｔｒｏｐｌａｔｅｒｓａｎｄＳｕｒｆａｃ
ｅＦｉｎｉｓｈｅｒｓＳｏｃｉｅｔｙ（ＡＥＳＰ）、米国フロリダ州ウィン
ターパーク）によって示唆されているように、１次電流分布が優勢であり、一般
にメッキはＤＣメッキよりも均一性が低い。しかしながら、微細粗さ表面におい
ては、パルスが比較的長くなると、ネルンスト拡散層は微細凹凸に対して比較的
厚くなる。従って金属分布は、直流メッキによる金属分布により近くなり、すな
わち優先的な金属の堆積が、微細粗さの突端、突部において起こる。

【００３３】反対に、小さい凹部を有する微細粗さ金属表面を、直流電流を使用する電解容
器のアノードにする場合、３次電流分布は、表面の小さい凹部からの金属の除去
よりも、表面からの金属の除去を行う。この場合にも、短いパルスは、金属を均
一に除去する傾向があり、又は凹部を含む表面全体から形に沿って金属を除去す
る傾向がある。しかしながら、比較的長いアノードパルスは、直流電流電気分解
で観察される不均一な金属の除去を行う傾向があり、また金属を表面から優先的
に除去して凹部からは除去しない傾向がある。比較的大きいアノード使用率は、
正味のカソードプロセスを可能にするために比較的小さいアノードピーク電流を
必要とするので、１次電流分布制御はアノードプロセスの多くの部分で影響を与
える傾向もある。更に、１次電流分布制御では、金属を表面から優先的に除去し
て凹部からは除去しない。

【００３４】本発明によれば、表面が比較的平滑であり小さい凹部を有する基材であって、
この小さい凹部の横方向の大きさが約５μｍ〜約３５０μｍである基材は、カソ
ードパルスとアノードパルスを連続的に適用する変調電場の使用によって、基材
の表面に金属を過剰に堆積させずに、凹部を満たす金属の層又は表面及び凹部の
輪郭に沿う金属の層を電着させることができる。比較的短いカソードパルスを適
用して、基材の外側表面及び凹部の内側表面への、金属の均一な堆積を行う。比
較的短いカソードパルスの後で、比較的長いアノードパルスを提供して、表面か
らの金属の優先的な除去を行う。好ましくは、比較的長いアノードパルスを、比
較的短いカソードパルスの間で頻繁に提供して、この比較的長いアノードパルス
と比較的短いカソードパルスとが交互になるようにする。

【００３５】表面の輪郭が図２Ｃに示すようなものであるそのようなＰＣ条件においては、
表面の輪郭にネルンスト拡散層が一致する程度は予想することが難しい。従って
、ＰＣに関するネルンスト拡散層は図２Ｃでは示されていない。しかしながら上
述のように、短いカソードパルスはネルンスト拡散層の厚さを減少させる傾向が
ある。従って原理的には、短いカソードパルスは拡散層が表面の輪郭に良く一致
するようにすることができ、ここではまだ金属の堆積は３次電流分布によって制
御されているが、これは小さい凹部を含む基材表面全体への金属の均一な堆積を
行う傾向がある。

【００３６】本発明を、微細粗さ表面への金属の堆積に適用すると、カソードパルスとアノ
ードパルスを連続的に適用する変調電場を使用して、比較的平らな表面の金属層
をそのような微細粗さ表面に堆積させることができる。比較的短いカソードパル
スは、微細粗さ表面の突端又は凸部と、この表面のくぼみ又は凹部との両方に金
属を堆積させる傾向がある。比較的短いカソードパルスの後で比較的長いアノー
ドパルスを提供することは、微細粗さ表面の突端又は凸部から金属を優先的に不
均一に除去する傾向がある。好ましくはこの比較的長いアノードパルスは、比較
的短いカソードパルスの間で頻繁に提供し、またこのアノードパルスと短いカソ
ードパルスとを交互に提供することもできる。

【００３７】本発明の方法は、既に非常に平滑にされた表面上でダマシン調製されたトレン
チに、金属伝導体を堆積させることにも適用することができる。これは例えば、
超大規模集積回路（ＶＬＳＩ）半導体デバイスの製造において行うようなもので
ある。そのような用途では、比較的短いカソードパルスは、トレンチ及び表面に
比較的均一に金属を堆積させる傾向がある。その後の比較的長いアノードパルス
は、平らな表面から金属を溶解させ、トレンチ内に既に堆積した金属を残す傾向
がある。結果として、トレンチの完全な深さを金属で満たす場合、ウェハー表面
の金属層の厚さはトレンチ内の金属層の深さよりもかなり薄くなる。従って、チ
ップを平らにして伝導体を孤立させるために、例えば化学的機械的研磨（ＣＭＰ
）によって、表面から除去しなければならない過剰な金属は、変調反転電場を使
用しない堆積の場合よりも実質的に少ない。

【００３８】本発明の方法は、基材の表面、例えば直径が８インチ（３０．３２ｃｍ）まで
又はそれ以上の大きい半導体ウェハーの表面での、均一で薄い平らな金属層の堆
積にも適用することができる。そのようなウェハーは典型的に初めに磨いて、誤
差が数ナノメートル以下程度の非常に滑らかな表面にする。そして、この表面に
導電性金属の層、例えば銅の層を堆積させ、その後、従来の方法によってこの金
属層をマスキング及びエッチングして、デバイス間の電気的な接続を作る。現在
の方法では、伝導性金属層の厚さは１マイクロメートル程度であり、また特定の
ＶＬＳＩ回路製造のための技術的な必要性に依存して、わずかに薄いかわずかに
厚いことがある。この用途においては、変調反転電場を使用する金属の堆積は、
ウェハー表面に残る全ての微細くぼみを優先的に満たす傾向もある。しかしなが
ら比較的重要な結果は、ウェハーの縁の近くにおいて、過剰な厚さの不均一な層
の堆積を防ぐことである。比較的短いカソードパルスの間に堆積する全ての過剰
な金属は、比較的長いアノードパルスの間に優先的に除去される。結果として本
発明の方法は、縁も含めてウェハー全体にわたって金属層が均一なメッキされた
半導体ウェハーを製造する傾向がある。本発明の方法は、ＭＥＭＳのような他の
微細技術品の製造のための基材の表面に、金属の薄く平らな層を均一に堆積させ
ることにも適用できる。

【００３９】本発明の方法において使用する長方形の変調反転電場波形の概略は図１におい
て示す。この波形は本質的にカソード（前進）パルスとそれに続くアノード（逆
進）パルスとを含んでいる。休止時間又は弛緩期間は、カソードパルス及びアノ
ードパルスの片方又は両方の後で存在していてよい。当業者は、本発明の電気的
な方法の環境では電圧及び電流が比例していることを認識する。従って、図１の
座標系は電流及び電圧の両方を示している。一般的に、電圧を制御することが実
際に比較的便利であるが、方法の技術的開示では、電流に関して説明すると比較
的簡潔である。更に、波形は図示されているような長方形である必要はない。カ
ソードパルス及びアノードパルスの電圧−時間（又は電流−時間）波形は任意で
あってよい。以下の説明では、単純にするためにパルスは長方形であると仮定す
る。再び、当業者はパルストレイン（ｐｕｌｓｅｔｒａｉｎ）の開始点として
選択される時点は完全に随意であることを認識する。カソードパルス又はアノー
ドパルス（又はパルストレインの任意の点）を、開始点として考慮することがで
きる。議論を簡単にするために、カソードパルスが初めのパルスであるとしてい
る。

【００４０】図１においては、カソードピーク電流をＩ₁として示し、カソード作用時間（
ｏｎ−ｔｉｍｅ）をｔ₁としている。また同様に、アノードピーク電流をＩ₂と
し、アノード作用時間をｔ₂としている。停止時間又は弛緩時間は、ｔ_a及びｔ _b として示している。カソード作用時間、アノード作用時間、及び停止時間（存
在する場合）の合計は、パルストレインの期間Ｔ（Ｔ＝ｔ₁＋ｔ₂＋ｔ_a＋ｔ_b ）であり、パルストレイン期間の逆数（１／Ｔ）はパルストレインの頻度（ｆ）
である。カソード作用時間と前記期間との比（ｔ₁／Ｔ）はカソード使用率（Ｄ ₁ ）であり、アノード作用時間と前記期間との比（ｔ₂／Ｔ）はアノード使用率
（Ｄ₂）である。カソード作用時間及びアノード作用時間の電流密度、すなわち
電極の単位表面積当たりの電流は、それぞれ、カソードピークパルス電流密度及
びアノードピークパルス電流密度として知られている。カソード電荷移動密度（
Ｑ₁）は、カソード電流密度とカソード作用時間の積（Ｉ₁ｔ₁）であり、アノ
ード電荷移動密度（Ｑ₂）は、アノード電流密度とアノード作用時間の積（Ｉ₂ ｔ₂）である。平均電流密度（ｉ_ave）は、平均カソード電流密度（Ｉ₁Ｄ₁）
から平均アノード電流密度（Ｉ₂Ｄ₂）を引き算した値である。従って、パラメ
ーター間の関係は以下のように表すことができる。１Ｔ＝─＝ｔ₁＋ｔ₂＋ｔ_a＋ｔ_b （１）ｆｔ₁ Ｄ₁＝── （２）Ｔｔ₂ Ｄ₂＝── （３）ＴＱ₁ ｉ₁ｔ₁ ──＝──── （４）Ｑ₂ ｌ₂ｔ₂ ｉ_ave＝ｉ₁Ｄ₁−ｉ₂Ｄ₂ （５）Ｄ₁＋Ｄ₂＝１（６）

【００４１】本発明によれば、カソード使用率は比較的小さく、約５０％未満であるべきで
あり、またカソードパルスは比較的短く、基材表面の凸部（突端部分）及び凹部
（トレンチ）の両方に、金属を均一に堆積させるようにするべきである。好まし
くは、カソード使用率は約３０％〜約１％であり、より好ましくは約３０％〜約
１５％、更により好ましくは約３０％〜約２０％である。

【００４２】反対に、アノード使用率は比較的大きく、約５０％超であるべきであり、また
アノードパルスは比較的長く、基材表面の凸部及び突端から、過剰な金属を除去
させるべきである。好ましくは、アノード使用率は約６０％〜約９９％であり、
より好ましくは約７０％〜約８５％、更により好ましくは約７０％〜約８０％で
ある。アノード使用率はカソード使用率よりも大きいので、ピークアノード電圧
（及び対応する電流）はピークカソード電圧（及び対応する電流）よりも小さい
。従って、表面への金属の正味の堆積を提供するために、アノードパルスに対す
るカソードパルスの実質の電荷比は１よりも大きくする。過剰な金属のアノード
除去は、電気メッキプロセス全体の効率を低下させるが、高密度の相互接続に必
要とされるトレンチ又はブランドバイアの充填又は不均一なコーティングの又は
ダマシン調製した表面におけるトレンチの充填利益、及びメッキされたウェハー
の縁における過剰なメッキ厚さを避ける利益は、電気メッキ効率低下の損失を補
ってなお余る。

【００４３】本発明の方法において使用するパルストレインの頻度は、約１０Ｈｚ〜約１２
，０００Ｈｚ、好ましくは約１００Ｈｚ〜約１０，０００、より好ましくは約１
００Ｈｚ〜約６，０００Ｈｚで変化させることができる。有益な範囲で比較的大
きい凹部、例えば約２５μｍ〜約３５０μｍの凹部をメッキする場合、比較的小
さい頻度を使用することが一般に好ましい。そのような頻度は、約１００Ｈｚ〜
約３，０００Ｈｚでよく、より好ましくは約５００〜約１，５００Ｈｚである。
比較的大きい頻度は一般に、比較的小さい凹部、例えば約２５μｍ未満の凹部を
メッキするのに比較的有益である。そのような頻度は、約２，５００Ｈｚ〜約１
２，０００Ｈｚでよく、より好ましくは約４，０００Ｈｚ〜約１０，０００Ｈｚ
である。従って、カソードパルス及びアノードパルスの幅は、約１．０ミリ秒〜
約１００ミリ秒で変化させることができる。一般に、特徴の大きさが小さくなる
かアスペクト比が大きくなると、比較的大きい頻度及び／又は比較的小さいカソ
ード使用率が好ましくなる。アノードパルスを、少なくともいくつかのカソード
パルスの間に入れる。しかしながら、一対のアノードパルスの間に２又はそれ以
上のカソードパルスを挿入することも否定しない。特に、複数の非常に短いカソ
ードパルスの後で、１つの比較的長いアノードパルスを提供することができる。
従って、所定のパルス幅の複数のカソードパルス及びアノードパルスを、１つの
パルス群にして、これを反復することができる。典型的にそのような群は、１又
は複数のカソードパルスと少なくとも１つのアノードを含んでいる。そのような
パルス群からなるパルストレインの期間は、１つのカソードパルスの開始から、
パルストレインにおいて同様な状況の次のカソードパルスの開始までの時間とし
て、便利に定義することができる。パルストレインの頻度は上述のように、この
期間の逆数として定義することができる。

【００４４】カソードパルス及びアノードパルスのパルス幅、使用率、及び適用される電圧
は、全体のプロセスがカソードプロセスになるように変調しなければならない。
すなわち、基材作業物品への正味の金属堆積がもたらされなければならない。結
果として一般に、電荷比は１よりもかなり大きい。しかしながら、カソード−ア
ノードパルスサイクルのメッキ部分及びメッキ除去部分の相対的な電流効率のた
めに、場合によっては適用される電荷比が１よりもいくらか小さい場合、例えば
０．９０程度まで又はそれよりも小さい場合にも、正味の金属堆積が観察される
こともある。実施者は、本発明の方法の教示及び原理に基づいて、特定の用途の
ためにパルスの幅、使用率、及び頻度を適合させるであろう。

【００４５】［ＨＤＩの用途の波形の説明は、この用途（ＶＬＳＩ）の波形と本質的に同一
であり、これは省略する］

【００４６】半導体ウェハーのダマシン調製表面におけるトレンチの充填への本発明の方法
の適用は、図３Ａ〜図３Ｆで説明している。

【００４７】図３Ａは、半導体ウェハー表面に伝導性トレースを提供するために金属化する
ことが容易な半導体ウェハー絶縁層構成要素３００の断面概略図である。構成要
素３００は、表面３０４に作られた絶縁材料層３０６、例えば二酸化ケイ素層を
有する半導体ウェハー３０２を含む。従来の方法によって、トレンチ３１０を絶
縁層３０６に作っている。例えば、フォトレジスト層を絶縁材料３０６の表面３
０８に適用し、これを露出させて展開して、表面３０８にレジストパターンを作
ることができる。パターンを付けられた表面はその後エッチングしてトレンチ３
１０を作り、残ったレジストは除去する。

【００４８】トレンチ３１０に金属を堆積させる構成要素３００の調製するために、非常に
薄いバリアー層（図示せず）を、典型的に物理気相堆積（ＰＶＤ）によって堆積
させて、金属、例えば銅が半導体層３０２に移動しないようにする。その後、薄
い伝導体層（図示せず）を構成要素３００の表面全体に適用して（例えばＰＶＤ
による）、電気メッキ工程のための導電性を提供する。

【００４９】その後、構成要素３００を、メッキする金属のイオン、例えば銅のイオンを含
有するメッキ浴に浸漬する。対電極もメッキ浴に浸漬して、メッキする構成要素
３００と対電極とを、この構成要素と対電極の間に変調反転電場を提供する電力
供給源に接続する。典型的に、変調反転電場の第１のパルスを適用して、メッキ
される構成要素３００をカソードにする。すなわちこのパルスは、メッキされる
構成要素をカソードにするパルス（カソードパルス）である。このカソードパル
スは図３Ｂにおいて示されるように、構成要素３００の表面に、メッキする金属
の薄い層をもたらす。カソードパルスは比較的短いので、金属は、構成要素３０
０の表面に比較的均一に堆積する。しかしながら、パルスは有限の期間であるの
で、いくらかの薄い拡散層が発達し、これは堆積した金属の層にいくらかの不均
一性をもたらす。従って図３Ｂは、トレンチ３１０の上側の角３１４に堆積した
いくらかの過剰な金属３２０を示している。１つのパルスによって堆積する金属
の層はかなり薄く、変調電場及び対応する変調電流によってもたらされる金属堆
積物の傾向を示すためには、図示されているように、厚さを誇張することが必要
であることを当業者は理解する。

【００５０】カソードパルスの後で、アノードパルスを構成要素３００に適用する。アノー
ドパルスは、カソードパルスと比較して長い。従って、アノードパルスの間に、
ネルンスト拡散層が比較的完全に発達する傾向がある。結果として、カソードパ
ルスの間にメッキされた金属のいくらかは、アノードパルスの間に除去される。
しかしながら、アノードパルスは比較的期間が長いので、金属除去の分布は、直
流電気分解によって提供される分布に比較的近い。すなわち、金属は、表面の微
細な突端及び凸部から優先的に除去される。従って、カソードパルスの間に堆積
した過剰な金属３２０は、アノードパルスによって除去される傾向がある。また
アノードパルスは、構成要素３００の平らな表面３０８から金属を除去する傾向
があり、トレンチ３１０の側壁３１６及び底部３１２からはあまり金属を除去し
ない傾向がある。図３Ｃは、アノードパルスによって過剰な金属を除去した後の
、構成要素３００の概略図である。

【００５１】カソードパルスとアノードパルスは互いに連続しているので、金属はトレンチ
内において優先的に堆積する傾向があり、トレンチ３１０の上側の角３１４及び
構成要素３００の平らな表面３０８での金属の堆積は比較的少ない。図３Ｄは、
変調反転電場を使用する電気メッキプロセスをしばらく行った後の、堆積した金
属の分布を概略で示している。

【００５２】図３Ｅは、トレンチを満たした後の、構成要素３００にメッキされた金属の分
布を示している。トレンチは中実の金属で満たされており、平らな表面３０８の
メッキ金属層の厚さはこれと比べてかなり薄い。

【００５３】絶縁材料の層３０６によって互いに絶縁された伝導体を提供するために、絶縁
材料３０６の平らな表面３０８上の過剰な金属は任意の従来の方法、例えば化学
的物理的研磨（ＣＭＰ）、電解研磨、又は他の効果的な手段によって除去する。
図３Ｆは、完成した構成要素の断面概略図である。

【００５４】従って、本発明の方法は半導体ウェハーのダマシン調製した表面に適用すると
、製造工程の次の段階で除去しなければならない構成要素の平らな表面に堆積す
る金属の量を最少化して、ダマシン処理によって製造したトレンチ及びバイアに
、中実で空隙がない伝導体を提供することを可能にする。変調電場波形のパラメ
ータ、例えばカソード及びアノードの使用率、電荷移動比、及び頻度を調整する
ことによって、実施者は金属化されたダマシン調製表面を作ることができる。こ
こで、本発明の方法によって金属化された半導体ウェハーの表面部分に堆積した
金属層の厚さは、トレンチ内に堆積した金属の深さよりも薄い。好ましくは、表
面層の厚さは、トレンチ内に堆積した金属の深さよりも薄く、例えばトレンチ内
に堆積した金属の深さの約８０％以下である。より好ましくは、表面金属層の厚
さは、トレンチ内に堆積した金属の深さの、５０％まで、２０％まで、又は１０
％までである。

【００５５】本発明の方法は、半導体ウェハー表面への均一な金属層の堆積にも適用するこ
とができる。このことは、いくらかの製造方法において必要とされる。そのよう
なウェハーへの本発明の方法の適用は、図４Ａ〜図４Ｄで示されている。

【００５６】図４Ａは、半導体、例えばシリコンの単結晶から切り取った半導体ウェハーの
断面概略図である。このようなウェハーは典型的に円形で非常に薄い。ウェハー
の表面を金属化するために、バリアー層（図示せず）及び非常に薄い伝導性層（
図示せず）を、例えばＣＶＤによって、上述のダマシン調製表面でのように堆積
させる。

【００５７】そのようなウェハーの表面に金属を堆積させる場合、ウェハーの縁における不
均一な電流分布は、この縁において過剰な金属の堆積をもたらす。この過剰な金
属は、メッキされたウェハーの表面をいくらか平らでないようにし、またこれを
除去するか防止するかしないと、その後の製造操作を邪魔することがある。

【００５８】補助電極（ローバー）又は電気メッキ浴内に配置するシールド等を使用しない
で、ウェハー４００の縁での過剰な金属の堆積の問題を避けるために、本発明の
変調反転電場を使用してメッキを行うことができる。

【００５９】図４Ｂは、図４Ａにおいて円４Ｂで示されるウェハー４００の縁の拡大断面を
示している。金属層４０６は、第１の比較的短いカソード電流パルスの後の、縁
４０４の近くのウェハー４００の表面４０２に堆積させたものであり、これは、
概略を示されており且つ厚さが誇張されている。上述のダマシン調製表面で説明
したように、カソードパルスは有限の期間なので、金属層の堆積にはいくらかの
不均一性が存在することがある。これは、ウェハー４００の縁４０４において堆
積した過剰な金属４０８によって示されている。

【００６０】図４Ｃは、続く比較的長い期間のアノードパルスの後の、堆積した金属層の形
状の概略図である。そのような長いアノードパルスは、金属の不均一に除去し、
且つウェハー表面の凸部及び／又は高い部分から優先的に金属を除去する。従っ
て、カソードパルスによって堆積することがある過剰な金属４０８は、続くアノ
ードパルスによって除去される傾向がある。

【００６１】図４Ｄは、メッキが完了した後の、ウェハー４００の縁４０４におけるメッキ
金属層４０６の概略を示している。メッキ層４０６は理想的には、ウェハーの縁
まで本質的に一定の厚さで滑らかに広がっている。更にまた、メッキ金属層４０
６は、ウェハー４００の表面４０２の全ての微細なくぼみを満たす傾向がある。

【００６２】本発明の方法は、電気メッキ技術で堆積させることができる任意の金属で使用
することができる。従って、銅、銀、金、亜鉛、クロム、ニッケル、及びそれら
の合金、例えば青銅、及び黄銅等を、本発明の方法によって微細粗さ表面に適用
することができる。本発明は、ＶＬＳＩ半導体デバイス等の製造においてもたら
されるダマシン調製表面のトレンチ及びバイアの充填、並びに大きい直径の半導
体ウェハーでの金属の平らな層の調製に特に有益である。

【００６３】本発明の方法において使用する電気メッキ浴は、金属をメッキするのに適当な
任意の従来の電気メッキ浴でよい。特にダマシン処理によって微細伝導体を調製
する場合、半導体表面に電気メッキ銅を適用するためには、平滑化剤のような従
来の添加剤を可能な限り使用しないようにして、メッキ伝導体へのそのような添
加剤の含入のような添加剤使用の難点を避けることが好ましい。微細粗さ表面に
銅を電気メッキするための好ましい浴は、約４０〜約８０ｇ／Ｌの硫酸銅、硫酸
と硫酸銅のモル比が約５：１〜約８：１になる硫酸、約５％のポリエチレングリ
コール、及び約３０ｐｐｍ〜約６０ｐｐｍの塩素イオンを含む酸性の硫酸銅水溶
液浴である。パルストレイン頻度が約１，０００Ｈｚ、カソード使用率が約２０
％、アノード使用率が約７５％、及びカソード電荷移動／アノード電荷移動の比
が５以下であると、良好な結果が得られると考えられる。

【００６４】本発明の方法によって作られた満たされた凹部及びバイアの、マルチチップモ
ジュールの高密度相互接続への適用は、図５において概略を示している。集積回
路チップ５０２については、複数の接続パッド５０４のうちの１つとともに概略
を示している。このチップ５０２は、例えばセラミック基部である従来の支持体
５０６に支持されている。誘電体層５０８は、チップ５０２の上側表面に堆積し
ている。小さい孔又はバイア５１０は、任意の従来の方法、例えばレーザーアブ
レーションによって誘電体層５０８に作られている。電気メッキ工程のための導
電性基材を提供するために、例えば銅である金属の非常に薄い層（図示せず）を
、従来の方法、例えばスパッタリング、物理気相堆積、又は化学気相堆積によっ
て、誘電体層５０８の上側表面５１２全体に堆積させる。その後、このアセンブ
リを、対電極と共に従来の電気メッキ欲に浸漬して、誘電体層５０８に銅又は他
の金属を堆積させる。上述のように、変調反転電場を電極間に加え、この電場は
、基材の誘電体層をカソードにする比較的短いパルス、及び比較的長いアノード
パルスを提供する波形を含む。変調反転電場によってもたらされる電流は、メッ
キ浴から誘電体表面への金属の堆積をもたらし、誘電体５０８の表面５１２及び
バイア５１０内において、金属の連続層５１４を作る。本発明による波形を持つ
変調反転電場は、バイア５１０において金属を堆積させる傾向があり、それによ
って誘電体層５０８の上側表面５１２における金属の過剰な堆積を防ぎながら、
バイア５１０内における金属の良好なコーティングを確実にする。メッキは、例
えば銅である金属の厚さが、半導体チップ間の高密度相互接続を提供するのに適
当な厚さに達するまで継続する。比較的短時間でメッキを行う場合、金属層は、
表面の輪郭、並びにバイアの内側壁及び底部に沿うようになり、図において５１
６で示されるような一致した形のバイアを作る。比較的長い時間にわたってメッ
キ処理を継続する場合、バイアは完全に金属で満たされて、中実のバイア又は植
込み（ｓｔｕｄ）バイアを作ることができる。このバイアは、図の５１８によっ
て示されるような、続いて作る相互接続層において積み重ねバイアの基礎を形成
することができる。形に沿ったバイア及び植込みバイアの両方を、説明のための
図５に示している。しかしながら、所定のメッキ工程においては１つのタイプの
みが通常は作られる。

【００６５】本発明の方法は、中実のバイア又は植込みバイアを単一のメッキ工程で容易に
調製することができるので、これは、複数相互接続層を有するマルチチップモジ
ュールの積み重ねバイアの調製に有益である。そのようなモジュールについては
図５Ｂに概略を示している。ここでは、第２の誘電体層５２０を、図５Ａのモジ
ュールに堆積させ、第２の金属層５２２を、この誘電体層５２０の上側表面５２
４に電気メッキしている。図５Ｂのモジュールは、第１の誘電体層５０８の中実
（ｓｏｌｉｄ）バイア５１８上に直接配置して、誘電体層５２０の表面又は次に
配置される相互接続層への直接の相互接続を提供するバイア５２６を説明してい
る。

【００６６】本発明の方法の基材表面の凹部の充填への適用は、以下の例において説明する
。以下の例においては、複数の異なる波形の電場を使用して、表面に小さい凹部
を有する黄銅基材に銅をメッキした。導電性基材は、黄銅試験標本を１９ｍｍ（
０．７５インチ）四方に切断し、小さいドリルを使用して約４ミル（１０２μｍ
）の円形の断面を持つ１又は複数の凹部を作って調製した。ホールは、約１５０
〜２００μｍの深さまでドリルで孔を開けて、アスペクト比が１．５：１〜２：
１までの凹部を提供した。

【００６７】試験標本は、回転電極の下側端に水平に取り付けて、これをメッキ浴に浸漬し
た。対電極は銅板であった。

【００６８】メッキ浴は、５５ｇ／Ｌの硫酸銅、９ｗｔ％の硫酸、５０ｐｐｍの塩素イオン
、及び５ｗｔ％の従来のポリエチレングリコールキャリアー化合物を含有する水
溶液を有していた。

【００６９】電着は、本発明の変調反転電場と、従来技術の様々ないくつかの異なる電場状
態を使用して行った。

【００７０】［例１］この例は、直流電流を使用する、小さい凹部を有する黄銅基材への銅の電着を
説明している。

【００７１】４時間にわたって３５ｍＡ／ｃｍ²の電流密度の直流電流を使用して、ドリル
によって開けた直径が約１０２μｍのホールを持つ黄銅試験標本に、銅を堆積さ
せた。その後、試験標本をホールに沿って切断して、凹部内の銅メッキ及び試験
標本の表面の銅メッキの断面が見えるようにした。直流電流条件でのメッキの顕
微鏡写真は、図６に示している。比較的少量の銅が凹部内に堆積していることが
分かる。表面のメッキは凹部内のメッキよりも実質的に厚く、凹部の上側の角で
の不均一な分布によって、凹部の入口にブリッジをもたらし、凹部内の実質的な
容積には銅が堆積していない。明らかにそのようなメッキ銅の分布は、凹部の底
部と表面の伝導性銅層との間の信頼可能な相互接続を提供しない。

【００７２】［例２］この例は、変調電場によって提供されるパルス電流を使用する、小さい凹部を
有する黄銅基材への銅の電着を説明している。

【００７３】パルス電流を使用して、ドリルによって開けた直径が約１０２μｍのホールを
持つ黄銅試験標本に、銅を堆積させた。このパルス電流は、電流のない期間によ
って間隔を開けたカソードパルスを含んでいる。パルストレインの期間（Ｔ）は
、０．２９３ミリ秒（頻度は３４１３Ｈｚ）であり、カソードパルスの期間は０
．０４３ミリ秒、カソード使用率Ｄ_cは１４．７％であった。平均電流Ｉ_aveは
３５ｍＡ／ｃｍ²であり、ピーク電流密度は２４２ｍＡ／ｃｍ²であった。メッ
キは、４時間にわたって行った。

【００７４】その後、例１のように、試験標本を切断して鏡写真を撮った。パルス電流条件
でのメッキの顕微鏡写真は、図７に示している。パルス電流メッキは、直流電流
メッキと比較すると、凹部内に銅をよく堆積させているが、凹部内の堆積物は多
くの空隙を有し、また試験標本表面の堆積物の厚さは比較的厚い。メッキされた
銅のそのような分布は、表面の伝導性銅層と凹部の底部との、信頼可能な抵抗が
小さい相互接続を提供するためには望ましくない。

【００７５】［例３］この例は、比較的大きいカソード使用率及び比較的小さいアノード使用率を有
する比較的頻度が小さい変調反転電場を使用する、小さい凹部を有する黄銅基材
への銅の電着を説明している。この様な波形は、プリント回路板の貫通ホールの
メッキのためにいくらかの方法で使用される変調反転電場の代表である。

【００７６】変調反転電場を使用して、ドリルによって開けた直径が約１０２μｍのホール
を持つ黄銅試験標本に、銅を堆積させた。この波形は、交互のアノードパルス及
びカソードパルスを含んでいた。パルストレインの期間Ｔは、１０．２ミリ秒（
頻度は９３．１３Ｈｚ）であり、カソード作用時間ｔ_cは９．２ミリ秒、アノー
ド作用時間は１ミリ秒であり、従ってカソード使用率Ｄ_cは９０．２％及びアノ
ード使用率は９．８％であった。カソード電流とアノード電流の比（Ｉ_c／Ｉ_a ）は０．５、カソード電荷移動とアノード電荷移動の比（Ｑ_c／Ｑ_a）は５であ
った。平均電流密度は３２．３ｍＡ／ｃｍ²（３０Ａ／平方フィート）であった
。メッキは、３時間にわたって行った。

【００７７】その後、例１のように、試験標本を切断して写真を撮った。この波形で達成さ
れたメッキの顕微鏡写真は、図８に示している。比較的大きいカソード使用率と
比較的小さいアノード使用率を含む変調反転電場波形は、ほとんど表面に沿った
銅堆積物を作った。非常に少量の銅が凹部に堆積し、凹部内に大きな気孔容積を
残し、また凹部の下側面及び底部には銅がほとんど又は完全に堆積していなかっ
た。

【００７８】明らかに、そのようなメッキされた銅の分布は、表面の伝導性銅層と凹部の底
部との信頼可能な相互接続を提供しない。

【００７９】［例４］この例は、例３と比較した場合に、比較的大きい頻度の比較的大きいカソード
使用率及び比較的小さいアノード使用率を有する変調反転電場を使用する、小さ
い凹部を有する黄銅基材への銅の電着を説明している。この様な波形は、プリン
ト回路板の貫通ホールのメッキのためにいくらかの方法で使用されている変調反
転電場の代表であるが、その頻度は、通常の変調反転電場メッキ法で使用される
頻度よりも実質的に大きい。

【００８０】変調反転電場を使用して、ドリルによって開けた直径が約１０２μｍのホール
を持つ黄銅試験標本に、銅を堆積させた。この波形は、交互のアノードパルス及
びカソードパルスを含んでいた。パルストレインの期間Ｔは、０．３８２ミリ秒
（頻度は２６１７Ｈｚ）であり、カソード作用時間ｔ_cは０．０５４ミリ秒、ア
ノード作用時間は０．０５４ミリ秒であり、従ってカソード使用率Ｄ_cは８６％
、アノード使用率Ｄ_aは１４％であった。カソード電流とアノード電流の比（Ｉ _c ／Ｉ_a）は０．５、カソード電荷移動とアノード電荷移動の比（Ｑ_c／Ｑ_a）
は３であった。平均電流密度は３２．３ｍＡ／ｃｍ²（３０Ａ／平方フィート）
であった。メッキは３時間にわたって行った。

【００８１】その後、例１のように、試験標本を切断して写真を撮った。この波形で達成さ
れたメッキの顕微鏡写真は、図９に示している。大きいカソード使用率と小さい
アノード使用率を持つ頻度が大きい変調反転電場波形は、非常に類似の低頻度の
波形によって作られた銅堆積物よりも優れた銅堆積物を作った。しかしながら、
凹部の下側の部分の銅堆積物の厚さは、試験標本表面の銅堆積物よりも実質的に
薄く、凹部の口の部分でのメッキは不均一であった。

【００８２】この例の銅堆積物は、試験標本表面及び凹部の中での連続した銅フィルムを示
しているが、試験標本表面のこのフィルムは過剰に厚く、また凹部の口の部分で
の不均一なメッキは、このへこみに不純物が捕らわれる可能性を示唆している。

【００８３】［例５及び６］この例は、本発明による変調反転電場を使用する、小さい凹部を有する黄銅基
材への銅の電着を説明している。この波形は、比較的小さいカソード使用率及び
比較的大きいアノード使用率を示す。

【００８４】変調反転電場を使用して、ドリルによって開けた直径が約１０２μｍのホール
を持つ黄銅試験標本に、銅を堆積させた。この波形は、交互のアノードパルス及
びカソードパルスを含んでいた。パルストレインの期間Ｔは、０．２９３ミリ秒
（頻度は３４１３Ｈｚ）であり、カソード作用時間ｔ_cは０．０４３ミリ秒、ア
ノード作用時間は０．２５ミリ秒であり、従ってカソード使用率Ｄ_cは１４．７
％、アノード使用率Ｄ_aは８５．３％であった。ピークカソード電流密度Ｉ_cpk は２７７ｍＡ／ｃｍ²、ピークアノード電流密度Ｉ_apkは４２ｍＡ／ｃｍ²、従
ってカソード電荷移動とアノード電荷移動の比（Ｑ_c／Ｑ_a）は１．２であった
。平均電流密度は１５ｍＡ／ｃｍ²（１３．９Ａ／平方フィート）であった。例
５においては２時間にわたってメッキを行い、例６においては４時間にわたって
メッキをおこなった。

【００８５】その後、例１のように、試験標本を切断して写真を撮った。例５のメッキの顕
微鏡写真は図１０に、例６のメッキの顕微鏡写真は図１１に示している。

【００８６】例５（２時間のメッキ）では、銅堆積物は、試験標本の表面並びに凹部の側面
及び底部で比較的均一であった。明らかに、そのような電着銅層は、凹部の底に
配置されたデバイスと基材表面の伝導性ストリップとの信頼可能な電気的接続を
提供するのに適当である。

【００８７】例６（４時間のメッキ）では、試験標本表面の銅堆積物はまだ比較的薄い。し
かしながら、凹部全体が電着銅で満たされている。従って、本発明の方法は、基
材表面の過剰な銅の堆積を避けながら、銅で満たされたバイア又はブラインド凹
部（植込みバイア）を製造することを可能にする。

【００８８】［例７〜１１］この例は、本発明の方法による半導体基材の金属化を説明している。

【００８９】従来のマスキング及びエッチング法を使用して、シリコンウェハーの表面にト
レンチをエッチングすることによって、シリコンウェハーから試験標本を調製し
た。この試験標本は１９ｍｍ×１９ｍｍで、トレンチは中央の６．３５ｍｍ×６
．３５ｍｍの領域に配置されている。約０．２５μｍ〜約１．０μｍの様々な幅
のトレンチを提供した。試験標本に、２００Å／１０００ÅのＴｉ／Ｃｕ又はＣ
ｒ／Ｃｕのスパッタリングした従来の伝導性シード層を具備させた。試験標本は
、電気メッキ容器のカソードとして接続された回転ディスク電極（ＲＤＥ）に取
り付けた。対電極はアノードとして具備させた。

【００９０】以下の組成のわずかに異なるメッキ浴を使用した：メッキ浴１：６０〜６５ｇ／リットルのＣｕＳＯ₄・５Ｈ₂Ｏ；５０〜６０ｐ
ｐｍのＣｌ^-；３５０ｐｐｍのポリエチレングリコール（ＰＥＧ）（平均分子量
２００）メッキ浴２：６０〜６５ｇ／リットルのＣｕＳＯ₄・５Ｈ₂Ｏ；５０〜６０ｐ
ｐｍのＣｌ^-；３５０ｐｐｍのポリエチレングリコール（ＰＥＧ）（平均分子量
２００及び１４５０の混合物）

【００９１】ＲＤＥは、４００又は８００ｒｐｍの速度で回転させた。

【００９２】以下の２つの異なる電荷変調電場波形を使用した：波形１：４０００〜５０００Ｈｚ、カソード使用率２２％（カソード作用時間
（ｔ_c）４４〜５５マイクロ秒）、アノード使用率７８％（アノード作用時間（
ｔ_a）１５６〜１９５マイクロ秒）、平均カソード電流密度（ｉ_cＤ_c）３２．
３ｍＡ／ｃｍ²（約３０Ａ／平方フィート（ＡＳＦ））波形２：９０００Ｈｚ、カソード使用率４０〜４５％（カソード作用時間（ｔ _c ）４４〜６１マイクロ秒）、アノード使用率５５〜６０％（アノード作用時間
（ｔ_a）６１〜６７マイクロ秒）、平均カソード電流密度（ｉ_cＤ_c）３２．３
ｍＡ／ｃｍ²（約３０Ａ／平方フィート（ＡＳＦ））

【００９３】以下に示すようにして、メッキは２１０〜３００秒間にわたって行った。

【００９４】実験条件は以下の表２にまとめる。

【表１】

【００９５】メッキしたウェハーにおけるトレンチの断面は、イオン集束ビーム（ＦＩＢ）
掘削によって露出させて、走査型電子顕微鏡（ＳＥＭ）を使用して顕微鏡写真を
提供した。

【００９６】図１２は、例７のメッキされたトレンチの断面を示している。アスペクト比が
約２のこのトレンチは完全に満たされており、またこの表面堆積物の厚さはトレ
ンチの深さ以下である。

【００９７】図１３は、例８のメッキされたトレンチの断面を示している。アスペクト比が
約２のこのトレンチは、薄い表面堆積物によって対応する形でコーティングされ
ている。

【００９８】図１４は、例９のメッキされたトレンチの断面を示している。幅が０．２５μ
ｍ及び１μｍで深さが約０．６〜０．７μｍのこのトレンチは完全に満たされて
おり、また表面メッキ厚さはトレンチの深さよりも有意に薄い。

【００９９】図１５は、例１０のメッキされたトレンチの断面を示している。表面メッキは
中間の厚さである。

【０１００】図１６は、例１１のメッキされたトレンチの断面を示している。このトレンチ
は対応する形のコーティングを有し、且つ表面メッキは薄い。

【０１０１】［例１２］この例は、幅が約１０μｍのトレンチの充填を説明している。

【０１０２】シリコンウェハーでできている試験標本は、例７〜１１でのように調製した。
この試験標本はＶ字型のトレンチを持ち、このトレンチの上側の幅は約１０μｍ
であり深さは約５μｍである。試験標本は、例７で使用したのと同様な浴に入れ
て、３８分間にわたって、例７〜１１で使用したのと同様な装置でメッキした。
ここでは、頻度が約３５００Ｈｚ、偏位が約２９５０Ｈｚ〜約４９６９Ｈｚ、カ
ソード使用率が約１４．７％〜１６．７％、アノード使用率が約８５．３％〜８
３．３％、カソード作用時間が約０．０４４〜０．０５８ミリ秒、電荷比が約１
．１６、ピークカソード電流が約４８０ｍＡ、アノードピーク電流が約８０ｍＡ
、そして平均電流が約１１ｍＡであるパルス反転電場を使用した。図１７は、メ
ッキされたトレンチの断面を示す。このトレンチは完全に満たされており、且つ
表面メッキはトレンチの深さよりもかなり薄い。

【０１０３】本発明は完全に説明してきたが、本発明の本質及び基本的な特徴から離れずに
他の特定の形又はそれらの変形で行えることは理解すべきである。従って、上述
の態様は説明のためのものであって限定的なものではなく、本発明の範囲は特許
請求の範囲で示されている。また、特許請求の範囲及びそれと等価な範囲に含ま
れる全ての変更は特許請求の範囲に包含されることを意図している。

【図面の簡単な説明】

【図１】図１は、本発明の方法において使用する変調反転電流の波形を表す図である。

【図２Ａ】図２Ａは、微細な粗さの表面を有する電気メッキ基材の表面粗さに関するネル
ンスト拡散層の厚さを説明する図である。

【図２Ｂ】図２Ｂは、マクロ的な粗さの表面を有する電気メッキ基材の表面粗さに関する
ネルンスト拡散層の厚さを説明する図である。

【図２Ｃ】図２Ｃは、横方向の大きさが約５μｍ〜約３５０μｍであり、アスペクト比が
約０．５〜約５である小さい凹部を持つ基材に関するネルンスト拡散層の厚さを
説明する図である。

【図３Ａ】図３Ａは、半導体基材に堆積させた絶縁材料の層に作ったトレンチ又はくぼみ
を有するダマシン調製した基材の断面図である。

【図３Ｂ】図３Ｂは、カソードパルスによる金属の堆積の後の図２の基材の概略図である
。

【図３Ｃ】図３Ｃは、アノードパルスによる更なる処理の後の図３Ａ及び図３Ｂの基材の
概略図である。

【図３Ｄ】図３Ｄは、連続したカソードパルス及びアノードパルスの後の図３Ａの基材の
概略図であり、ダマシントレンチにおける優先的な金属の堆積を示している。

【図３Ｅ】図３Ｅは、ダマシントレンチを金属で満たした後の図３Ａ〜３Ｄのメッキした
基材の断面図であり、満たされたトレンチと金属の薄い表面層を表している。

【図３Ｆ】図３Ｆは、金属の薄い表面層を除去する処理をした後の、図３Ｅのメッキした
基材の断面図である。

【図４Ａ】図４Ａは、薄い均一な金属層を表面に電着させるために調製した半導体ウェハ
ーの断面である。

【図４Ｂ】図４Ｂは、図４Ａの半導体ウェハーの円４Ｂで示される縁の、カソードパルス
による金属の堆積の後の拡大図であり、この図は垂直方向をかなり誇張して、ウ
ェハーの縁に堆積した金属の過剰な厚さを示している。

【図４Ｃ】図４Ｃは、続くアノードパルスの後の図４Ｂのウェハーの縁の部分の図であり
、この図は垂直方向をかなり誇張して、ウェハーの縁の近くでの過剰な金属の除
去を示している。

【図４Ｄ】図４Ｄは、連続したカソードパルス及びアノードパルスの後の図４Ａ〜４Ｃの
ウェハーの縁部分の図であり、ウェハーの縁まで概して一定の厚さで延びている
金属の薄く均一な層を示している。

【図５Ａ】図５Ａは、マルチチップモジュールの概略の断面図であり、本発明の方法によ
って調製したバイアによるモジュール間の接続を示している。

【図５Ｂ】図５Ｂは、１以上の相互接続層を有するマルチチップモジュールの断面図であ
り、本発明の方法によって調製した積み重ねバイアの形態を示している。

【図６】図６は、直流電流を使用して銅でメッキした黄銅基材の、直径が１０２μｍの
ホールの断面の顕微鏡写真である。

【図７】図７は、パルス電流を使用して銅でメッキした黄銅基材の、直径が１０２μｍ
のホールの断面の顕微鏡写真である。

【図８】図８は、大きいカソード使用率と小さいアノード使用率での９８．１３Ｈｚの
比較的小さい頻度の変調反転電場を使用して銅でメッキした黄銅基材の、直径が
１０２μｍのホールの断面の顕微鏡写真である。

【図９】図９は、大きいカソード使用率と小さいアノード使用率での２６１８Ｈｚの比
較的大きい頻度の変調反転電場を使用して銅でメッキした黄銅基材の、直径が１
０２μｍのホールの断面の顕微鏡写真である。

【図１０】図１０は、基材の表面及びホールの内側表面が銅の薄い連続層でメッキされる
まで、小さいカソード使用率と大きいアノード使用率での３４１３Ｈｚの比較的
大きい頻度の変調反転電場を使用して銅でメッキした黄銅基材の、直径が１０２
μｍのホールの断面の顕微鏡写真である。

【図１１】図１１は、基材の表面が銅の薄い連続層でメッキされ及びホールの内側が満た
されるまで、小さいカソード使用率と大きいアノード使用率での３４１３Ｈｚの
比較的大きい頻度の変調反転電場を使用して銅でメッキした黄銅基材の、直径が
１０２μｍのホールの断面の顕微鏡写真である。

【図１２】図１２は、例７による銅の電着によって満たしたシリコンウェハー表面におけ
るトレンチの断面顕微鏡写真である。

【図１３】図１３は、例８による銅の電着によって満たしたシリコンウェハー表面におけ
るトレンチの断面顕微鏡写真である。

【図１４】図１４は、例９による銅の電着によって満たしたシリコンウェハー表面におけ
るトレンチの断面顕微鏡写真である。

【図１５】図１５は、例１０による銅の電着によって満たしたシリコンウェハー表面にお
けるトレンチの断面顕微鏡写真である。

【図１６】図１６は、例１１による銅の電着によって満たしたシリコンウェハー表面にお
けるトレンチの断面顕微鏡写真である。

【図１７】図１７は、例１２による銅の電着によって満たしたシリコンウェハー表面にお
けるトレンチの断面顕微鏡写真である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者ツォウ，チェンドンアメリカ合衆国，オレゴン 97309−1853，セーレム，ピー．オー．ボックス 13853 Ｆターム(参考） 4K024 AA02 AA03 AA04 AA05 AA09 AA10 AA11 AA17 AA21 AB01 AB06 BA11 BB12 BC10 CA02 CA07 CB05 GA16 4M104 BB04 BB05 BB08 BB09 BB13 DD52 DD75 FF16 FF22 5F033 JJ07 JJ11 JJ12 JJ13 JJ14 JJ17 NN06 NN07 PP27 QQ46 QQ48 RR04 WW00 WW01 WW02 XX33

Claims

【特許請求の範囲】

【請求項１】小さい凹部がある概して滑らかな表面を持つ導電性基材を、
この表面に堆積させる金属のイオンを含有する電気メッキ浴に浸漬し、前記メッキ浴に対電極を浸漬し、前記電極間に電流を流す、ことを含む、表面に小さい凹部がある基材に金属の連続層を堆積させる方法であ
って、前記電流が、前記基材をカソードにするカソードパルスと前記基材をアノード
にするアノードパルスを含む変調反転電流であり、前記カソードパルスの使用率が約５０％未満であり、且つ前記アノードパルス
の使用率が約５０％よりも大きく、前記アノードパルスに対する前記カソードパルスの電荷移動比が１よりも大き
く、そして前記パルスの頻度が約１０Ｈｚ〜約１２，０００Ｈｚである、表面に小さい凹部がある基材に金属の連続層を堆積させる方法。
【請求項２】電流を流さない休止期間を、前記カソードパルスとそれに続
くアノードパルスとの間で提供する請求項１に記載の方法。
【請求項３】電流を流さない休止期間を、前記アノードパルスとそれに続
くカソードパルスとの間で提供する請求項１に記載の方法。
【請求項４】電流を流さない休止期間を、前記カソードパルスとそれに続
くアノードパルスとの間、及び前記アノードパルスとそれに続くカソードパルス
との間で提供する請求項１に記載の方法。
【請求項５】前記カソードパルスと前記アノードパルスとを、電流を流さ
ない休止期間なしで、互いに連続させる請求項１に記載の方法。
【請求項６】前記カソードパルス及び前記アノードパルスが、約５０Ｈｚ
〜約１０，０００Ｈｚの頻度のパルストレインを作るようにする請求項１に記載
の方法。
【請求項７】前記カソードパルス及び前記アノードパルスが、約１００Ｈ
ｚ〜約６，０００Ｈｚの頻度のパルストレインを作るようにする請求項１に記載
の方法。
【請求項８】前記カソードパルス及び前記アノードパルスが、約５００Ｈ
ｚ〜約４，０００Ｈｚの頻度のパルストレインを作るようにする請求項１に記載
の方法。
【請求項９】前記カソードパルスの使用率を、約３０％〜約１％にする請
求項１に記載の方法。
【請求項１０】前記カソードパルスの使用率を、約３０％〜約１５％にす
る請求項１に記載の方法。
【請求項１１】前記カソードパルスの使用率を、約３０％〜約２０％にす
る請求項１に記載の方法。
【請求項１２】前記アノードパルスの使用率を、約６０％〜約９９％にす
る請求項１に記載の方法。
【請求項１３】前記アノードパルスの使用率を、約７０％〜約８５％にす
る請求項１に記載の方法。
【請求項１４】前記カソードパルスの使用率を、約７０％〜約８０％にす
る請求項１に記載の方法。
【請求項１５】前記金属を、銅、銀、金、亜鉛、クロム、ニッケル、青銅
、黄銅、及びそれらの合金からなる群より選択する請求項１に記載の方法。
【請求項１６】実質的に均一な厚さの前記金属の層を、前記表面及び前記
凹部に堆積させる請求項１に記載の方法。
【請求項１７】前記凹部に堆積させる前記金属の層の厚さが、前記表面に
堆積させる前記金属の層の厚さよりも厚い請求項１に記載の方法。
【請求項１８】前記凹部を実質的に金属で満たす請求項１に記載の方法。
【請求項１９】前記凹部の横方向の大きさの少なくとも１つが、約３５０
μｍ以下である請求項１に記載の方法。
【請求項２０】前記凹部の横方向の大きさの少なくとも１つが、約５μｍ
〜約３５０μｍである請求項１に記載の方法。
【請求項２１】前記凹部の横方向の大きさの少なくとも１つが、約１０μ
ｍ〜約２５０μｍである請求項１に記載の方法。
【請求項２２】前記凹部の横方向の大きさの少なくとも１つが、約２５μ
ｍ〜約２５０μｍである請求項１に記載の方法。
【請求項２３】前記凹部の横方向の大きさの少なくとも１つが、約５０μ
ｍ〜約１５０μｍである請求項１に記載の方法。
【請求項２４】小さい凹部がある表面を持つ基材であって、請求項１に記
載の方法によって前記凹部及び前記表面に堆積させた金属層を持つ基材。
【請求項２５】前記金属の層の厚さが、前記表面及び前記凹部の内側表面
において実質的に均一な厚さである請求項１９に記載の基材。
【請求項２６】前記凹部が金属で満たされている請求項１９に記載の基材
。
【請求項２７】第１の相互接続層及び第２の相互接続層を有する多層高密
度相互接続構造体であって、前記第１の相互接続層が実質的に完全に金属で満た
された第１のバイアを有し、且つ前記第２の相互接続層が前記第１のバイアのす
ぐ上に配置されたバイアを有し、前記第１と第２の相互接続層が請求項１に記載
の方法によって調製されている多層高密度相互接続構造体。
【請求項２８】前記基材が微細粗さ表面を有する請求項１に記載の方法。
【請求項２９】前記基材が半導体ウェハーである請求項１に記載の方法。
【請求項３０】前記半導体ウェハーが表面に少なくとも１つの凹部を持ち
、この凹部の横方向の大きさの少なくとも１つが約５μｍ以下である請求項１に
記載の方法。
【請求項３１】前記凹部の横方向の大きさの少なくとも１つが、約１μｍ
以下である請求項３０に記載の方法。
【請求項３２】表面領域とトレンチとを有する微細粗さ表面を持つ半導体
ウェハーであって、この微細粗さ表面が、請求項１に記載の方法によって前記ト
レンチと前記表面領域とに堆積させた金属層を持つ半導体ウェハー。
【請求項３３】前記表面領域の前記金属層の厚さが、前記トレンチの深さ
以下である請求項１６に記載の半導体ウェハー。
【請求項３４】前記表面領域の前記金属層の厚さが、前記トレンチの深さ
よりも実質的に薄い請求項１６に記載の半導体ウェハー。
【請求項３５】前記表面領域の前記金属層の厚さが、前記トレンチの深さ
の約５０％以下である請求項１６に記載の半導体ウェハー。
【請求項３６】前記表面領域の前記金属層の厚さが、前記トレンチの深さ
の約２０％以下である請求項１６に記載の半導体ウェハー。
【請求項３７】前記表面領域の前記金属層の厚さが、前記トレンチの深さ
の約１０％以下である請求項１６に記載の半導体ウェハー。