KR20010015297A - 전기적 펄스 변조를 이용하는 고 종횡비 구조를 위한 전기화학적 증착 - Google Patents
전기적 펄스 변조를 이용하는 고 종횡비 구조를 위한 전기화학적 증착 Download PDFInfo
- Publication number
- KR20010015297A KR20010015297A KR1020000039886A KR20000039886A KR20010015297A KR 20010015297 A KR20010015297 A KR 20010015297A KR 1020000039886 A KR1020000039886 A KR 1020000039886A KR 20000039886 A KR20000039886 A KR 20000039886A KR 20010015297 A KR20010015297 A KR 20010015297A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- current density
- seconds
- constant current
- period
- Prior art date
Links
- 238000004070 electrodeposition Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 238000000034 method Methods 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 25
- 238000009713 electroplating Methods 0.000 claims abstract description 22
- 230000008569 process Effects 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims description 27
- 239000011800 void material Substances 0.000 abstract description 5
- 238000001465 metallisation Methods 0.000 abstract description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 25
- 229910052802 copper Inorganic materials 0.000 description 25
- 239000010949 copper Substances 0.000 description 25
- 230000008021 deposition Effects 0.000 description 18
- 238000007747 plating Methods 0.000 description 12
- 239000003112 inhibitor Substances 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 239000000654 additive Substances 0.000 description 7
- 239000003792 electrolyte Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000000996 additive effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005868 electrolysis reaction Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000002739 metals Chemical group 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- -1 copper Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002848 electrochemical method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004626 scanning electron microscopy Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
- C25D17/001—Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/18—Electroplating using modulated, pulsed or reversing current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D7/00—Electroplating characterised by the article coated
- C25D7/12—Semiconductors
- C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09563—Metal filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/14—Related to the order of processing steps
- H05K2203/1492—Periodical treatments, e.g. pulse plating of through-holes
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Organic Chemistry (AREA)
- Metallurgy (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Materials Engineering (AREA)
- Electrochemistry (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Life Sciences & Earth Sciences (AREA)
- Sustainable Development (AREA)
- Electroplating Methods And Accessories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
기판 상에 고 종횡비 구조로 전기 화학적으로 금속을 증착시키기 위한 장치 및 방법이 제공된다. 상기 방법은 제 1 시간 주기 동안 기판 위에 정전류 밀도를 공급하며; 제 2 시간 주기 동안 기판 위에 정역전 전압을 공급하며; 구조를 충전하기 위해 제 1 및 2 단계를 반복하는 것을 포함한다. 일 실시예에서 정전류 밀도는 약 5 ㎃ /㎠ 내지 40 ㎃ /㎠ 사이며 약 0.1 초 내지 20 초 사이에 시간 동안 공급되고, 정역전 전압은 약 -5Ⅴ내지 -80Ⅴ사이며 0.02 초 내지 3 초 사이의 시간 동안 공급된다. 구조가 충전된 후 정전류 밀도가 금속 층을 증착시키기 위해 기판 위에 공급된다. 상기 장치는 음극과 양극을 가진 전기 화학적 증착 셀; 및 음극과 양극에 전기적으로 연결된 전원 공급 장치, 기판 위에 정역전 전압 및 전기 도금 과정 동안 기판 위에 정전류 밀도를 선택적으로 공급하기 위해 개조된 전원 공급 장치를 포함한다.
Description
본 발명은 전기 화학적 증착 또는 기판 상의 전기 도금에 관련된 것이다. 보다 상세하게는, 본 발명은 기판 상의 고 종횡비(aspect ratio) 구조에 금속의 전기 화학적 증착을 위한 방법에 관한 것이다.
1/4 마이크론 이하, 다층 금속층(metalization)은 극초대 규모 집적회로 (ULSI)의 차세대 핵심 기술들 중의 하나이다. 이 기술의 핵심에 존재하는 다층 인터커넥트(interconnect)는 콘택, 비아(via), 배선 및 다른 특징부를 포함하는 고 종횡비 구멍에 형성되는 인터커넥트 특징부를 평탄화하는 것을 요구한다. 인터커넥트 구조를 신뢰성있게 형성하는 것은 ULSI의 성공과 개별 기판과 다이(die) 상에서의 회로 집적도 및 품질을 향상시키는 데에 매우 중요하다.
회로 집적도가 향상됨에 따라, 비아의 폭, 콘택 및 다른 특징부, 이들 사이의 절연 물질이 250 나노미터 이하로 감소되나, 이에 반해 절연층의 두께는 실질적으로 변하지 않으며, 그 결과 특징부의 종횡비, 즉 폭에 대한 높이가 증가된다. 물리 기상 증착(PVD)과 화학 기상 증착(CVD)과 같은 많은 통상의 증착 프로세스는 종횡비가 4:1을 넘는 경우, 특히 10:1을 넘는 경우에 상기 구조들을 매입하는데 어려움을 갖는다. 따라서, 특징부 폭에 대한 특징부 높이의 비가 4:1 이상인 것이 가능한, 고 종횡비를 갖고 보이드(void) 없는 나노미터 크기 특징부를 형성하는 것에 현재 많은 연구 노력들이 집중되어 있다. 또한, 특징부 폭이 감소함에 따라, 소자 전류가 일정하거나 증가되는데, 이것은 특징부 내에 증가된 전류 밀도를 초래한다.
알루미늄의 허용 가능한 낮은 전기적 비저항과 그의 우수한 이산화실리콘(SiO2) 부착성, 패턴 형성 용이와 고 순도 형태로 얻을 수 있다는 잇점으로 인해 원자 알루미늄(Al) 및 그 합금이 반도체 프로세싱에서 배선과 플러그를 형성하는데 이용되었다. 그러나, 알루미늄은 구리와 같은 다른 도전성 금속에 비하여 높은 전기적 비저항을 가지며, 또한 도전체 내에 보이드를 형성하는 일렉트로마이그레이션(electromigration)의 단점을 갖는다.
구리 및 그 합금은 알루미늄 보다 낮은 비저항을 가지며 알루미늄에 비하여 현저하게 높은 일렉트로마이그레이션 저항성을 갖는다. 이러한 특성들은 높은 수준의 집적도와 증가된 소자 속도를 갖는 높은 전류 밀도를 지지하는데 중요한 것들이다. 구리는 또한 우수한 열 전도도를 가지며 고순도 상태가 가능하다. 따라서, 구리는 반도체 기판상의 1/4 마이크론 이하, 고 종횡비를 갖는 인터커넥트 특징부를 매입하는 대안적 금속이 되고 있다.
반도체 소자 제조에서의 구리 사용의 우수성에도 불구하고, 구리를 폭 0.35μ 이하의 4:1 종횡비 비아와 같은 매우 고 종횡비의 특징부에 증착하는 제조 방법의 선택은 제한된다. 이러한 프로세스 제한의 결과로, 회로 기판 상에 배선 제조를 이전에 제한해 왔던 도금이 반도체 소자 상에 비아와 콘택을 매입하는데 현재 사용되고 있다.
금속 전기도금은 일반적으로 공지되어 있으며 다양한 기술들에 의해 달성될 수 있다. 통상의 방법은 일반적으로 특징부 표면 상에 베리어 층의 물리 기상 증착, 베리어 층 상에 도전성 금속 시드 층, 바람직하게는 구리의 물리 기상 증착, 이어 구조/특징부를 매입하도록 시드 층 상에 도전성 금속을 전기 도금하는 것이 포함된다. 마지막으로, 화학적 기계적 연마(CMP)와 같은 방법에 의해 증착된 층과 절연층이 평탄화되어 도전성 인터커넥트 특징부가 형성된다.
전기 도금 또는 전기 화학적 증착은 장래의 구리 인터커넥트 요구에 대한 경제적이고 존립할 수 있는 해결책이다. 도1은 단순화된 형태의 파운틴(fountain) 플레이터(plater; 10)의 단면도이다. 일반적으로 파운틴 플레이터(10)에는 상부 개구를 갖는 전기분해 용기(12), 상기 전기 분해 용기(12) 상에 배치된 기판 홀더(14), 및 전기 분해 용기(12)와 기판(22)을 접속하는 콘택 링(20)이 포함된다. 복수개의 홈(24)이 기판 홀더(14)의 하부 표면에 형성된다. 진공 펌프(도시안됨)는 기판 홀더(14)에 결합되며 홈(24)과 연통하여(communicate) 프로세싱 도중에 기판(22)을 기판 홀더(14)에 고정시킬 수 있는 진공 조건을 만들어 준다. 콘택 링(20)은 중앙 기판 도금(plating) 표면을 한정하도록 기판(22)의 주변부 부근에 분포된 복수개의 금속 또는 반-금속 콘택 핀(26)으로 이루어 진다. 다수의 콘택 핀(26)은 기판(22)의 폭이좁은 주변부 너머로 안쪽으로 방사상 연장되고 콘택 핀(26)의 팁(tip)에서 기판(22)의 도전성 시드(seed) 층을 콘택한다. 전원 공급기(30)가 음극(16)과 핀(26)에 전기적으로 연결되어 기판(22)에 전기적 바이어스를 제공한다. 기판(22)이 실린더형 전해질 콘테이너(12) 위로 위치되어 셀(10)이 작동하는 동안 기판 피복 표면 위에서 수직으로 전해질 흐름에 영향을 미친다.
전형적으로 전기도금 공정은 기판 도금 표면에 걸쳐서 일정한 전류 밀도를 인가함으로써 행해진다. 예를 들어, 약 40 mA/cm2의 일정한 전류 밀도가 기판 도금 표면에 걸쳐서 인가되어 그 위에서 증착이 이루어진다. 일반적으로 증착 비율은 기판 도금 표면에 인가된 전류 밀도의 함수이기 때문에, 전류 밀도가 40mA/cm2이상으로 증가되면 증착이 보다 빨라져 생산성이 증가하게 된다.
전류 전기도금 공정에서 두드러지는 문제점 중 하나는 현재 상용되고 있는 전기 도금 공정은 보이드가 없는 또는 시임(seam)이 없는 고 종횡비 구조를 충전시키지 못한다는 것이다. 도 2는 기판(200) 상에 고 종횡비 구조의 전형적인 증착 결과를 나타내며 여기서 구조(202)의 마우스/개구부(206)는 구조의 마우스/개구부에서 구리가 돌출되거나 과잉 증착되어 핀치 오프된다. 증착물(210)은 구조의 마우스 또는 개구부에서 보다 빠르게 성장하는 경향이 있어 구조의 마우스/개구부를 핀치 오프시켜 구조(202) 안쪽에 보이드(204)를 형성하게 되는 것으로 관찰되었다. 전기도금을 행하는 동안 전류 밀도가 증가함에 따라 핀치 오프가 가속되어 보이드가 더 커지게 된다. 또한 보이드는 그레인이 증착 성장과 부합되지 않기 때문에 상호 연결부에 형성되는 것으로 관찰되었다.
따라서, 기판상에 고 종횡비 구조로 금속을 증착하여 보이드 없이 또는 시임 없이 충전시키는 전기 화학적 증착 방법이 요구된다.
본 발명은 상기한 문제점을 해결하여, 기판 상의 높은 종횡비 구조로 금속을 전기 화학적으로 증착하여 보이드 없는 또는 시임 없는 충전을 제공하는 것을 목적으로 한다.
도 1 은 단순화된 전형적인 파운틴 플레이터(fountain plater)의 절개도이다.
도 2 는 구조의 개구부에서 구리의 돌출 및 과잉 증착에 기인해서 구조의 개구부가 핀치 오프(pinch off)되는 높은 종횡비 특성의 전형적인 증착 결과를 도시한다.
도 3 은 본 발명의 전기 결선을 도시한 개략 선도이다.
도 4 는 본 발명에 따른 기판으로의 전원 공급 장치의 출력을 보여주는 전기적 파형을 나타낸 도면이다.
도 5 는 본 발명에 따른 전기 도금 순서의 실시예를 설명한 도면이다.
일반적으로 본 발명은 기판에 고 종횡비 구조를 보이드 없이 또는 시임 없이 충전시키는 고 종횡비 구조로 금속을 전기 화학적으로 증착하는 방법을 제공한다.
발명의 일면에서는 기판에 고 종횡비 구조로 금속을 전기 화학적으로 증착하는 방법이 제공되며, 상기 방법은: 제 1 시간 주기 동안 기판에 일정한 전류 밀도를 인가하는 단계; 제 2 시간 주기 동안 기판에 일정한 역전압을 인가하는 단계; 및 구조를 충전시키기 위해서 제 1 및 제 2 단계를 반복하는 단계를 포함한다. 일정한 전류 밀도는 약 5 mA/cm2내지 약 40 mA/cm2사이에 있고 약 1 초 내지 약 20초 사이의 시간 동안 인가되며, 역전압은 약 -15 V 내지 약 -25 V 사이에 있으며 약 0.02초 내지 약 3초 사이의 시간 동안 인가되는 것이 바람직하다. 구조가 충전된 후에, 기판 위로 금속층을 증착하기 위해서 기판 위로 일정한 전류 밀도가 인가된다.
발명의 또다른 면은 상호 연결부의 개구부 또는 마우스에서 시드 층이 충만되거나 또는 과잉 증착되는 것을 방지하는 초기 역전압 또는 역전류 펄스가 제공된다. 또한 초기 역펄스는 구리 시드 층의 표면에 잔재하는 첨가물의 변화도를 생성하며, 또한 거친 시드 층 표면을 평탄화시킨다. 이어 기판은 본 발명에 따른 파형을 이용하여 전기 도금 처리된다.
발명의 또다른 면은 시드 층을 회복시키고 정정하는 초기 순방향 전류 밀도 펄스를 제공한다. 다음 기판은 본 발명에 따른 파형을 이용하여 전기도금 처리된다.
발명의 또다른 면은 본 발명에 따른 파형을 증착-에칭-증착(dep-etch-dep)의 주기적인 사이클로 제공하여 기저로 부터의 성장(bottom up growth), 특히 상호 연결부의 위치에서의 성장을 야기시키는 비평면 증착 표면을 제거한다. 증착-에칭-증착 공정은 또한 상호 연결부를 충전시키는데 유용하다.
발명의 또다른 면은 음극과 음극을 갖는 전기 화학적 증착 셀; 및 음극과 음극에 전기적으로 연결된 전원 공급기, 전기 도금 과정 동안 기판 위에 정역전 전압 및 정전류 밀도를 선택적으로 공급하도록 개조된 전원 공급 장치를 포함하는 장치를 제공한다.
본 발명에 의해 성취되는 잇점은: 구리 시드 유효 범위상 보다 뛰어난 내구력 및 구리 시드 조직, 본 발명이 인터커텍트 구조에서 보이드 형성 없이 더 높은 전류 밀도 작동을 하게 하므로 개구부의 핀치 오프를 방지하는 보다 넓은 처리 창 및 직류 도금 보다 더 개선된 재료 처리량을 포함한다.
본 발명의 전술한 특징, 잇점 및 목적이 달성되며 상세히 이해될 수 있는 방법을 위해 전술부가 간략히 요약된 본 발명의 보다 상세한 설명이 덧붙인 도면에 도시된 실시예를 참조하여 설명될 것이다.
그러나, 덧붙인 도면은 단지 본 발명의 전형적인 실시예만 도시하여 본 발명이 다른 동등한 유효한 실시예를 수용하기 위한 발명의 범위의 한계가 고려되지 않는다.
본 발명은 일반적으로 기판 상의 높은 종횡비 구조로 금속을 증착하여 보니드가 없는 또는 시임이 없는 충전을 제공하는 전기 화학적 방법을 제공한다. 본 발명은 바람직하게는 Applied Materials, Inc., Santa Clara, CA 로 부터 사용가능한 ElectraTMCu ECP 시스템 같은 전기 화학적 증착 셀을 사용한다. 전기 화학적 증착 시스템의 상세한 설명은 본 출원인에게 양도되어 공동 계류중인 1999년 4월 8일 출원된 "전기화학 증착 시스템" 이란 명칭의 미국 특허 출원 09/289,074 에 개시되며 본 명세서에서는 상기 출원 내용을 참조하여 인용된다.
도 3 은 본 발명의 전기 결선을 도시한 개략 선도이다. 전원 공급 장치(302)는 전기 도금 시스템의 양극(304) 및 음극(306)에 연결된다. 음극(306)은 전기적으로 기판 도금 면(308) 상의 시드 층(310)과 접촉한다. 전원 공급 장치(302)는 바람직하게 일정 전류 작동 및 일정 전압 작동 사이에 스위칭하는 제어 회로를 포함한다. 전원 공급 장치(302)의 제어 회로는 또한 출력의 극성을 제어한다. 전원 공급 장치(302)는 바람직하게 제 1 기간 동안 일정 전류 출력 및 제 2 출력 기간 동안 일정 전압 출력의 반복을 포함하는 출력 파형 같은 다양한 출력 파형을 생성하도록 프로그래밍될 수 있는 스위칭 회로를 또한 포함한다. 본 발명은 상기 출력 파형을 생성할 수 있으며 특정의 전원 공급 장치 설계에 한정되지 않는 다향한 전원 공급 장치 설계를 사용하려고 한다. 도 4 는 본 발명에 따른 기판으로의 전원 공급 장치의 출력을 도시한 전기적 파형이다. 도 5 는 본 발명에 따를 전기 도금 순서의 실시예를 도시한다. 본 발명에 따른 일 실시예에 따라 일정 전류 밀도 Id가 중간 구조물의 표면을 포함하는 기판 도금 면 상에 증착시키기 위해 제 1 시간 주기 t1동안 기판에 공급(단계 502)되며, 이어 정역전 전압 Vr이 탈증착 또는 증착된 금속의 에칭을 일으키기 위해 제 2 주기 시간 t2동안 기판에 공급(단계 504)된다. 시간 주기 t1및 t2는 함께 기판에 공급되는 전기적 파형의 한 주기를 이룬다. 주기는 중간 구조물을 완전히 채우기 위한 정해진 시간동안 반복(단계 506)된다. 기판 상의 구조물이 채워진 후, 일정 전류 밀도 Id가 전형적으로 소정의 두께로 금속 층을 증착시키기 위해 선택된 시간 동안 기판에 공급된다.
바람직하게, 기판에 공급된 일정 전류 밀도 Id는 약 5 ㎃ /㎠ 내지 80 ㎃ /㎠ 사이며 심지어 바람직하게 약 5 ㎃ /㎠ 내지 40 ㎃ /㎠ 사이다. 제 1 시간 주기 t1은 바람직하게 약 0.1 초 내지 20 초 사이의 시간을 갖는다. 기판에 공급된정역전 전압 Vr은 바람직하게 크기가 약 -5Ⅴ내지 -80Ⅴ사이의 고전압이며 더 바람직하게는 약 -15Ⅴ내지 -25Ⅴ사이다. 제 2 시간 주기 t2는 바람직하게 약 0.02 초 내지 3 초 사이의 값을 갖으며, 더 바람직하게는 0.2 초 내지 0.4 초 사이다.
본 발명의 실시예는 용해 시간(예를 들어, 에칭) 동안 정역전 전압 대신 기판 위에 정역전 전류를 사용한다. 바람직하게, 약 0.02 초 내지 3 초 사이의 시간 동안 약 5 ㎃ /㎠ 내지 100 ㎃ /㎠ 사이의 정역전 전류 밀도이다.
본 발명의 또다른 실시예는 시드층을 패칭(patch) 또는 수선하기 위해 기판 표면에 공급된 일정 전류 밀도의 초기 순방향 펄스를 제공한다. 물리적 증기 증착 과정의 한계로 인해 구리 시드 층은 불연속성, 불충분한 단계 적용 범위 또는 평탄치 않은 분포를 가질 수도 있음이 관찰되었다. 순 방향 전류 밀도 펄스는 전기 도금 처리를 위해 개선된 핵생성을 제공하기 위해 구리 시드 층을 패칭한다. 시드 층의 균일함을 더욱 개선하기 위해 정역전 전압이 인터커넥트 형상의 개구부에서 돌출 및 과잉 증착을 제거하기 위해 공급된다.
발명자들은 짧은 시간 동안(예를 들어 0.5 초 이하)의 역전 전압이 인터커넥트 구조로 대부분의 증착을 유지하면서 인터커넥트 개구부에서 돌출 및 과잉 증착을 제거하는데 유용함을 알아냈다. 또한, 인터커넥트 형상의 개구부에서 돌출 또는 과잉 증착을 탈도금하기 위해 높은 역전 전압(예를 들어 -10Ⅴ이상)을 사용하는 것이 택해진다. 따라서, 본 발명의 탈도금 주기는 바람직하게 짧은 시간 동안고 정역전 전압을 포함한다. 상기 공정 파라미터는 억제 물질 및 브라이트너(brightener)/가속제(accelerator) 같은 구리 전해질 및 첨가제를 포함하는 다성분을 가진 구리 전기 도금 배스로 바람직하게 행해진다. 전기 도금 화학의 상세한 설명은 특히 전해질과 첨가제의 조성이 1999년 2월 5일 출원되고, 본 출원인에게 양도되어 공동 계류중인 "개선된 개구부 충전을 위한 전기증착 화학법" 이라는 명칭의 미국 특허출원번호 09/245,780에 개시되어 있고, 여기서는 참조를 위해 인용된다.
구리 전해질은 증착될 금속 이온을 제공하는 동안, 억제제(suppresser)와 브라이트너/가속제는 증착 형상을 조절한다. 억제제는 웨이퍼 표면상에 흡착되고 억제제가 흡착된 영역내에서 구리 증착을 금지 또는 감소시킨다. 브라이트너 또는 가속제는 흡착 위치에 대해 억제제 분자와 경쟁하여 브라이트너/가속제가 흡착된 영역내에서 구리 성장을 가속한다. 억제제와 가속제의 활성은 온도, 배스의 pH 및 배스내 염소농도와 같은 여러 파라미터에 의존하고, 이들 모든 파라미터는 이러한 첨가제의 편광에 직접 또는 간접적으로 영향을 준다.
억제제와 가속제는 기판이 전기도금 배스와 접촉함과 동시에 인터커넥트 구조(예를 들면, 비아 및 트렌치)내의 표면 상부에 남는 경향이 있다. 가속제의 분자 크기는 억제제보다 훨씬 작고, 가속제는 억제제보다는 빠르게 전해질을 통해 확산될 수 있다. 본 발명은 음의 전압의 펄스 폭(즉, 지속기간)이 순방향 일정 전류 밀도 및 역방향 일정 전압 전기화학 증착 시퀀스를 사용하여 보이드 및 시임없는 충전을 구현하기 위한 중요한 파라미터라는 것을 개시하고 있는데, 그 이유는 기저부로부터의 성장(bottom up growth)을 얻는데 필요한 금지 시간이 음의 펄스의 지속시간(즉, 탈도금(de-plating)을 위한 역전압)이 증가됨에 따라 증가되기 때문이다. 특히, 3초 이하의 짧은 음전압 펄스는 인터커넥트 구조로 보이드(void) 및 시임(seam)없는 증착을 제공한다. 탈-도금 공정은 바람직하게는 짧은 펄스 폭(즉, 대략 0.02초 내지 대략 3초, 더욱 바람직하게는 대략 0.2초 내지 0.4초)으로 고전압(즉, 대략 -5V 내지 -80V, 더욱 바람직하게는 대략 -15V 내지 -25V)을 사용하여 수행된다.
본 발명에 따른 순방향 전류밀도와 역방향 전압 파형은 인터커넥트 구조가 충전된 이후 증착에 따른 표면을 평탄화하는데 사용된다. 비-평탄화 상부 표면은 전형적으로 기저부로부터의 성장 특히, 인터커넥트 구조의 위치 상부에서의 성장을 제공하는 전기화학 증착에 의한 것이다. 본 발명의 일특징에 따르면, 증착을 위한 순방향 일정 전류와 탈도금을 위한 역방향 일정 전압을 포함하는 전원의 전기 파형 출력은 증착된 층의 실질적으로 평탄한 상부 표면을 제공하도록 인터커텍트 구조가 완전히 충전된 이후에도 계속된다. 이러한 출력 파형은 기판 표면 상부에 장착된 금속의 원하는 두께를 구현하기 위해 원하는 지속기간 동안 계속될 수 있다.
초기 순방향 전류밀도와 역방향 전압 싸이클은 또한 시드층의 표면상에 남아있는 첨가제의 그레디언트(gradient)를 형성하는데 사용된다. 억제제 및 가속제와 같은 첨가제는 시드층의 표면상의 핵형성 위치와 경쟁한다는 것을 알 수 있다. 본 발명에서 초기 순방향 전류밀도와 역방향 전압 싸이클을 사용함으로써 시드층의 표면상에 남아있는 첨가제의 그레디언트를 형성하고, 첨가제의 분포를 균형잡는다. 따라서, 조절된 증착 형상은 순방향 일정 전류와 역방향 전압 파형을 제공함으로써 제공된다.
초기 순방향 전류밀도와 역방향 전압 싸이클의 다른 장점은 시드층이 패칭되고 개선된 증착을 이룬다는 것이다. 전형적으로 물리 기상 증착법에 의해 증착되는 구리 시드층은 전형적으로 인터커넥트 구조의 마우스/개구부에서 약간의 돌출부 또는 과잉 증착을 나타낸다. 이러한 시드층은 또한 몇몇 시드층의 불연속, 우수하지 못한 스텝 커버리지 및 불균일 시드층 분포를 가진다. 초기 순방향 전류 펄스는 시드층의 불연속, 우수하지 못한 스텝 커버리지(step coverage) 및 불균일을 보상한다. 초기 역방향 전압은 인터커넥트 구조의 마우스/개구부에서의 돌출/과도 증착을 제거한다. 따라서, 증착 형상은 시드층의 균일성이 개선되기 때문에 개선된다.
본 발명의 다른 특징으로, 본 발명에 따른 파형은 기저부로부터의 성장 특히, 인터커넥트 구조 위치에서의 성장으로 인한 비-평탄화 증착 표면을 제거하는 증착-에칭-증착(dep-etch-dep) 주기 싸이클을 제공한다. 상술된 순방향 일정 전류와 역방향 일정 전압 파형은 dep-etch-dep 공정으로서 사용될 수 있다. 바람직하게는, 증착 대 에칭의 비율은 대략 3:1 내지 5:1이다. dep-etch-dep 공정은 또한 인터커넥터 구조를 충전하는데 유용하다.
예
다음은 본 발명에 따른 방법을 사용하여 증착된 고 종횡비 인터커넥트 구조를 갖는 기판의 실시예이다. 본 발명에 따른 전기 도금 공정에 기판을 투입하기 전에, TaN 을 포함하는 약 250Å의 두께를 갖는 베리어 층은 물리 기상 증착에서 잘 알려진 공정 파라미터를 이용해 기판위에 증착된다. 바람직하게, 베리어 층은 캘리포니아 산타 클라라에 있는 어플라이드 머티리얼즈 사의 VectraIMP 챔버를 사용하여 증착된다. 약 2000Å의 두께를 갖는 구리 시드층은베리어 층위에 증착되며, 또한 물리 기상 증착에서 잘 알려진 프로세싱 매개변수들을 이용한다. 이어 기판은 캘리포니아 산타 클라라의 머플라이드 머티리얼즈사 제품인 ElectraTMCu ECP 시스템과 같은 전기도금 셀에 옮겨지고, 구리층은 본 발명에 따른 전기도금 방법을 이용하는 기판위에 증착된다.
0.85M 구리를 포함한 전기도금 배스의 구성은 억제제와 가속제를 첨가한 후에 약 pH 1.75 로 황산화한다. 배스의 온도는 약 15℃내지 약 25℃사이로 유지된다. 기판은 바람직하게 기판이 전해질에 투입될 때 순방향 도금 전류 밀도로 바이어싱된다. 본 발명에 따른 파형은 약 4초내지 16초 사이의 시간동안 약 10mA/㎠과 40mA/㎠사이의 순방향 정전류 밀도 및 약 0.3초에 동안 약 -20V의 정역전 전압이 기판에 공급된다. 높은 전류밀도(40mA/㎠)가 소정의 양의 구리를 도금하는데는 더 짧은 시간(4초)을 필요로 하는 반면, 낮은 전류밀도(10mA/㎠)는 주기당 동일한 소정의 양을 도금하는데 더 긴 시간(16초)을 필요로 한다. 주기는 전기 화학적 증착공정을 완성하는데 총 6번이 되풀이된다. 상기 실시예에 따라 처리된 기판에 대한 주사형 전자 현미경(SEM)과 집속 이온 빔(FIB) 분석은 본 발명에 따른 전기 화학적 증착 공정이 고 종횡비 구조의 보이드 없고 심 없는 충전을 제공한다는 것을 보여준다.
전술한 것이 본 발명의 실시예를 제시하는 한편으로 본 발명의 또다른 실시예들이 기본적인 범위에서 벗어나지 않고 고안될 수 있으며, 그 범위는 덧붙인 청구항에 의해 결정된다.
본 발명에 따르면 기판 상의 높은 종횡비 구조로 금속을 전기 화학적으로 증착하여 보이드 없이 또는 시임 없이 충전할 수 있다.
Claims (22)
- 고 종횡비 구조로 기판에 금속을 증착하는 방법에 있어서,a) 제 1시간 주기 동안 상기 기판 상에 정전류 밀도를 인가하는 단계;b) 제 2시간 주기 동안 상기 기판 상에 정역전 전압을 인가하는 단계; 및c) 상기 구조를 충전하기 위하여 상기 단계 a) 및 b)를 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서,d) 상기 기판 상에 금속층을 증착하기 위하여 상기 기판 위에 정전류 밀도를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 정전류 밀도는 약 5 mA/cm2내지 40 mA/cm2사이인 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 정역전 전압은 약 -5V 내지 -80V 사이인 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 제 1주기는 약 0.1초 내지 20초 사이의 주기를 가지는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 제 2주기는 약 0.02초 내지 3초 사이의 주기를 가지는 것을 특징으로 하는 방법.
- 제 1항에 있어서,d) 단계 a)전에 상기 기판 상에 초기 역극성 전력을 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 7항에 있어서, 상기 초기 역극성 전력은 정역전 전압을 포함하는 것을 특징으로 하는 방법.
- 제 7항에 있어서, 상기 초기 역극성 전력은 정역전 전류를 포함하는 것을 특징으로 하는 방법.
- 고 종횡비 구조로 기판에 금속을 증착하는 방법에 있어서,a) 제 1시간 주기 동안 상기 기판 상에 정역전 전압을 인가하는 단계;b) 제 2시간 주기 동안 상기 기판 상에 정전류 밀도를 인가하는 단계; 및c) 상기 구조를 충전하기 위하여 상기 단계 a) 및 b)를 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 10항에 있어서,d) 상기 기판 상에 금속층을 증착하기 위하여 상기 기판 위에 정전류 밀도를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 10항에 있어서, 상기 정전류 밀도는 약 5 mA/cm2내지 40 mA/cm2사이인 것을 특징으로 하는 방법.
- 제 10항에 있어서, 상기 정역전 전압은 약 -5V 내지 -80V사이인 것을 특징으로 하는 방법.
- 제 10항에 있어서, 상기 제 1주기는 약 0.02초 내지 3초 사이의 주기를 가지는 것을 특징으로 하는 방법.
- 제 10항에 있어서, 상기 제 2주기는 약 0.1초 내지 20초 사이의 주기를 가지는 것을 특징으로 하는 방법.
- 제 10항에 있어서,d) 단계 a)전에 상기 기판 상에 초기 정전류 밀도 펄스를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 16항에 있어서, 상기 초기 정전류 밀도 펄스는 약 0.1초 내지 20초 동안의 약 5 mA/cm2내지 80 mA/cm2사이의 전류 밀도를 포함하는 것을 특징으로 하는 방법.
- 고 종횡비로 기판에 금속을 증착하는 장치에 있어서,a) 음극과 양극을 가진 전기화학 증착 셀; 및b) 상기 음극과 양극에 연결된 전력 공급 장치를 더 포함하며,상기 전력 공급 장치는 전기도금 공정 중에 기판 상에 정역전 전압 및 정전류 밀도를 선택적으로 인가하는 것을 특징으로 하는 장치.
- 제 18항에 있어서,c) 상기 전력 공급 장치의 출력을 제어하기 위하여 연결된 제어기를 포함하는 것을 특징으로 하는 장치.
- 제 19항에 있어서, 상기 제어기는 정전류 모드 및 정전압 모드사이에서 상기 전력 공급 장치의 출력을 선택적으로 스위칭하는 것을 특징으로 하는 장치.
- 제 19항에 있어서, 상기 정전류 모드는 약 0.1초 내지 20초 동안의 약 5 mA/cm2내지 80 mA/cm2사이의 전류 밀도를 포함하는 것을 특징으로 하는 장치.
- 제 19항에 있어서, 상기 정전압 모드는 약 0.02초 내지 3초 동안의 약 -5 내지 -80볼트사이의 정역전 전압을 포함하는 것을 특징으로 하는 장치.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14336199P | 1999-07-12 | 1999-07-12 | |
| US60/143,361 | 1999-07-12 | ||
| US56983300A | 2000-05-11 | 2000-05-11 | |
| US09/569,833 | 2000-05-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010015297A true KR20010015297A (ko) | 2001-02-26 |
Family
ID=26840951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000039886A KR20010015297A (ko) | 1999-07-12 | 2000-07-12 | 전기적 펄스 변조를 이용하는 고 종횡비 구조를 위한 전기화학적 증착 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP1069212A1 (ko) |
| JP (1) | JP2001152386A (ko) |
| KR (1) | KR20010015297A (ko) |
| TW (1) | TW487968B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489744B1 (ko) * | 2001-08-08 | 2005-05-16 | 가부시키가이샤 도요다 지도숏키 | 비어 홀의 구리 도금 방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6491806B1 (en) | 2000-04-27 | 2002-12-10 | Intel Corporation | Electroplating bath composition |
| DE60336539D1 (de) † | 2002-12-20 | 2011-05-12 | Shipley Co Llc | Methode zum Elektroplattieren mit Umkehrpulsstrom |
| DE10311575B4 (de) * | 2003-03-10 | 2007-03-22 | Atotech Deutschland Gmbh | Verfahren zum elektrolytischen Metallisieren von Werkstücken mit Bohrungen mit einem hohen Aspektverhältnis |
| KR100538069B1 (ko) | 2003-12-16 | 2005-12-20 | 매그나칩 반도체 유한회사 | 암신호 감소를 위한 이미지센서의 소자분리 방법 |
| US7273811B2 (en) * | 2005-06-27 | 2007-09-25 | The Regents Of The University Of California | Method for chemical vapor deposition in high aspect ratio spaces |
| US9714474B2 (en) * | 2010-04-06 | 2017-07-25 | Tel Nexx, Inc. | Seed layer deposition in microscale features |
| KR101274482B1 (ko) * | 2011-01-17 | 2013-06-14 | 주식회사 리텍 | 스크류잭 방식의 4-방향 모션 베이스 장치 |
| US9435048B2 (en) * | 2013-02-27 | 2016-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Layer by layer electro chemical plating (ECP) process |
| JP7127984B2 (ja) * | 2017-12-27 | 2022-08-30 | 東邦チタニウム株式会社 | 溶融塩電解槽の操業方法及び、溶融金属の製造方法 |
| CN113502522A (zh) * | 2021-06-29 | 2021-10-15 | 上海华力微电子有限公司 | 铜互连层的形成方法及包含铜互连层的半导体器件 |
| US20230279576A1 (en) * | 2022-03-03 | 2023-09-07 | Applied Materials, Inc. | Plating and deplating currents for material co-planarity in semiconductor plating processes |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5337543A (en) * | 1976-09-20 | 1978-04-06 | Nippon Electric Co | Bump plating method |
| US4396467A (en) * | 1980-10-27 | 1983-08-02 | General Electric Company | Periodic reverse current pulsing to form uniformly sized feed through conductors |
| US4466864A (en) * | 1983-12-16 | 1984-08-21 | At&T Technologies, Inc. | Methods of and apparatus for electroplating preselected surface regions of electrical articles |
| US5141602A (en) * | 1991-06-18 | 1992-08-25 | International Business Machines Corporation | High-productivity method and apparatus for making customized interconnections |
| US6261433B1 (en) * | 1998-04-21 | 2001-07-17 | Applied Materials, Inc. | Electro-chemical deposition system and method of electroplating on substrates |
-
2000
- 2000-07-12 KR KR1020000039886A patent/KR20010015297A/ko not_active Application Discontinuation
- 2000-07-12 EP EP00305892A patent/EP1069212A1/en not_active Withdrawn
- 2000-07-12 JP JP2000247083A patent/JP2001152386A/ja not_active Withdrawn
- 2000-10-11 TW TW089113904A patent/TW487968B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489744B1 (ko) * | 2001-08-08 | 2005-05-16 | 가부시키가이샤 도요다 지도숏키 | 비어 홀의 구리 도금 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW487968B (en) | 2002-05-21 |
| EP1069212A1 (en) | 2001-01-17 |
| JP2001152386A (ja) | 2001-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6881318B2 (en) | Dynamic pulse plating for high aspect ratio features | |
| US6551483B1 (en) | Method for potential controlled electroplating of fine patterns on semiconductor wafers | |
| US8048280B2 (en) | Process for electroplating metals into microscopic recessed features | |
| US7115510B2 (en) | Method for electrochemically processing a workpiece | |
| US6143155A (en) | Method for simultaneous non-contact electrochemical plating and planarizing of semiconductor wafers using a bipiolar electrode assembly | |
| US6121152A (en) | Method and apparatus for planarization of metallized semiconductor wafers using a bipolar electrode assembly | |
| US6943112B2 (en) | Defect-free thin and planar film processing | |
| US6132586A (en) | Method and apparatus for non-contact metal plating of semiconductor wafers using a bipolar electrode assembly | |
| EP1132500A2 (en) | Method for electrochemical deposition of metal using modulated waveforms | |
| JP2009527912A (ja) | 半導体デバイスの製造において直接銅めっきし、かつ充填して相互配線を形成するための方法及び組成物 | |
| JP4398376B2 (ja) | 金属層の電気メッキ及び平坦化処理を行う装置及び方法 | |
| US7195700B2 (en) | Method of electroplating copper layers with flat topography | |
| KR20010015297A (ko) | 전기적 펄스 변조를 이용하는 고 종횡비 구조를 위한 전기화학적 증착 | |
| US20020011415A1 (en) | Method and apparatus to overcome anomalies in copper seed layers and to tune for feature size and aspect ratio | |
| US20060081477A1 (en) | Method and apparatus for establishing additive differential on surfaces for preferential plating | |
| US8277619B2 (en) | Apparatus for electrochemical plating semiconductor wafers | |
| US7211175B1 (en) | Method and apparatus for potential controlled electroplating of fine patterns on semiconductor wafers | |
| US20040118699A1 (en) | Homogeneous copper-palladium alloy plating for enhancement of electro-migration resistance in interconnects | |
| US7312149B2 (en) | Copper plating of semiconductor devices using single intermediate low power immersion step | |
| EP1225972A2 (en) | Pattern dependent surface profile evolution of electrochemically deposited metal | |
| JP2023542459A (ja) | 電気めっきシード層の構築および修復 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |