CN1170312C - 半导体集成电路 - Google Patents
半导体集成电路 Download PDFInfo
- Publication number
- CN1170312C CN1170312C CNB021470197A CN02147019A CN1170312C CN 1170312 C CN1170312 C CN 1170312C CN B021470197 A CNB021470197 A CN B021470197A CN 02147019 A CN02147019 A CN 02147019A CN 1170312 C CN1170312 C CN 1170312C
- Authority
- CN
- China
- Prior art keywords
- transistor
- circuit
- semiconductor integrated
- integrated circuit
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 239000002184 metal Substances 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 5
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Amplifiers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
提供防止布线之间的交叉造成的串音并提高电路特性的半导体集成电路。通过在相对于差动放大器(1)的中心线的线对称位置，分别配置各个发射极跟随器电路(22、23)，没有如以往那样的布线之间的交叉区域，可以用一层金属布线(3)来连接电路块内的布线和接地线Vss。由此，可以消除因布线之间的交叉造成的串音问题。
Description
技术领域
本发明涉及半导体集成电路，换句话说，涉及通过确保对称性来实现特性提高的电路结构技术。
背景技术
以下，参照附图来说明现有的半导体集成电路中的电路结构。再有，以在双极线性集成电路中广泛使用的差动放大器为例来说明。
如图6所示，该差动放大器11以将第1晶体管Q11和第2晶体管Q12的发射极共用并连接到恒流晶体管Q13上，将各晶体管Q11、Q12的各集电极通过各自负载电阻R11、R12连接到电源电位Vcc的结构作为基本构造。
通过放大在输入端子的各晶体管Q11、Q12的基极间施加的信号(Vin1、Vin2)之差，并从该晶体管Q11、Q12的集电极取出输出信号(Vout1、Vout2)，从而可将各晶体管的变动因素相抵消，在其输出上不产生影响。
在这样的差动放大器11中，已经注意到如果各元件的平衡被破坏则输出的中点电位偏移，不能得到期望的电路特性，所以应获得晶体管Q11、Q12的特性的成对性和负载电阻R11、R12的特性的成对性。这里，成对性指在形成对的元件的特性上具有相同性。
但是，在上述电路结构中，尽管给予充分注意来使一对晶体管Q11、Q12的特性的成对性及一对负载电阻R11、R12的特性的成对性一致，但在排布电路图形时，根据电路设计图，例如沿从纸面的左向右(或从右向左)顺序配置各半导体元件，在构成期望的电路情况下，有以下问题。
即，如图6(a)的电路结构图所示，将连接到所述差动放大器11的一对差动输出端子的发射极跟随器电路42、43相对于差动放大器11的中心线集中配置在纸面的一侧(右侧)。这里，发射极跟随器电路42由晶体管Q14、恒流晶体管Q16、恒流晶体管Q16的发射极电阻R13构成。而发射极跟随器电路43由晶体管Q15、恒流晶体管Q17、恒流晶体管Q17的发射极电阻R14构成。
因此，在该差动放大器11构成的半导体集成电路的成对性被破坏，使电路块间相互布线连接时，产生阻抗的偏差，有导致电路特性恶化的危险。
而且，如上所述，连接到所述差动放大器11的各输出级的发射极跟随器电路42、43相对于差动放大器11的中心位置被集中配置在纸面的一侧(右侧)，所以如图6(b)所示，例如用于从晶体管Q11的集电极输入到发射极跟随器电路42的晶体管Q14的基极的布线12与用于连接电阻R12和晶体管Q12的集电极的布线13交叉，同样地，用于从晶体管Q12的集电极输入到发射极跟随器电路43的晶体管Q15的基极的布线14与用于连接发射极跟随器电路42的晶体管Q14的发射极和晶体管Q16的集电极的布线15交叉，需要以不同的层次来构成所述布线12、14和对应的布线13、15(在上述结构中，用一层布线来构成布线13、15，用两层布线来构成布线12、14)。于是，如果使布线交叉，则因信号串音而使高频特性恶化。而且，由于所述布线12、14的布线长度不同，所以成对性受到破坏。因此，在将电路块间相互布线连接时，受到阻抗造成的偏差的影响，不能获得期望的电路特性。
发明内容
因此，本发明的特征在于：具有包含多个半导体元件的电路块，相对于所述电路块的中心线，将所述多个半导体元件线对称地配置。根据这样的结构，没有布线之间的交叉的区域，可以获得没有串音的良好的电路特性。
本发明的半导体集成电路的特征在于，具有电路块，该电路块包括一对输入级差动晶体管对、以及供给这一对输入级差动晶体管对的差动输出的发射极跟随器电路，相对于所述电路块的中心线，将所述一对输入级差动晶体管对及所述一对发射极跟随器电路线对称地配置。
附图说明
图1是表示本发明第1实施例的半导体集成电路的电路结构图。
图2是表示本发明第1实施例的半导体集成电路的排布图。
图3是表示本发明第2实施例的半导体集成电路的电路结构图。
图4是表示本发明第2实施例的半导体集成电路的排布图。
图5是表示本发明第3实施例的半导体集成电路的排布图。
图6是表示现有的半导体集成电路的图。
具体实施方式
下面参照附图说明本发明的半导体集成电路的一实施例。以下，以双极线性集成电路中广泛使用的差动放大器1为例来说明。
在图1中，1是双极晶体管构成的电路块(在本实施例中，为差动放大器)，在其一对差动输出端子上连接一对发射极跟随器电路22、23。这里，各发射极跟随器电路22、23以相对于该电路块的中心线形成线对称的位置来配置。
由此，与如以往所示(图6所示)的将连接到差动放大器11的一对差动输出端子的各发射极跟随器电路42、43从该差动放大器的中心线配置在左右非对称的位置的结构相比，其成对性提高。因此，在将本发明应用于差动放大器那样在其信号中要具有成对性的电路结构的情况下，可实现半导体集成电路的特性提高。再有，除了差动放大器以外，例如也可以是滤波器等这样的电路，可应用于具有在其电路的一对输出中连接形成一对发射极跟随器电路的电路结构的半导体集成电路。
如图1的电路结构图所示，该差动放大器1将第1晶体管Q1和第2晶体管Q2的发射极共用并连接到恒流晶体管Q3，将各晶体管Q1、Q2的各集电极通过各自电阻R1、R2连接到电源电位Vcc。
此外，通过将施加在作为输入端子的各晶体管Q1、Q2的基极之间的信号(Vin1、Vin2)之差放大，并从该晶体管Q1、Q2的集电极取出输出信号(Vout1、Vout2)，从而可将各晶体管的变动因素相互抵消，对其输出不产生影响。
而且，连接到差动放大器1的输出的各个发射极跟随器电路22、23相对于差动放大器1的中心线分别配置在线对称位置。这里，发射极跟随器电路22由将晶体管Q1的集电极连接到基极的晶体管Q4、将恒定电流供给晶体管Q4的恒流晶体管Q6、以及该恒流晶体管Q6的发射极电阻R3构成。而发射极跟随器电路23同样由将晶体管Q2的集电极连接到基极的晶体管Q5、将恒定电流供给晶体管Q5的恒流晶体管Q7、以及该恒流晶体管Q7的发射极电阻R4构成。
这样，在本发明中，通过在相对于差动放大器1的中心线的线对称位置，分别配置各自的发射极跟随器电路22、23，从而没有以往(图6所示)那样使布线之间交叉的区域，所以可以用一层金属布线3来连接如图2的排布图所示的电路块内的布线和接地线Vss。由此，可以消除布线之间的交叉造成的串音问题。而且，还可以使差动放大器1和发射极跟随器电路间的布线6、7的长度相等。然后，电路块间的信号布线由两层金属布线4构成，作为Vcc电源线，可以分配给三层金属布线5，在构筑具有这样的分层构造的半导体集成电路的排布方法后，可以实现精度更高的半导体集成电路。
下面，参照附图来说明本发明的第2实施例。
这里，第2实施例说明将本发明应用于所谓的双差动放大器的吉尔伯特单元(Gilbert cell)。
图3和图4是双差动放大器2的电路结构图及排布图，在本实施例中由两级的双差动放大器2构成。即，如图3所示的第1级的双差动放大器2的输出信号(Vout1、Vout2)成为下级的第2级的双差动放大器2的输入信号(输入级晶体管Q6A的基极上的Vin3，输入级晶体管Q6B的基极上的Vin4)，将两者连接构成，从第2级的双差动放大器2将输出信号(Vout3、Vout4)输出。再有，为了避免重复的说明，对于相同的结构附以相同标号，并省略其说明。
在图3中，基本构造如下：将第1晶体管Q1A和第2晶体管Q2A的发射极共用并连接输入级晶体管Q6A的集电极，将第3晶体管Q1B和第4晶体管Q2B的发射极共用并连接输入级晶体管Q6B的集电极，将对应的各输入级晶体管Q6A、Q6B的发射极共用并连接到恒流晶体管Q3，将各晶体管Q2A、Q1B的各集电极通过各自负载电阻R1A、R2A连接到电源电位Vcc。再有，即使是将所述各晶体管Q1A、Q2A、Q1B、Q2B的各集电极通过各自负载电阻连接到电源电位Vcc的结构也可以。
通过放大作为来自输入端子的输入信号(Vin1、Vin2)的各晶体管Q6A、Q6B的基极间施加的信号之差，从各晶体管Q2A、Q1B的集电极通过晶体管Q4A、Q5A来取出输出信号(Vout1、Vout2)，可使各晶体管的变动因素相互抵消，并对其输出不产生影响。
而且，连接到该差动输出端子的各个发射极跟随器电路31、32相对于该双差动放大器2的中心线(未图示)分别配置在线对称的位置上，构成本发明的半导体集成电路。这里，发射极跟随器电路3 1由将晶体管Q2A的集电极连接到基极的晶体管Q4A、将恒定电流供给晶体管Q4A的恒流晶体管Q7、以及恒流晶体管Q7的发射极电阻R9构成。而发射极跟随器电路32同样由将晶体管Q1B的集电极连接到基极的晶体管Q5A、将恒定电流供给晶体管Q5A的恒流晶体管Q8、以及恒流晶体管Q8的发射极电阻R10构成。
这样，在上述结构的双差动放大器2中，通过在相对于其中心线的线对称位置，分别配置连接到多个输出级的各个发射极跟随器电路31、32，从而使该电路结构的成对性提高，所以在应用于该双差动放大器那样要使其信号具有成对性的电路结构的情况下，可实现半导体集成电路的特性提高。
电阻R5、R6、R7、R8用于微调，该微调电阻元件也配置在相对于差动放大器2的中心线的线对称位置。由此，在使用该微调电阻元件时，也可以维持成对性，所以不破坏电路特性。
这样，在本发明中，通过在相对于双差动放大器2的中心线的线对称位置，分别配置连接到差动输出端子的各个发射极跟随器电路31、32，可以用一层金属布线3来连接图4的排布图所示的电路块内的布线。然后，电路块间的信号布线用双层金属布线4构成，作为Vcc电源线，可以分配给三层金属布线5，通过构筑具有分层构造的半导体集成电路的排布方法，可以实现精度更高的半导体集成电路。
在上述第1、第2实施例中，为了以左右对称来相互连接各电路块，并避免如以往(图6所示)那样位于下层的布线13、15的重叠，在对应的布线13、15的上层构成布线12、14，而且通过避免成为对应的布线12、14的布线长度不同的结构，用同一层(一层金属布线3)形成这些布线，从而可以提高半导体集成电路的电路特性。
但是，本发明不限于此，也可以是使以下所示的下层布线和上层布线良好地共存的结构。再有，图5所示的吉尔伯特单元的排布图与上述图4所示的吉尔伯特单元的排布图相比，不同点在于：作为将晶体管Q2A、Q1B的集电极和晶体管Q4A、Q5A的基极间连接的布线，使用双层金属布线4a、4b。
即，在图5所示的上述结构(晶体管Q2A、Q1B的集电极和晶体管Q4A、Q5A的基极间)部分中，即使使用双层金属布线4a、4b，该区域中的结构以相同的布线长度左右对称地构成通过一对通孔TH接触下层布线(在本实施例中为一层金属布线3)的双层金属布线4a、4b，所以可以抑制产生以往那样的布线间的阻抗造成的偏差，可以提高半导体集成电路的电路特性。
此外，在本发明的各实施例中，还包含可用于包含双极器件和MOS器件等有源元件的半导体器件、具有混频器、AGC电路等的吉尔伯特单元构造并需要对称性的半导体器件、使用于高频区域的半导体器件、在使用SiGe处理时使用的半导体器件、卫星电视、地波电视、有线电视、无线LAN使用的半导体器件等。
根据本发明的半导体集成电路，具有包含多个半导体元件的电路块，所述多个半导体元件相对于所述电路块的中心线进行线对称配置，所以没有布线间的串音区域，可以获得没有串音的良好电路特性。
Claims (2)
1.一种半导体集成电路，其特征在于，具有电路块，该电路块包括一对输入级差动晶体管对、以及供给这一对输入级差动晶体管对的差动输出的发射极跟随器电路，相对于所述电路块的中心线，将所述一对输入级差动晶体管对及所述一对发射极跟随器电路线对称地配置。
2.如权利要求1所述的半导体集成电路，其特征在于，所述发射极跟随器电路包含将所述差动晶体管的集电极连接到基极的第1晶体管、以及向所述第1晶体管供给电流的第2晶体管。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001326367 | 2001-10-24 | ||
| JP326367/2001 | 2001-10-24 | ||
| JP2002014087 | 2002-01-23 | ||
| JP014087/2002 | 2002-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1414634A CN1414634A (zh) | 2003-04-30 |
| CN1170312C true CN1170312C (zh) | 2004-10-06 |
Family
ID=26624074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB021470197A Expired - Fee Related CN1170312C (zh) | 2001-10-24 | 2002-10-22 | 半导体集成电路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6888378B2 (zh) |
| KR (1) | KR100608187B1 (zh) |
| CN (1) | CN1170312C (zh) |
| TW (1) | TWI221656B (zh) |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626709A (en) * | 1984-09-28 | 1986-12-02 | Advanced Micro Devices, Inc. | Dynamic push-pull for ECL |
| CN1004853B (zh) | 1985-08-29 | 1989-07-19 | 基思利仪器公司 | 结型场效应晶体管电阻式差动放大器 |
| JPS62159905A (ja) * | 1986-01-08 | 1987-07-15 | Mitsubishi Electric Corp | 半導体差動増幅器 |
| JPS6384307A (ja) * | 1986-09-29 | 1988-04-14 | Nec Corp | 差動増幅回路 |
| JPS63141402A (ja) * | 1986-12-03 | 1988-06-13 | Fuji Electric Co Ltd | 差動増幅器用半導体集積回路装置 |
| US4806796A (en) * | 1988-03-28 | 1989-02-21 | Motorola, Inc. | Active load for emitter coupled logic gate |
| JPH088264B2 (ja) * | 1988-06-30 | 1996-01-29 | 株式会社東芝 | 半導体集積回路 |
| JPH03296236A (ja) * | 1990-04-13 | 1991-12-26 | Mitsubishi Electric Corp | 半導体装置 |
| JP2547893B2 (ja) * | 1990-07-25 | 1996-10-23 | 株式会社東芝 | 論理回路 |
| US5192880A (en) * | 1990-11-13 | 1993-03-09 | Nec Corporation | High-speed emitter coupled logic circuit with large current driving capability |
| JP2561025B2 (ja) | 1994-05-13 | 1996-12-04 | 日本電気株式会社 | アンバランス−バランス変換回路 |
| JPH0964191A (ja) * | 1995-06-15 | 1997-03-07 | Hitachi Ltd | 半導体集積回路装置 |
| JP2737729B2 (ja) * | 1995-11-29 | 1998-04-08 | 日本電気株式会社 | Ｅｃｌ回路 |
| JP3597636B2 (ja) * | 1996-05-07 | 2004-12-08 | 株式会社ルネサステクノロジ | サブレンジング型ａ／ｄ変換器 |
| JP2998679B2 (ja) * | 1997-02-26 | 2000-01-11 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP3169883B2 (ja) * | 1998-02-26 | 2001-05-28 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置及びその機能セルの配置方法 |
| US6069523A (en) * | 1998-06-04 | 2000-05-30 | Nortel Networks Corporation | Differential data driver |
| KR20000009114A (ko) | 1998-07-21 | 2000-02-15 | 김영환 | 차동 증폭기 |
| JP4565700B2 (ja) | 1999-05-12 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6690207B1 (en) * | 2002-09-25 | 2004-02-10 | Applied Microcircuits Corporation | Power efficient emitter-coupled logic circuit |
-
2002
- 2002-10-21 TW TW091124169A patent/TWI221656B/zh not_active IP Right Cessation
- 2002-10-22 CN CNB021470197A patent/CN1170312C/zh not_active Expired - Fee Related
- 2002-10-23 US US10/278,091 patent/US6888378B2/en not_active Expired - Lifetime
- 2002-10-23 KR KR1020020064884A patent/KR100608187B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100608187B1 (ko) | 2006-08-04 |
| KR20030033998A (ko) | 2003-05-01 |
| CN1414634A (zh) | 2003-04-30 |
| TWI221656B (en) | 2004-10-01 |
| US20030075771A1 (en) | 2003-04-24 |
| US6888378B2 (en) | 2005-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1062394C (zh) | 共平面波导一倒装芯片 | |
| JP2541775B2 (ja) | 容量性負荷が低い接合構造を有する電子構造体 | |
| US9831173B2 (en) | Slot-shielded coplanar strip-line compatible with CMOS processes | |
| US6323116B1 (en) | Differential pair geometry for integrated circuit chip packages | |
| CN1213214A (zh) | 功率分流/合并电路、大功率放大器和平衡不平衡转换电路 | |
| JP2892732B2 (ja) | 集積回路装置 | |
| US7947908B2 (en) | Electronic device | |
| CN1170312C (zh) | 半导体集成电路 | |
| CN1150620C (zh) | 薄膜半导体集成电路 | |
| CN1198336C (zh) | 半导体集成电路 | |
| JP2751650B2 (ja) | 半導体回路 | |
| KR20010029944A (ko) | 반도체 집적회로 | |
| JP3759762B2 (ja) | 標準バイポーラ形ｅｃｌ処理用差動利得段 | |
| JPH04171734A (ja) | 半導体装置 | |
| US5942957A (en) | Flip-mounted impedance | |
| US9613947B2 (en) | Monolithic microwave integrated circuit (MMIC) cascode connected transistor circuit | |
| JP6687045B2 (ja) | 高周波用差動信号伝送線路及びそれを備えた信号伝送システム | |
| CN1181547C (zh) | 半导体集成电路 | |
| JP2003289108A (ja) | 半導体集積回路 | |
| JP2854181B2 (ja) | 半導体装置 | |
| EP0140369A1 (en) | Semiconductor integrated circuit including series connected transistors | |
| JP2003289110A (ja) | 半導体集積回路 | |
| JPH08274471A (ja) | 多層回路基板 | |
| KR0151444B1 (ko) | 대칭적인 논리동작방식을 가진 회로를 위한 레이아웃구조 | |
| JPS6040016Y2 (ja) | トランジスタ増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20041006 Termination date: 20111022 |