CN112018096A - 一种用于能量缓冲的纳米电容三维集成系统及其制备方法 - Google Patents

一种用于能量缓冲的纳米电容三维集成系统及其制备方法 Download PDF

Info

Publication number
CN112018096A
CN112018096A CN202010754765.XA CN202010754765A CN112018096A CN 112018096 A CN112018096 A CN 112018096A CN 202010754765 A CN202010754765 A CN 202010754765A CN 112018096 A CN112018096 A CN 112018096A
Authority
CN
China
Prior art keywords
copper
layer
silicon
nano
insulating medium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010754765.XA
Other languages
English (en)
Other versions
CN112018096B (zh
Inventor
朱宝
陈琳
孙清清
张卫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Shanghai IC Manufacturing Innovation Center Co Ltd
Original Assignee
Fudan University
Shanghai IC Manufacturing Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University, Shanghai IC Manufacturing Innovation Center Co Ltd filed Critical Fudan University
Priority to CN202010754765.XA priority Critical patent/CN112018096B/zh
Publication of CN112018096A publication Critical patent/CN112018096A/zh
Application granted granted Critical
Publication of CN112018096B publication Critical patent/CN112018096B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种用于能量缓冲的纳米电容三维集成系统及其制备方法。该用于能量缓冲的纳米电容三维集成系统包括多片垂直堆叠并联的硅通孔‑纳米电容混合结构，可以极大增加电容密度和存储容量，从而在拥有较高功率密度的同时，也可以拥有较高的能量密度。

Description

一种用于能量缓冲的纳米电容三维集成系统及其制备方法
技术领域
本发明属于集成电路封装领域，具体涉及一种用于能量缓冲的纳米电容三维集成系统及其制备方法。
背景技术
目前，对于便携式电子设备来说，电池仍然是主要的能量供应部件。虽然电池技术在不断发展，然而在电池的容量与体积以及重量之间仍然需要作出折中。相应地，一些容量大、重量轻以及体积小的可替代供电部件被研究和开发，比如微型燃料电池、塑料太阳能电池以及能量收集系统。在以上所提到的所有情况下，通常都需要能量缓冲系统来维持连续和稳定的能量输出。比如，一般认为燃料电池系统拥有较慢的启动时间和较低的动能。因此，燃料电池提供基础功率，缓冲系统提供启动功率的混合系统是最佳解决方案。此外，能量收集系统依赖环境中无法持续获得的能量源；因此，需要能量缓冲系统来维持器件不中断的工作。进一步，能量缓冲系统能够提供峰值负载，然而能量产生系统却无法提供。一般来讲，能量缓冲系统或者是电池，或者是电容。电池的一个重要缺点是它有限的放电效率。相比之下，电容可以提供更大的放电电流。使用电容作为能量缓冲的其它优势还包括较长的循环寿命和较高的功率密度。除了以上提到的优势外，采用合适的材料和结构设计，电容相比较电池更容易缩小尺寸。通过引入高深宽比结构，比如碳纳米管、硅纳米线、硅纳米孔以及硅深槽结构，并在这些高深宽比结构中沉积高介电常数材料可以极大增加电容密度和存储容量。这种采用纳米结构来制备的电容可以称之为纳米电容。然而，当深宽比超过一定数值时，材料在高深宽比结构表面的台阶覆盖率以及完整性都会极大削弱，甚至所沉积的材料会出现孔洞现场，从而影响电容性能。此外，要刻蚀出深宽比非常大的结构，对于刻蚀设备的精度要求也会非常高。进一步，当这些高深宽比结构，比如硅纳米孔的横向尺寸非常小时，只能直接在其表面沉积金属、绝缘材料和金属形成纳米电容结构。由于硅材料的电阻率较高，从而导致纳米电容的串联电阻较大，进而会降低功率密度。
发明内容
为了解决上述问题，本发明公开一种用于能量缓冲的纳米电容三维集成系统，包括：多片垂直堆叠的硅通孔-纳米电容混合结构，其中，单片硅通孔-纳米电容混合结构包括：
贯穿硅衬底的硅通孔结构，分别位于硅通孔-纳米电容混合结构的左右两侧，其中，第一绝缘介质覆盖硅通孔的侧壁；第一铜扩散阻挡层覆盖第一绝缘介质的侧壁；第一铜籽晶层覆盖第一铜扩散阻挡层的侧壁；第一铜金属层覆盖第一铜籽晶层的侧壁，并完全填充硅通孔；
纳米电容结构，位于两个硅通孔结构之间，包括贯穿硅衬底的硅纳米孔阵列；隔离介质覆盖硅纳米孔表面；底部金属电极层覆盖隔离介质表面；第二绝缘介质覆盖底部金属电极层表面，并在靠近右边硅通孔的部分区域形成开口；顶部金属电极层覆盖第二绝缘介质表面，并完全填充硅纳米孔；
顶部金属接触，包括第三绝缘介质在左右两侧的硅通孔结构上表面形成第一沟槽结构和第四沟槽结构，所述第一沟槽结构和第四沟槽结构的底部露出第一铜扩散阻挡层、第一铜籽晶层和第一铜金属层；第三绝缘介质在顶部金属电极层表面形成第二沟槽结构，在底部金属电极层表面形成第三沟槽结构，所述第二沟槽结构邻近所述第一沟槽结构，所述第三沟槽结构邻近所述第四沟槽结构，中间区域的所述第三绝缘介质在所述开口处与所述底部金属电极层表面相接触；第二铜扩散阻挡层覆盖四个沟槽的表面，并在中间区域断裂不相连接；第二铜籽晶层覆盖所述第二铜扩散阻挡层表面；第二铜金属层覆盖所述第二铜籽晶层表面；
底部金属接触，包括第四绝缘介质在左右两侧的硅通孔结构下表面形成第五沟槽结构和第六沟槽结构，所述第五沟槽结构和所述第六沟槽结构的顶部露出第一铜扩散阻挡层、第一铜籽晶层和第一铜金属层；第三铜扩散阻挡层覆盖所述第五沟槽结构和第六沟槽结构的表面，并在中间区域断裂不相连接；第三铜籽晶层覆盖第三铜扩散阻挡层表面；第三铜金属层覆盖第三铜籽晶层表面；
上方的硅通孔-纳米电容混合结构的第三铜金属层和下方的硅通孔-纳米电容混合结构的第二铜金属层通过高温工艺实现铜-铜键合相连，从而上下硅通孔-纳米电容混合结构实现三维互连；上下纳米电容结构的顶部金属电极层通过左侧硅通孔结构电气连通，底部金属电极层通过右侧硅通孔电气连通。
本发明的用于能量缓冲的纳米电容三维集成系统中，优选为硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
本发明的用于能量缓冲的纳米电容三维集成系统中，优选为隔离介质的厚度范围为100～200nm，底部金属电极层的厚度范围为50～150nm，第二绝缘介质的厚度范围为10～50nm，顶部金属电极层的厚度范围为100～300nm。
本发明的用于能量缓冲的纳米电容三维集成系统中，优选为所述隔离介质是SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种。
本发明的用于能量缓冲的纳米电容三维集成系统中，优选为所述底部金属电极层和所述顶部金属电极层是TaN、TiN、WN、MoN、Ni和Ru的至少一种。
本发明还公开一种用于能量缓冲的纳米电容三维集成系统的制备方法，包括以下步骤：制作单片硅通孔-纳米电容混合结构；将多片硅通孔-纳米电容混合结构进行铜-铜键合，从而形成垂直堆叠相连；其中，制作单片硅通孔-纳米电容混合结构的步骤包括：
对硅衬底两侧的区域进行光刻、刻蚀形成硅通孔；依次形成第一绝缘介质、第一铜扩散阻挡层、第一铜籽晶层和第一铜金属层，其中，第一铜金属层完全填充硅通孔；采用化学机械抛光工艺去除顶部的第一铜金属层、第一铜籽晶层、第一铜扩散阻挡层以及第一绝缘介质；
在相邻的两个硅通孔之间刻蚀出硅纳米孔阵列；在硅纳米孔表面依次形成隔离介质、底部金属电极层、第二绝缘介质和顶部金属电极层，获得纳米电容结构，其中，顶部金属电极层完全填充硅纳米孔；
采用光刻和刻蚀工艺去除两侧硅通孔顶部的顶部金属电极层、第二绝缘介质层、底部金属电极层和隔离介质，从而露出硅通孔的顶部；采用光刻和刻蚀工艺去除纳米电容结构右侧的部分顶部金属电极层和部分第二绝缘介质层，从而露出部分底部金属电极层；
形成第三绝缘介质，并采用光刻和刻蚀工艺在第三绝缘介质表面刻蚀出沟槽结构，其中，第三绝缘介质在左右两侧的硅通孔结构上表面形成第一沟槽结构和第四沟槽结构，使第一铜扩散阻挡层、第一铜籽晶层和第一铜金属层露出；第三绝缘介质在顶部金属电极层表面形成第二沟槽结构，在底部金属电极层表面形成第三沟槽结构，而且第二沟槽结构邻近第一沟槽结构，第三沟槽结构邻近第四沟槽结构；
依次形成第二铜扩散阻挡层和第二铜籽晶层；去除位于纳米电容结构上方的第三绝缘介质表面的第二铜籽晶层和第二铜扩散阻挡层，使第二铜籽晶层和第二铜扩散阻挡层断裂为左右两个区域；在第二铜籽晶层表面形成第二铜金属层；在中间区域的第三绝缘介质表面继续生长一定厚度的第三绝缘介质，使中间区域的第三绝缘介质顶部与第二铜金属层的顶部齐平；
减薄硅衬底露出硅通孔的底部，并使硅衬底的底部与纳米电容结构的隔离介质的底部齐平；
在上述结构的底部形成第四绝缘介质，采用光刻和刻蚀工艺在第四绝缘介质表面刻蚀出沟槽结构，其中，第四绝缘介质在左右两侧的硅通孔结构的下表面形成第五沟槽结构和第六沟槽结构，使第一铜扩散阻挡层、第一铜籽晶层和第一铜金属层下表面露出；在沟槽结构表面依次形成第三铜扩散阻挡层和第三铜籽晶层；去除位于纳米电容结构下方第四绝缘介质表面的部分第三铜籽晶层和第三铜扩散阻挡层，使第三铜籽晶层和第三铜扩散阻挡层断裂为左右两个区域；采用电镀工艺在第三铜籽晶层表面形成第三铜金属层；在中间区域的第四绝缘介质表面继续生长一定厚度的第四绝缘介质，使中间区域的第四绝缘介质底部与第三铜金属层的底部齐平。
本发明的用于能量缓冲的纳米电容三维集成系统的制备方法中，优选为，将多片硅通孔-纳米电容混合结构进行铜-铜键合，从而形成垂直堆叠相连的步骤，具体包括：将多片硅通孔-纳米电容混合结构垂直堆叠在一起，并进行加热，使上方的硅通孔-纳米电容混合结构的第三铜金属层与下方的硅通孔-纳米电容混合结构的第二铜金属层在高温条件下发生铜-铜键合，并连接到一起，上下纳米电容结构的顶部金属电极层通过左侧硅通孔结构电气连通，底部金属电极层通过右侧硅通孔结构电气连通。
本发明的用于能量缓冲的纳米电容三维集成系统的制备方法中，优选为，硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
本发明的用于能量缓冲的纳米电容三维集成系统的制备方法中，优选为，隔离介质的厚度范围为100～200nm，底部金属电极层的厚度范围为50～150nm，第二绝缘介质的厚度范围为10～50nm，顶部金属电极层的厚度范围为100～300nm。
本发明的用于能量缓冲的纳米电容三维集成系统的制备方法中，优选为，所述隔离介质是SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种。
附图说明
图1是用于能量缓冲的纳米电容三维集成系统制备方法的流程图。
图2～图21是用于能量缓冲的纳米电容三维集成系统制备方法各步骤的结构示意图
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
以下结合附图1～21对本发明的技术方案做进一步的说明。图1是用于能量缓冲的纳米电容三维集成系统制备方法的流程图，图2～图21示出了用于能量缓冲的纳米电容三维集成系统制备方法各步骤的结构示意图。如图1所示，具体制备步骤为：
步骤S1：制作硅通孔并在硅通孔内进行第一次布线。具体而言，首先，旋涂光刻胶并通过曝光和显影工艺定义出硅通孔的位置；紧跟着，采用深度等离子体刻蚀(DRIE)工艺对硅衬底200两侧的区域进行刻蚀形成硅通孔，所得结构如图2所示。其中硅通孔的直径范围为5～10μm，深度范围为20～50μm；刻蚀硅衬底200的等离子体可以选择CF4、SF6中的至少一种。
接着，采用化学气相沉积工艺在硅通孔表面沉积一层SiO2薄膜作为第一绝缘介质201；随后，采用物理气相沉积工艺在第一绝缘介质201表面依次沉积一层TaN薄膜和一层Co薄膜，分别作为第一铜扩散阻挡层202和第一铜籽晶层203；进一步采用电镀工艺在第一铜籽晶层203表面电镀一层第一铜金属层204，而且第一铜金属层204完全填充硅通孔，所得结构如图3所示。
最后，采用化学机械抛光工艺去除顶部的第一铜金属层204、第一铜籽晶层203、第一铜扩散阻挡层202以及第一绝缘介质201，所得结构如图4所示。在本实施方式中，采用深度反应离子刻蚀工艺来获得硅通孔结构，但是本发明不限定于此，可以选择干法刻蚀比如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、深度反应离子刻蚀、激光烧蚀，或者通过使用蚀刻剂溶液的湿法刻蚀中的至少一种工艺。此外，在本实施方式中采用SiO2作为第一绝缘介质，采用TaN作为第一铜扩散阻挡层，Co薄膜作为第一铜籽晶层，但是本发明不限定于此，可以选择SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种作为第一绝缘介质；可以选择TaN、TiN、ZrN、MnSiO3中的至少一种作为第一铜扩散阻挡层；选择Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种作为第一铜籽晶层。第一绝缘介质、第一铜扩散阻挡层和第一铜籽晶层的生长方式可以选择物理气相沉积、化学气相沉积、原子层沉积中的至少一种。
步骤S2：在相邻的两个硅通孔之间刻蚀出硅纳米孔阵列并制备纳米电容。具体地，首先，旋涂光刻胶并通过曝光和显影工艺定义出硅纳米孔的图形。然后，采用深度等离子体刻蚀(DRIE)工艺对两个硅通孔结构之间的硅衬底200的区域进行刻蚀形成硅纳米孔阵列，所得结构如图5所示。其中，硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm；刻蚀硅衬底200的等离子体可以选择CF4、SF6中的至少一种。
然后，采用化学气相沉积工艺在硅纳米孔表面沉积一层SiO2薄膜作为隔离介质205；随后，采用物理气相沉积工艺在隔离介质205表面依次沉积一层TiN薄膜、一层Al2O3薄膜和一层TiN薄膜，分别作为底部金属电极层206、第二绝缘介质207和顶部金属电极层208，而且顶部金属电极层208完全填充硅纳米孔，所得结构如图6所示。其中，隔离介质205的厚度范围为100～200nm，底部金属电极层206的厚度范围为50～150nm，第二绝缘介质207的厚度范围为10～50nm，顶部金属电极层208的厚度范围为100～300nm。在本实施方式中，采用深度反应离子刻蚀工艺来获得硅通孔结构，但是本发明不限定于此，可以选择干法刻蚀比如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、深度反应离子刻蚀、激光烧蚀，或者通过使用蚀刻剂溶液的湿法刻蚀中的至少一种工艺。此外，在本实施方式中采用SiO2作为隔离介质，采用TiN作为底部和顶部金属电极层，Al2O3薄膜作为第二绝缘介质层，但是本发明不限定于此，可以选择SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种作为隔离介质；可以选择TaN、TiN、WN、MoN、Ni和Ru的至少一种作为底部和顶部金属电极层；选择Al2O3、ZrO2、TiO2、HfO2、La2O3、HfZrO、HfAlO、HfTiO中的至少一种作为第二绝缘介质层。隔离介质、第二绝缘介质、底部金属电极层和顶部金属电极层的生长方式可以选择物理气相沉积、化学气相沉积、原子层沉积和脉冲激光沉积中的至少一种。
步骤S3：在顶部进行第二次布线使得左右硅通孔结构分别与纳米电容的上下电极电气连通。首先，采用光刻和刻蚀工艺去除两侧硅通孔顶部的顶部金属电极层208、第二绝缘介质层207、底部金属电极层206和隔离介质205，从而露出硅通孔的顶部结构；接着采用光刻和刻蚀工艺去除纳米电容结构右侧的部分顶部金属电极层208和部分第二绝缘介质层207，从而露出部分底部金属电极层206，所得结构如图7所示。
然后，采用化学气相沉积工艺在上述结构的顶部沉积一层SiO2薄膜209作为第三绝缘介质，所得结构如图8所示。
进一步采用光刻和刻蚀工艺在第三绝缘介质209表面刻蚀出沟槽结构，其中第三绝缘介质209在左右两侧的硅通孔结构上表面形成第一和第四沟槽结构，而且该第一和第四沟槽结构的底部露出第一铜扩散阻挡层202、第一铜籽晶层203和第一铜金属层204；第三绝缘介质209在顶部金属电极层208表面形成第二沟槽结构，在底部金属电极层206表面形成第三沟槽结构，而且第二沟槽结构邻近第一沟槽结构，第三沟槽结构邻近第四沟槽结构，所得沟槽结构如图9所示。
进一步采用化学气相沉积工艺在沟槽结构表面依次沉积一层TaN薄膜和一层Co薄膜，分别作为第二铜扩散阻挡层210和第二铜籽晶层211，所得结构如图10所示。
紧跟着，采用光刻和刻蚀工艺去除位于纳米电容结构上方第三绝缘介质209表面的第二铜籽晶层211和第二铜扩散阻挡层210，从而第二铜籽晶层211和第二铜扩散阻挡层210断裂为左右两个区域，所得结构如图11所示。
随后，采用电镀工艺在第二铜籽晶层211表面电镀一层Cu材料，作为第二铜金属层212，所得结构如图12所示。
最后，采用化学气相沉积工艺在中间区域的第三绝缘介质209表面继续生长一定厚度的SiO2薄膜，保证中间区域的第三绝缘介质209顶部与第二铜金属层212的顶部齐平，所得结构如图13所示。在本实施方式中采用SiO2作为第三绝缘介质，采用TaN作为第二铜扩散阻挡层，Co薄膜作为第二铜籽晶层，但是本发明不限定于此，可以选择SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种作为第三绝缘介质；可以选择TaN、TiN、ZrN、MnSiO3中的至少一种作为第二铜扩散阻挡层；选择Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种作为第二铜籽晶层。第三绝缘介质、第二铜扩散阻挡层和第二铜籽晶层的生长方式可以选择物理气相沉积、化学气相沉积、原子层沉积中的至少一种。
步骤S4：减薄硅片露出硅通孔结构的底部，并进行第三次布线引出硅通孔的底部金属接触。首先，采用机械磨削和化学机械抛光工艺减薄硅衬底200，从而露出硅通孔的底部结构，而且硅衬底200的底部与纳米电容的隔离介质205的底部齐平，所得结构如图14所示。
然后，采用化学气相沉积工艺在上述结构的底部沉积一层SiO2薄膜作为第四绝缘介质213，所得结构如图15所示。
进一步，采用光刻和刻蚀工艺在第四绝缘介质213表面刻蚀出沟槽结构，其中，第四绝缘介质213在左右两侧的硅通孔结构下表面形成第五和第六沟槽结构，而且该第五和第六沟槽结构使第一铜扩散阻挡层202、第一铜籽晶层203和第一铜金属层204的下表面露出，所得沟槽结构如图16所示。
进一步，采用化学气相沉积工艺在沟槽结构表面依次沉积一层TaN薄膜和一层Co薄膜，分别作为第三铜扩散阻挡层214和第三铜籽晶层215，所得结构如图17所示。
紧跟着，采用光刻和刻蚀工艺去除位于纳米电容结构下方第四绝缘介质213表面的部分第三铜籽晶层215和第三铜扩散阻挡层214，从而第三铜籽晶层215和第三铜扩散阻挡层214断裂为左右两个区域，所得结构如图18所示。
随后，采用电镀工艺在第三铜籽晶层215表面电镀一层Cu材料，作为第三铜金属层216，所得结构如图19所示。
最后，采用化学气相沉积工艺在中间区域的第四绝缘介质213表面继续生长一定厚度的SiO2薄膜，保证中间区域的第四绝缘介质213底部与第三铜金属层216的底部齐平，所得结构如图20所示。在本实施方式中采用SiO2作为第四绝缘介质，采用TaN作为第三铜扩散阻挡层，Co薄膜作为第三铜籽晶层，但是本发明不限定于此，可以选择SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种作为第四绝缘介质；可以选择TaN、TiN、ZrN、MnSiO3中的至少一种作为第三铜扩散阻挡层；选择Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种作为第三铜籽晶层。第四绝缘介质、第三铜扩散阻挡层和第三铜籽晶层的生长方式可以选择物理气相沉积、化学气相沉积、原子层沉积中的至少一种。。
步骤S5：将两片相同的硅通孔-纳米电容结构进行铜-铜键合，从而形成垂直堆叠相连。首先，将两片通过上述步骤S1～S4形成的单片硅通孔-纳米电容混合结构垂直堆叠在一起；然后，放置在管式炉中进行加热，温度范围为300～400℃。上面一片硅通孔-纳米电容混合结构的第三铜金属层216与下面一片硅通孔-纳米电容混合结构的第二铜金属层212在高温条件下发生铜-铜键合，并连接到一起，所得结构如图21所示。上下两片纳米电容的顶部金属电极层通过左侧硅通孔电气连通，底部金属电极层通过右侧硅通孔电气连通；也就是说上下两片纳米电容是并联的。在本实施方式中将两片纳米电容结构通过硅通孔垂直并联到一起，但是本发明不限定于此，也可以采用上述方式将更多片纳米电容结构通过硅通孔实现垂直并联。
图21是本发明的一种用于能量缓冲的纳米电容三维集成系统的示意图。如图21所示，该纳米电容三维集成系统包括：两片垂直堆叠的硅通孔-纳米电容混合结构100。其中，单片硅通孔-纳米电容混合结构100包括：
贯穿硅衬底200的硅通孔结构，分别位于硅通孔-纳米电容混合结构的左右两侧。其中，第一绝缘介质201覆盖硅通孔的侧壁；第一铜扩散阻挡层202覆盖第一绝缘介质201的侧壁；第一铜籽晶层203覆盖第一铜扩散阻挡层202的侧壁；第一铜金属层204覆盖第一铜籽晶层203的侧壁，并完全填充硅通孔。
纳米电容结构，位于两个硅通孔结构101之间。其中，纳米电容结构102的基本骨架是贯穿硅衬底200的硅纳米孔阵列；隔离介质205覆盖硅纳米孔表面；底部金属电极层206覆盖隔离介质205表面；第二绝缘介质207覆盖底部金属电极层206表面；顶部金属电极层208覆盖第二绝缘介质207表面，并完全填充硅纳米孔。此外，在靠近右边硅通孔的部分区域，底部金属电极层206暴露出来，没有被第二绝缘介质207所覆盖。
顶部金属接触。其中第三绝缘介质209在左右两侧的硅通孔结构上表面形成第一和第四沟槽结构，而且该第一和第四沟槽结构的底部露出第一铜扩散阻挡层202、第一铜籽晶层203和第一铜金属层204；第三绝缘介质209在顶部金属电极层208表面形成第二沟槽结构，在底部金属电极层206表面形成第三沟槽结构，而且第二沟槽结构邻近第一沟槽结构，第三沟槽结构邻近第四沟槽结构。第二铜扩散阻挡层210覆盖四个沟槽的表面，并在中间区域断裂不相连接；第二铜籽晶层211覆盖第二铜扩散阻挡层210表面；第二铜金属层212覆盖第二铜籽晶层211表面。左侧硅通孔结构与纳米电容的顶部金属电极层208通过第一和第二沟槽结构实现电气连通；右侧硅通孔结构与纳米电容的底部金属电极层206通过第三和第四沟槽结构实现电气连通。
底部金属接触。其中第四绝缘介质213在左右两侧的硅通孔结构下表面形成第五和第六沟槽结构，而且该第五和第六沟槽结构的顶部露出第一铜扩散阻挡层202、第一铜籽晶层203和第一铜金属层204。第三铜扩散阻挡层214覆盖第五和第六沟槽的表面，并在中间区域断裂不相连接；第三铜籽晶层215覆盖第三铜扩散阻挡层214表面；第三铜金属层216覆盖第三铜籽晶层215表面。
第二铜金属层212和第三铜金属层216通过高温工艺实现铜-铜键合相连，从而上下两片硅通孔-纳米电容混合结构100实现三维互连。此外，上下两片纳米电容的顶部金属电极层通过左侧硅通孔电气连通，底部金属电极层通过右侧硅通孔电气连通；也就是说上下两片纳米电容是并联的。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种用于能量缓冲的纳米电容三维集成系统，其特征在于，
包括：多片垂直堆叠的硅通孔-纳米电容混合结构，
其中，单片硅通孔-纳米电容混合结构包括：
贯穿硅衬底(200)的硅通孔结构，分别位于硅通孔-纳米电容混合结构的左右两侧，其中，第一绝缘介质(201)覆盖硅通孔的侧壁；第一铜扩散阻挡层(202)覆盖所述第一绝缘介质(201)的侧壁；第一铜籽晶层(203)覆盖所述第一铜扩散阻挡层(202)的侧壁；第一铜金属层(204)覆盖所述第一铜籽晶层(203)的侧壁，并完全填充所述硅通孔；
纳米电容结构，位于两个硅通孔结构之间，包括贯穿所述硅衬底(200)的硅纳米孔阵列；隔离介质(205)覆盖硅纳米孔表面；底部金属电极层(206)覆盖所述隔离介质(205)表面；第二绝缘介质(207)覆盖所述底部金属电极层(206)表面，并在靠近右侧所述硅通孔的部分区域形成开口；顶部金属电极层(208)覆盖所述第二绝缘介质(207)表面，并完全填充所述硅纳米孔；
顶部金属接触，包括第三绝缘介质(209)在左右两侧的硅通孔结构上表面形成的第一沟槽结构和第四沟槽结构，所述第一沟槽结构和所述第四沟槽结构的底部露出所述第一铜扩散阻挡层(202)、所述第一铜籽晶层(203)和所述第一铜金属层(204)；第三绝缘介质(209)在所述顶部金属电极层(208)表面形成的第二沟槽结构，在所述底部金属电极层(206)表面形成的第三沟槽结构，所述第二沟槽结构邻近所述第一沟槽结构，所述第三沟槽结构邻近所述第四沟槽结构，中间区域的所述第三绝缘介质(209)在所述开口处与所述底部金属电极层(206)表面相接触；第二铜扩散阻挡层(210)覆盖四个沟槽的表面，并在中间区域断裂不相连接；第二铜籽晶层(211)覆盖所述第二铜扩散阻挡层(210)表面；第二铜金属层(212)覆盖所述第二铜籽晶层(211)表面；
底部金属接触，包括第四绝缘介质(213)在左右两侧的硅通孔结构下表面形成的第五沟槽结构和第六沟槽结构，所述第五沟槽结构和所述第六沟槽结构的顶部露出所述第一铜扩散阻挡层(202)、所述第一铜籽晶层(203)和所述第一铜金属层(204)；第三铜扩散阻挡层(214)覆盖所述第五沟槽结构和第六沟槽结构的表面，并在中间区域断裂不相连接；第三铜籽晶层(215)覆盖所述第三铜扩散阻挡层(214)表面；第三铜金属层(216)覆盖所述第三铜籽晶层(215)表面；
上方的硅通孔-纳米电容混合结构的所述第三铜金属层(216)和下方的硅通孔-纳米电容混合结构的所述第二铜金属层(212)通过高温工艺实现铜-铜键合相连，从而上下硅通孔-纳米电容混合结构实现三维互连；上下纳米电容结构的所述顶部金属电极层(208)通过左侧硅通孔结构电气连通，所述底部金属电极层(206)通过右侧硅通孔电气连通。
2.根据权利要求1所述的用于能量缓冲的纳米电容三维集成系统，
所述硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
3.根据权利要求1所述的用于能量缓冲的纳米电容三维集成系统，
所述隔离介质(205)的厚度范围为100～200nm，所述底部金属电极层(206)的厚度范围为50～150nm，所述第二绝缘介质(207)的厚度范围为10～50nm，所述顶部金属电极层(208)的厚度范围为100～300nm。
4.根据权利要求1所述的用于能量缓冲的纳米电容三维集成系统，
所述隔离介质(205)是SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种。
5.根据权利要求1所述的用于能量缓冲的纳米电容三维集成系统，
所述底部金属电极层(206)和所述顶部金属电极层(208)是TaN、TiN、WN、MoN、Ni和Ru的至少一种。
6.一种用于能量缓冲的纳米电容三维集成系统的制备方法，其特征在于，
包括以下步骤：
制作单片硅通孔-纳米电容混合结构；
将多片硅通孔-纳米电容混合结构进行铜-铜键合，从而形成垂直堆叠相连；
其中，制作单片硅通孔-纳米电容混合结构的步骤包括：
对硅衬底(200)两侧的区域进行光刻、刻蚀形成硅通孔；依次形成第一绝缘介质(201)、第一铜扩散阻挡层(202)、第一铜籽晶层(203)和第一铜金属层(204)；其中，第一铜金属层(204)完全填充硅通孔；采用化学机械抛光工艺去除顶部的所述第一铜金属层(204)、所述第一铜籽晶层(203)、所述第一铜扩散阻挡层(202)以及所述第一绝缘介质(201)；
在相邻的两个硅通孔之间刻蚀出硅纳米孔阵列；在硅纳米孔表面依次形成隔离介质(205)、底部金属电极层(206)、第二绝缘介质(207)和顶部金属电极层(208)，获得纳米电容结构，其中，所述顶部金属电极层(208)完全填充硅纳米孔；
采用光刻和刻蚀工艺去除两侧硅通孔顶部的所述顶部金属电极层(208)、所述第二绝缘介质层(207)、所述底部金属电极层(206)和所述隔离介质(205)，从而露出硅通孔的顶部；采用光刻和刻蚀工艺去除纳米电容结构右侧的部分所述顶部金属电极层(208)和部分所述第二绝缘介质层(207)，从而露出部分底部金属电极层(206)；
形成第三绝缘介质(209)，并采用光刻和刻蚀工艺在所述第三绝缘介质(209)表面刻蚀出沟槽结构，其中，所述第三绝缘介质(209)在左右两侧的硅通孔结构上表面形成第一沟槽结构和第四沟槽结构，使所述第一铜扩散阻挡层(202)、所述第一铜籽晶层(203)和所述第一铜金属层(204)露出；所述第三绝缘介质(209)在所述顶部金属电极层(208)表面形成第二沟槽结构，在所述底部金属电极层(206)表面形成第三沟槽结构，而且所述第二沟槽结构邻近所述第一沟槽结构，所述第三沟槽结构邻近所述第四沟槽结构；
依次形成第二铜扩散阻挡层(210)和第二铜籽晶层(211)；去除位于纳米电容结构上方的所述第三绝缘介质(209)表面的所述第二铜籽晶层(211)和所述第二铜扩散阻挡层(210)，使所述第二铜籽晶层(211)和所述第二铜扩散阻挡层(210)断裂为左右两个区域；在所述第二铜籽晶层(211)表面形成所述第二铜金属层(212)；在中间区域的所述第三绝缘介质(209)表面继续生长一定厚度的第三绝缘介质，使中间区域的所述第三绝缘介质(209)顶部与所述第二铜金属层(212)的顶部齐平；
减薄所述硅衬底(200)露出所述硅通孔的底部，并使所述硅衬底(200)的底部与所述纳米电容结构的所述隔离介质(205)的底部齐平；
在上述结构的底部形成第四绝缘介质(213)，采用光刻和刻蚀工艺在所述第四绝缘介质(213)表面刻蚀出沟槽结构，其中，所述第四绝缘介质(213)在左右两侧的硅通孔结构的下表面形成第五沟槽结构和第六沟槽结构，使所述第一铜扩散阻挡层(202)、所述第一铜籽晶层(203)和所述第一铜金属层(204)下表面露出；在沟槽结构表面依次形成第三铜扩散阻挡层(214)和第三铜籽晶层(215)；去除位于纳米电容结构下方第四绝缘介质(213)表面的部分所述第三铜籽晶层(215)和所述第三铜扩散阻挡层(214)，使所述第三铜籽晶层(215)和所述第三铜扩散阻挡层(214)断裂为左右两个区域；采用电镀工艺在所述第三铜籽晶层(215)表面形成第三铜金属层(216)；在中间区域的所述第四绝缘介质(213)表面继续生长一定厚度的所述第四绝缘介质(213)，使中间区域的所述第四绝缘介质(213)底部与所述第三铜金属层(216)的底部齐平。
7.根据权利要求6所述的用于能量缓冲的纳米电容三维集成系统的制备方法，其特征在于，
将多片硅通孔-纳米电容混合结构进行铜-铜键合，从而形成垂直堆叠相连的步骤，具体包括：
将多片硅通孔-纳米电容混合结构垂直堆叠在一起，并进行加热，使上方的硅通孔-纳米电容混合结构的所述第三铜金属层(216)与下方的硅通孔-纳米电容混合结构的所述第二铜金属层(212)在高温条件下发生铜-铜键合，并连接到一起，
上下纳米电容结构的顶部金属电极层(208)通过左侧硅通孔结构电气连通，底部金属电极层(206)通过右侧硅通孔结构电气连通。
8.根据权利要求6所述的用于能量缓冲的纳米电容三维集成系统的制备方法，其特征在于，
所述硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
9.根据权利要求6所述的用于能量缓冲的纳米电容三维集成系统的制备方法，其特征在于，
所述隔离介质(205)的厚度范围为100～200nm，所述底部金属电极层(206)的厚度范围为50～150nm，所述第二绝缘介质(207)的厚度范围为10～50nm，所述顶部金属电极层(208)的厚度范围为100～300nm。
10.根据权利要求6所述的用于能量缓冲的纳米电容三维集成系统的制备方法，其特征在于，
所述隔离介质(205)是SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种。
CN202010754765.XA 2020-07-31 2020-07-31 一种用于能量缓冲的纳米电容三维集成系统及其制备方法 Active CN112018096B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010754765.XA CN112018096B (zh) 2020-07-31 2020-07-31 一种用于能量缓冲的纳米电容三维集成系统及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010754765.XA CN112018096B (zh) 2020-07-31 2020-07-31 一种用于能量缓冲的纳米电容三维集成系统及其制备方法

Publications (2)

Publication Number Publication Date
CN112018096A true CN112018096A (zh) 2020-12-01
CN112018096B CN112018096B (zh) 2022-05-24

Family

ID=73498541

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010754765.XA Active CN112018096B (zh) 2020-07-31 2020-07-31 一种用于能量缓冲的纳米电容三维集成系统及其制备方法

Country Status (1)

Country Link
CN (1) CN112018096B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652621A (zh) * 2020-12-22 2021-04-13 复旦大学 三维集成结构及其制造方法
CN112652620A (zh) * 2020-12-22 2021-04-13 复旦大学 三维集成结构及其制造方法
CN112670285A (zh) * 2020-12-22 2021-04-16 复旦大学 三维集成结构及其制备方法
CN112908990A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
CN113035812A (zh) * 2020-12-22 2021-06-25 复旦大学 三维集成结构及其制造方法
CN116072607A (zh) * 2023-03-07 2023-05-05 湖北江城实验室 封装结构及其形成方法、电子设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116976A (ja) * 2003-10-10 2005-04-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2009133510A1 (en) * 2008-04-29 2009-11-05 Nxp B.V. Method of manufacturing a capacitor on a nanowire and integrated circuit having such a capacitor
CN101946304A (zh) * 2008-02-20 2011-01-12 Nxp股份有限公司 包括在衬底的两个面上形成的平面形状电容器的超高密度容量
CN102103979A (zh) * 2009-12-16 2011-06-22 中国科学院微电子研究所 一种制作利用硅通孔构成的三维硅基无源电路的方法
CN102104009A (zh) * 2009-12-16 2011-06-22 中国科学院微电子研究所 一种三维硅基电容器的制作方法
US20120080772A1 (en) * 2010-10-04 2012-04-05 Denso Corporation Semiconductor device and method of manufacturing the same
US20150028450A1 (en) * 2013-07-25 2015-01-29 Jae-hwa Park Integrated circuit device including through-silicon via structure and decoupling capacitor and method of manufacturing the same
CN110326073A (zh) * 2017-03-24 2019-10-11 株式会社村田制作所 电容器
US20200058732A1 (en) * 2018-08-08 2020-02-20 Shenzhen Weitongbo Technology Co., Ltd. Double-sided capacitor and method for fabricating the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116976A (ja) * 2003-10-10 2005-04-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN101946304A (zh) * 2008-02-20 2011-01-12 Nxp股份有限公司 包括在衬底的两个面上形成的平面形状电容器的超高密度容量
WO2009133510A1 (en) * 2008-04-29 2009-11-05 Nxp B.V. Method of manufacturing a capacitor on a nanowire and integrated circuit having such a capacitor
CN102103979A (zh) * 2009-12-16 2011-06-22 中国科学院微电子研究所 一种制作利用硅通孔构成的三维硅基无源电路的方法
CN102104009A (zh) * 2009-12-16 2011-06-22 中国科学院微电子研究所 一种三维硅基电容器的制作方法
US20120080772A1 (en) * 2010-10-04 2012-04-05 Denso Corporation Semiconductor device and method of manufacturing the same
US20150028450A1 (en) * 2013-07-25 2015-01-29 Jae-hwa Park Integrated circuit device including through-silicon via structure and decoupling capacitor and method of manufacturing the same
CN110326073A (zh) * 2017-03-24 2019-10-11 株式会社村田制作所 电容器
US20200058732A1 (en) * 2018-08-08 2020-02-20 Shenzhen Weitongbo Technology Co., Ltd. Double-sided capacitor and method for fabricating the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652621A (zh) * 2020-12-22 2021-04-13 复旦大学 三维集成结构及其制造方法
CN112652620A (zh) * 2020-12-22 2021-04-13 复旦大学 三维集成结构及其制造方法
CN112670285A (zh) * 2020-12-22 2021-04-16 复旦大学 三维集成结构及其制备方法
CN113035812A (zh) * 2020-12-22 2021-06-25 复旦大学 三维集成结构及其制造方法
CN112908990A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
CN112908990B (zh) * 2021-01-26 2022-08-05 复旦大学 三维集成结构及其制造方法
CN116072607A (zh) * 2023-03-07 2023-05-05 湖北江城实验室 封装结构及其形成方法、电子设备

Also Published As

Publication number Publication date
CN112018096B (zh) 2022-05-24

Similar Documents

Publication Publication Date Title
CN112018096B (zh) 一种用于能量缓冲的纳米电容三维集成系统及其制备方法
CN112018070B (zh) 一种纳米电容三维集成结构及其制备方法
CN104025225B (zh) 储能结构、制造用于储能结构的支承结构的方法及包含储能结构的微电子组件和系统
CN112151538B (zh) 一种纳米电容三维集成结构及其制造方法
CN106796845A (zh) 集成超级电容器
CN112151536B (zh) 一种纳米电容三维集成结构及其制备方法
CN112151535B (zh) 一种硅基纳米电容三维集成结构及其制备方法
CN112151537B (zh) 一种高能量密度纳米电容三维集成结构及其制备方法
CN111937144B (zh) 电容器及其制作方法
CN112908992B (zh) 三维集成结构及其制造方法
CN112151539B (zh) 一种高存储容量纳米电容三维集成结构及其制备方法
CN113035812B (zh) 三维集成结构及其制造方法
CN112652620B (zh) 三维集成结构及其制造方法
CN112466842B (zh) 一种多功能tsv结构及其制备方法
CN112201655B (zh) 一种纳米电容三维集成结构及其制作方法
CN112018071B (zh) 一种多功能tsv结构及其制备方法
CN112652621B (zh) 三维集成结构及其制造方法
CN112908991B (zh) 三维集成结构及其制造方法
CN112908990B (zh) 三维集成结构及其制造方法
CN112071935B (zh) 一种基于太阳能的三维集成系统及制备方法
CN112670285A (zh) 三维集成结构及其制备方法
CN112908993A (zh) 三维集成结构及其制造方法
CN112186055B (zh) 一种组合式太阳能三维集成系统及其制备方法
CN111882017A (zh) 一种rfid芯片与超级电容三维集成系统及其制备方法
CN112466841B (zh) 一种内嵌电容器的tsv结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant