CN112018070B - 一种纳米电容三维集成结构及其制备方法 - Google Patents

一种纳米电容三维集成结构及其制备方法 Download PDF

Info

Publication number
CN112018070B
CN112018070B CN202010754763.0A CN202010754763A CN112018070B CN 112018070 B CN112018070 B CN 112018070B CN 202010754763 A CN202010754763 A CN 202010754763A CN 112018070 B CN112018070 B CN 112018070B
Authority
CN
China
Prior art keywords
metal electrode
electrode layer
nano
top metal
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010754763.0A
Other languages
English (en)
Other versions
CN112018070A (zh
Inventor
朱宝
陈琳
孙清清
张卫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Shanghai IC Manufacturing Innovation Center Co Ltd
Original Assignee
Fudan University
Shanghai IC Manufacturing Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University, Shanghai IC Manufacturing Innovation Center Co Ltd filed Critical Fudan University
Priority to CN202010754763.0A priority Critical patent/CN112018070B/zh
Publication of CN112018070A publication Critical patent/CN112018070A/zh
Application granted granted Critical
Publication of CN112018070B publication Critical patent/CN112018070B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开一种纳米电容三维集成结构及其制备方法。该纳米电容三维集成结构包括形成在硅衬底的沟槽内的垂直堆叠的第一纳米电容结构和第二纳米电容结构，两者相互并联连接。本发明将一次性刻蚀出高深宽比硅纳米结构变为两次刻蚀出高深宽比硅纳米结构，可以降低对刻蚀设备精度的要求，从而可以降低制造成本。由于单个硅纳米结构的深宽比降低，所以薄膜台阶覆盖率可以提高，薄膜的保形性也可以增强，从而可以减小薄膜在沉积过程中孔洞的出现。并且可以采用传统的溅射设备来沉积金属材料，从而可以获得电阻率较低的金属电极。此外，能够提高纳米电容整体的电容密度，减少电容所占据的平面面积，从而可以获得小尺寸的能量缓冲器件。

Description

一种纳米电容三维集成结构及其制备方法
技术领域
本发明属于集成电路制造领域，具体涉及一种纳米电容三维集成结构及其制备方法。
背景技术
目前，对于便携式电子设备来说，电池仍然是主要的能量供应部件。虽然电池技术在不断发展，然而在电池的容量与体积以及重量之间仍然需要作出折中。相应地，一些容量大、重量轻以及体积小的可替代供电部件被研究和开发，比如微型燃料电池、塑料太阳能电池以及能量收集系统。在以上所提到的所有情况下，通常都需要能量缓冲系统来维持连续和稳定的能量输出。比如，一般认为燃料电池系统拥有较慢的启动时间和较低的动能。因此，燃料电池提供基础功率，缓冲系统提供启动功率的混合系统是最佳解决方案。此外，能量收集系统依赖环境中无法持续获得的能量源；因此，需要能量缓冲系统来维持器件不中断的工作。进一步，能量缓冲系统能够提供峰值负载，然而能量产生系统却无法提供。一般来讲，能量缓冲系统或者是电池，或者是电容。电池的一个重要缺点是它有限的放电效率。相比之下，电容可以提供更大的放电电流。使用电容作为能量缓冲的其它优势还包括较长的循环寿命和较高的功率密度。除了以上提到的优势外，采用合适的材料和结构设计，电容相比较电池更容易缩小尺寸。通过引入高深宽比结构，比如碳纳米管、硅纳米线、硅纳米孔以及硅深槽结构，并在这些高深宽比结构中沉积高介电常数材料可以极大增加电容密度和存储容量。这种采用纳米结构来制备的电容可以称之为纳米电容。然而，当深宽比超过一定数值时，材料在高深宽比结构表面的台阶覆盖率以及完整性都会极大削弱，甚至所沉积的材料会出现孔洞现象，从而影响电容性能。此外，要刻蚀出深宽比非常大的结构，对于刻蚀设备的精度要求也会非常高。进一步，当这些高深宽比结构，比如硅纳米孔的横向尺寸非常小时，只能直接在其表面沉积金属、绝缘材料和金属形成纳米电容结构。由于硅材料的电阻率较高，从而导致纳米电容的串联电阻较大，进而会降低功率密度。虽然原子层沉积工艺可以在高深宽比结构内沉积出保形性和均匀性良好的薄膜，但是由于所沉积的金属材料杂质较多，所以金属电极电阻率较高，从而影响纳米电容的功率密度。
发明内容
为了解决上述问题，本发明公开一种纳米电容三维集成结构，包括：
第一个纳米电容结构和第二个纳米电容结构，形成在硅衬底的沟槽内，其中，第二个纳米电容结构位于第一个纳米电容结构上方；
所述第一个纳米电容结构包括形成在所述沟槽内的单晶硅纳米孔阵列；第一隔离介质覆盖单晶硅纳米孔表面；第一底部金属电极层覆盖所述第一隔离介质表面；第一绝缘介质覆盖所述第一底部金属电极层表面；第一顶部金属电极层覆盖所述第一绝缘介质表面，并完全填充单晶硅纳米孔；
所述第二个纳米电容结构包括多晶硅纳米孔阵列，第二隔离介质覆盖多晶硅纳米孔表面；第二底部金属电极层覆盖所述第二隔离介质表面；第二绝缘介质覆盖所述第二底部金属电极层表面，并在一侧形成开口；第二顶部金属电极层覆盖所述第二绝缘介质表面，并完全填充多晶硅纳米孔；
中间隔离介质，形成在所述第一纳米电容结构和所述第二纳米电容结构之间；
顶部金属接触，包括由第三绝缘介质形成的第一沟槽结构、第二沟槽结构、第三沟槽结构和第四沟槽结构，分别形成在所述第一顶部金属电极层、所述第二顶部金属电极层、所述第二底部金属电极层以及所述第一底部金属电极层表面；其中，所述第一沟槽结构与所述第二沟槽结构相邻，所述第三沟槽结构与所述第四沟槽结构相邻，中间区域的所述第三绝缘介质在所述开口处与所述第二底部金属电极层表面相接触；铜扩散阻挡层覆盖四个沟槽的表面，并在所述中间区域断裂不相连接；铜籽晶层覆盖所述铜扩散阻挡层表面；铜金属层覆盖所述铜籽晶层表面；
其中，所述第一顶部金属电极层与所述第二顶部金属电极层通过所述第一和第二沟槽结构实现电气连通；所述第一底部金属电极层与所述第二底部金属电极层通过所述第三和第四沟槽结构实现电气连通。
本发明的纳米电容三维集成结构，优选为，所述沟槽的宽度大于1cm，深度范围为10～20μm。
本发明的纳米电容三维集成结构，优选为，所述第一隔离介质201的厚度范围为100～200nm，所述第一底部金属电极层202的厚度范围为50～150nm，所述第一绝缘介质203的厚度范围为10～50nm，所述第一顶部金属电极层204的厚度范围为100～300nm。
本发明的纳米电容三维集成结构，优选为，所述多晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
本发明的纳米电容三维集成结构，优选为，所述单晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
本发明还公开一种纳米电容三维集成结构制备方法，包括以下步骤：
在单晶硅衬底表面刻蚀出沟槽；
在沟槽底部刻蚀出单晶硅纳米孔阵列，并依次形成第一隔离介质、第一底部金属电极层、第一绝缘介质和第一顶部金属电极层，获得第一纳米电容结构，其中，所述第一顶部金属电极层完全填充硅纳米孔；
形成中间隔离介质；
形成多晶硅纳米孔阵列，并依次形成第二隔离介质、第二底部金属电极层、第二绝缘介质和第二顶部金属电极层，获得第二纳米电容结构，其中，所述第二顶部金属电极层完全填充多晶硅纳米孔；
形成顶部金属接触，包括由第三绝缘介质形成的第一沟槽结构、第二沟槽结构、第三沟槽结构和第四沟槽结构，分别形成在所述第一顶部金属电极层、所述第二顶部金属电极层、所述第二底部金属电极层以及所述第一底部金属电极层表面；其中，所述第一沟槽结构与所述第二沟槽结构相邻，所述第三沟槽结构与所述第四沟槽结构相邻，中间区域的部分所述第三绝缘介质与所述第二底部金属电极层表面相接触；铜扩散阻挡层覆盖四个沟槽的表面，并在中间区域断裂不相连接；铜籽晶层覆盖铜扩散阻挡层表面；铜金属层覆盖铜籽晶层表面；
其中，所述第一顶部金属电极层与所述第二顶部金属电极层通过所述第一和第二沟槽结构实现电气连通；所述第一底部金属电极层与所述第二底部金属电极层通过所述第三和第四沟槽结构实现电气连通。
本发明的纳米电容三维集成结构制备方法中，优选为，形成顶部金属接触的步骤包括：
采用光刻和刻蚀工艺去除一侧的部分第二顶部金属电极层、第二绝缘介质、第二底部金属电极层、第二隔离介质和中间隔离介质，从而露出第一顶部金属电极层；
采用光刻和刻蚀工艺去除另一侧的部分第二顶部金属电极层、第二绝缘介质、第二底部金属电极层、第二隔离介质、中间隔离介质、第一顶部金属电极层和第一绝缘介质，从而露出第一底部金属电极层；采用光刻和刻蚀工艺去除同侧的部分第二顶部金属电极层和第二绝缘介质，从而露出第二底部金属电极层；
在上述结构的顶部沉积第三绝缘介质，采用光刻和刻蚀工艺刻蚀第三绝缘介质，并从左至右在暴露出来的第一顶部金属电极层、第二顶部金属电极层、第二底部金属电极层以及第一底部金属电极层表面分别形成第一、第二、第三和第四沟槽结构；
在四个沟槽结构表面依次沉积铜扩散阻挡层和铜籽晶层，用光刻和刻蚀工艺去除位于第二顶部金属电极层上方第三绝缘介质表面的铜籽晶层和铜扩散阻挡层，从而铜籽晶层和铜扩散阻挡层断裂为左右两个区域；采用电镀工艺在铜籽晶层表面电镀一层铜金属层。
本发明的纳米电容三维集成结构制备方法中，优选为，所述沟槽的宽度大于1cm，深度范围为10～20μm。
本发明的纳米电容三维集成结构制备方法中，优选为，所述多晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
本发明的纳米电容三维集成结构制备方法中，优选为，所述单晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
附图说明
图1是纳米电容三维集成结构制备方法的流程图。
图2～图14是纳米电容三维集成结构制备方法各步骤的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
以下结合附图1-14对本发明的技术方案做进一步的说明。图1是纳米电容三维集成结构制备方法的流程图，图2-14示出了纳米电容三维集成结构制备方法各步骤的结构示意图。如图1所示，具体制备步骤为：
在步骤S1中，在单晶硅表面刻蚀出沟槽并在沟槽底部刻蚀出单晶硅纳米孔阵列。具体而言，首先，旋涂光刻胶并通过曝光和显影工艺定义出沟槽的位置；紧跟着采用深度等离子体刻蚀(DRIE)工艺对单晶硅衬底200进行刻蚀形成沟槽，所得结构如图2所示。其中，沟槽的宽度大于1cm，深度范围为10～20μm；刻蚀单晶硅衬底200的等离子体可以选择CF4、SF6中的至少一种。然后，在沟槽内部旋涂光刻胶并通过曝光和显影工艺定义出单晶硅纳米孔的图形；随后采用DRIE工艺刻蚀沟槽底部的单晶硅200区域形成单晶硅纳米孔阵列，所得结构如图3所示。其中，单晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm；刻蚀单晶硅衬底200的等离子体可以选择CF4、SF6中的至少一种。
在步骤S2中，制备第一个纳米电容结构。具体地，首先，采用化学气相沉积工艺在沟槽和单晶硅纳米孔表面沉积一层SiO2薄膜作为第一隔离介质201；随后采用物理气相沉积工艺在第一隔离介质201表面依次沉积一层TiN薄膜、一层Al2O3薄膜和一层TiN薄膜，分别作为第一底部金属电极层202、第一绝缘介质203和第一顶部金属电极层204，而且第一顶部金属电极层完全填充硅纳米孔，所得结构如图4所示。其中，第一隔离介质的厚度范围为100～200nm，第一底部金属电极层202的厚度范围为50～150nm，第一绝缘介质203的厚度范围为10～50nm，第一顶部金属电极层204的厚度范围为100～300nm。在本实施方式中，采用深度反应离子刻蚀工艺来获得硅通孔结构，但是本发明不限定于此，可以选择干法刻蚀比如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、深度反应离子刻蚀、激光烧蚀，或者通过使用蚀刻剂溶液的湿法刻蚀中的至少一种工艺。此外，在本实施方式中采用SiO2作为第一隔离介质，采用TiN作为第一底部和第一顶部金属电极层，Al2O3薄膜作为第一绝缘介质层，但是本发明不限定于此，可以选择SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种作为第一隔离介质；可以选择TaN、TiN、WN、MoN、Ni和Ru的至少一种作为第一底部和第一顶部金属电极层；选择Al2O3、ZrO2、TiO2、HfO2、La2O3、HfZrO、HfAlO、HfTiO中的至少一种作为第一绝缘介质层。第一隔离介质、第一绝缘介质、第一底部金属电极层和第一顶部金属电极层的生长方式可以选择物理气相沉积、化学气相沉积、原子层沉积和脉冲激光沉积中的至少一种。
在步骤S3中，在沟槽内部填充多晶硅并刻蚀出多晶硅纳米孔阵列。首先采用化学气相沉积工艺在第一顶部金属电极层204表面沉积一层SiO2薄膜作为中间隔离介质205，所得结构如图5所示。然后，采用化学气相沉积工艺在中间隔离介质205表面生长一层多晶硅206，并采用光刻和刻蚀工艺去除沟槽顶部的多晶硅206，即多晶硅206与沟槽两侧平台上的中间隔离介质205齐平，所得结构如图6所示。接着，在多晶硅206表面旋涂光刻胶并通过曝光和显影工艺定义出多晶硅纳米孔阵列的图形；随后，采用DRIE工艺刻蚀多晶硅206形成多晶硅纳米孔阵列，所得结构如图7所示。其中，多晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm；刻蚀多晶硅206的等离子体可以选择CF4、SF6中的至少一种。在本实施方式中采用SiO2作为中间隔离介质，但是本发明不限定于此，可以选择SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种作为中间隔离介质。中间隔离介质层的生长方式可以选择物理气相沉积、化学气相沉积、电子束蒸发和脉冲激光沉积中的至少一种。
在步骤S4中，制备第二个纳米电容结构。具体而言，首先，采用化学气相沉积工艺在多晶硅纳米孔和中间隔离介质205表面沉积一层SiO2薄膜作为第二隔离介质207；随后，采用物理气相沉积工艺在第二隔离介质207表面依次沉积一层TiN薄膜、一层Al2O3薄膜和一层TiN薄膜，分别作为第二底部金属电极层208、第二绝缘介质209和第二顶部金属电极层210，而且第二顶部金属电极层210完全填充多晶硅纳米孔，所得结构如图8所示。其中，第二隔离介质207的厚度范围为100～200nm，第二底部金属电极层208的厚度范围为50～150nm，第二绝缘介质209的厚度范围为10～50nm，第二顶部金属电极层210的厚度范围为100～300nm。在本实施方式中，采用深度反应离子刻蚀工艺来获得硅通孔结构，但是本发明不限定于此，可以选择干法刻蚀比如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、深度反应离子刻蚀、激光烧蚀，或者通过使用蚀刻剂溶液的湿法刻蚀中的至少一种工艺。此外，在本实施方式中采用SiO2作为第二隔离介质，采用TiN作为第二底部和第二顶部金属电极层，Al2O3薄膜作为第二绝缘介质层，但是本发明不限定于此，可以选择SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种作为第二隔离介质；可以选择TaN、TiN、WN、MoN、Ni和Ru的至少一种作为第二底部和第二顶部金属电极层；选择Al2O3、ZrO2、TiO2、HfO2、La2O3、HfZrO、HfAlO、HfTiO中的至少一种作为第二绝缘介质层。第二隔离介质、第二绝缘介质、第二底部金属电极层和第二顶部金属电极层的生长方式可以选择物理气相沉积、化学气相沉积、原子层沉积和脉冲激光沉积中的至少一种。
在步骤S5中，进行金属布线使得第一和第二纳米电容结构并联连接。具体来说，首先，采用光刻和刻蚀工艺去除左侧的部分第二顶部金属电极层210、第二绝缘介质209、第二底部金属电极层208、第二隔离介质207和中间隔离介质205，从而露出第一顶部金属电极层204；然后，采用光刻和刻蚀工艺去除右侧的部分第二顶部金属电极层210、第二绝缘介质209、第二底部金属电极层208、第二隔离介质207、中间隔离介质205、第一顶部金属电极层204和第一绝缘介质203，从而露出第一底部金属电极层202；随后，采用光刻和刻蚀工艺去除右侧的部分第二顶部金属电极层210和第二绝缘介质209，从而露出第二底部金属电极层208，所得结构如图9所示。进一步采用化学气相沉积工艺在上述结构的顶部沉积一层SiO2薄膜作为第三绝缘介质211，所得结构如图10所示。紧接着，采用光刻和刻蚀工艺刻蚀第三绝缘介质211，并从左至右在暴露出来的第一顶部金属电极层204、第二顶部金属电极层210、第二底部金属电极层208以及第一底部金属电极层202表面分别形成第一、第二、第三和第四沟槽结构；而且第一沟槽结构与第二沟槽结构相邻，第三沟槽结构与第四沟槽结构相邻，所得沟槽结构如图11所示。进一步采用化学气相沉积工艺在四个沟槽结构表面依次沉积一层TaN薄膜和一层Co薄膜，分别作为铜扩散阻挡层212和铜籽晶层213，所得结构如图12所示。随后，采用光刻和刻蚀工艺去除位于第二顶部金属电极层210上方第三绝缘介质211表面的铜籽晶层213和铜扩散阻挡层212，从而铜籽晶层213和铜扩散阻挡层212断裂为左右两个区域，所得结构如图13所示。最后，采用电镀工艺在铜籽晶层213表面电镀一层铜金属层214，所得结构如图14所示。第一顶部金属电极层204与第二顶部金属电极层210通过第一和第二沟槽结构实现电气连通；第一底部金属电极层202与第二底部金属电极层208通过第三和第四沟槽结构实现电气连通；也就说第一纳米电容结构与第二纳米电容结构通过顶部电极相互连通以及底部电极相互连通，从而实现并联连接。
在本实施方式中采用SiO2作为第三绝缘介质，采用TaN作为铜扩散阻挡层，Co薄膜作为铜籽晶层，但是本发明不限定于此，可以选择SiO2、Si3N4、SiON、SiCOH、SiCOFH中的至少一种作为第三绝缘介质；可以选择TaN、TiN、ZrN、MnSiO3中的至少一种作为铜扩散阻挡层；选择Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种作为铜籽晶层。第三绝缘介质、铜扩散阻挡层和铜籽晶层的生长方式可以选择物理气相沉积、化学气相沉积、原子层沉积中的至少一种。
图14是本发明的一种纳米电容三维集成结构的示意图。如图14所示，该纳米电容三维集成结构包括：
第一个纳米电容结构和第二个纳米电容结构，形成在硅衬底200的沟槽内，其中，第二个纳米电容结构位于第一个纳米电容结构上方；
第一个纳米电容结构包括形成在沟槽内的单晶硅纳米孔；第一隔离介质201覆盖单晶硅纳米孔表面；第一底部金属电极层202覆盖第一隔离介质201表面；第一绝缘介质203覆盖第一底部金属电极层202表面；第一顶部金属电极层204覆盖第一绝缘介质203表面，并完全填充单晶硅纳米孔。
此外，中间隔离介质205覆盖第一顶部金属电极层204表面。但是为了引出第一顶部金属电极层204，左侧的部分第一顶部金属电极层204没有被中间隔离介质205所覆盖；为了引出第一底部金属电极层202，右侧的部分第一底部金属电极层202没有被第一绝缘介质203所覆盖。
第二个纳米电容结构包括多晶硅纳米孔；第二隔离介质207覆盖多晶硅纳米孔表面；第二底部金属电极层208覆盖第二隔离介质207表面；第二绝缘介质209覆盖第二底部金属电极层208表面，在右侧形成开口；第二顶部金属电极层210覆盖第二绝缘介质209表面，并完全填充多晶硅纳米孔。
顶部金属接触，包括由绝缘介质211形成的第一沟槽结构、第二沟槽结构、第三沟槽结构和第四沟槽结构。第一、第二、第三和第四沟槽结构分别形成在从左至右暴露出来的第一顶部金属电极层204、第二顶部金属电极层210、第二底部金属电极层208以及第一底部金属电极层202表面。而且，第一沟槽结构与第二沟槽结构相邻，位于第二个纳米电容结构的左侧；第三沟槽结构与第四沟槽结构相邻位于第二个纳米电容结构的右侧。中间区域的第三绝缘介质211在所述开口处与第二底部金属电极层208表面相接触。铜扩散阻挡层212覆盖四个沟槽的表面，并在中间区域断裂不相连接；铜籽晶层213覆盖铜扩散阻挡层212表面；铜金属层214覆盖铜籽晶层213表面。第一顶部金属电极层204与第二顶部金属电极层210通过第一和第二沟槽结构实现电气连通；第二底部金属电极层208与第一底部金属电极层202通过第三和第四沟槽结构实现电气连通；也就说第一纳米电容结构与第二纳米电容结构通过顶部电极相互连通以及底部电极相互连通，从而实现并联连接。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种纳米电容三维集成结构，其特征在于，
包括：
第一个纳米电容结构和第二个纳米电容结构，形成在硅衬底(200)的沟槽内，其中，第二个纳米电容结构位于第一个纳米电容结构上方；
所述第一个纳米电容结构包括形成在所述沟槽内的单晶硅纳米孔阵列；第一隔离介质(201)覆盖单晶硅纳米孔表面；第一底部金属电极层(202)覆盖所述第一隔离介质(201)表面；第一绝缘介质(203)覆盖所述第一底部金属电极层(202)表面；第一顶部金属电极层(204)覆盖所述第一绝缘介质(203)表面，并完全填充单晶硅纳米孔；
所述第二个纳米电容结构包括多晶硅纳米孔阵列，第二隔离介质(207)覆盖多晶硅纳米孔表面；第二底部金属电极层(208)覆盖所述第二隔离介质(207)表面；第二绝缘介质(209)覆盖所述第二底部金属电极层(208)表面，并在一侧形成开口；第二顶部金属电极层(210)覆盖所述第二绝缘介质(209)表面，并完全填充多晶硅纳米孔；
中间隔离介质(205)，形成在所述第一纳米电容结构和所述第二纳米电容结构之间；
顶部金属接触，包括由第三绝缘介质(211)形成的第一沟槽结构、第二沟槽结构、第三沟槽结构和第四沟槽结构，分别形成在所述第一顶部金属电极层(204)、所述第二顶部金属电极层(210)、所述第二底部金属电极层(208)以及所述第一底部金属电极层(202)表面；其中，所述第一沟槽结构与所述第二沟槽结构相邻，所述第三沟槽结构与所述第四沟槽结构相邻，中间区域的所述第三绝缘介质(211)在所述开口处与所述第二底部金属电极层208表面相接触；铜扩散阻挡层(212)覆盖四个沟槽的表面，并在所述中间区域断裂不相连接；铜籽晶层(213)覆盖所述铜扩散阻挡层(212)表面；铜金属层(214)覆盖所述铜籽晶层(213)表面；
其中，所述第一顶部金属电极层(204)与所述第二顶部金属电极层(210)通过所述第一和第二沟槽结构实现电气连通；所述第一底部金属电极层(202)与所述第二底部金属电极层(208)通过所述第三和第四沟槽结构实现电气连通。
2.根据权利要求1所述的纳米电容三维集成结构，其特征在于，
所述沟槽的宽度大于1cm，深度范围为10～20μm。
3.根据权利要求1所述的纳米电容三维集成结构，其特征在于，
所述第一隔离介质201的厚度范围为100～200nm，所述第一底部金属电极层202的厚度范围为50～150nm，所述第一绝缘介质203的厚度范围为10～50nm，所述第一顶部金属电极层204的厚度范围为100～300nm。
4.根据权利要求1所述的纳米电容三维集成结构，其特征在于，
所述多晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
5.根据权利要求1所述的纳米电容三维集成结构，其特征在于，
所述单晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
6.一种纳米电容三维集成结构制备方法，其特征在于，
包括以下步骤：
在单晶硅衬底(200)表面刻蚀出沟槽；
在沟槽底部刻蚀出单晶硅纳米孔阵列，并依次形成第一隔离介质(201)、第一底部金属电极层(202)、第一绝缘介质(203)和第一顶部金属电极层(204)，获得第一纳米电容结构，其中，所述第一顶部金属电极层(204)完全填充硅纳米孔；
形成中间隔离介质(205)；
形成多晶硅纳米孔阵列，并依次形成第二隔离介质(207)、第二底部金属电极层(208)、第二绝缘介质(209)和第二顶部金属电极层(210)，获得第二纳米电容结构，其中，所述第二顶部金属电极层(210)完全填充多晶硅纳米孔；
形成顶部金属接触，包括由第三绝缘介质(211)形成的第一沟槽结构、第二沟槽结构、第三沟槽结构和第四沟槽结构，分别形成在所述第一顶部金属电极层(204)、所述第二顶部金属电极层(210)、所述第二底部金属电极层(208)以及所述第一底部金属电极层(202)表面；其中，所述第一沟槽结构与所述第二沟槽结构相邻，所述第三沟槽结构与所述第四沟槽结构相邻，中间区域的部分所述第三绝缘介质(211)与所述第二底部金属电极层(208)表面相接触；铜扩散阻挡层(212)覆盖四个沟槽的表面，并在中间区域断裂不相连接；铜籽晶层(213)覆盖铜扩散阻挡层(212)表面；铜金属层(214)覆盖铜籽晶层(213)表面；
其中，所述第一顶部金属电极层(204)与所述第二顶部金属电极层(210)通过所述第一和第二沟槽结构实现电气连通；所述第一底部金属电极层(202)与所述第二底部金属电极层(208)通过所述第三和第四沟槽结构实现电气连通。
7.根据权利要求6所述的纳米电容三维集成结构制备方法，其特征在于，
形成顶部金属接触的步骤包括：
采用光刻和刻蚀工艺去除一侧的部分第二顶部金属电极层(210)、第二绝缘介质(209)、第二底部金属电极层(208)、第二隔离介质(207)和中间隔离介质(205)，从而露出第一顶部金属电极层(204)；
采用光刻和刻蚀工艺去除另一侧的部分第二顶部金属电极层(210)、第二绝缘介质(209)、第二底部金属电极层(208)、第二隔离介质(207)、中间隔离介质(205)、第一顶部金属电极层(204)和第一绝缘介质(203)，从而露出第一底部金属电极层(202)；采用光刻和刻蚀工艺去除同侧的部分第二顶部金属电极层(210)和第二绝缘介质(209)，从而露出第二底部金属电极层(208)；
在上述结构的顶部沉积第三绝缘介质(211)，采用光刻和刻蚀工艺刻蚀第三绝缘介质(211)，并从左至右在暴露出来的第一顶部金属电极层(204)、第二顶部金属电极层(210)、第二底部金属电极层(208)以及第一底部金属电极层(202)表面分别形成第一、第二、第三和第四沟槽结构；
在四个沟槽结构表面依次沉积铜扩散阻挡层(212)和铜籽晶层(213)，用光刻和刻蚀工艺去除位于第二顶部金属电极层(210)上方第三绝缘介质(211)表面的铜籽晶层(213)和铜扩散阻挡层(212)，从而铜籽晶层(213)和铜扩散阻挡层(212)断裂为左右两个区域；采用电镀工艺在铜籽晶层(213)表面电镀一层铜金属层(214)。
8.根据权利要求6所述的纳米电容三维集成结构制备方法，其特征在于，
所述沟槽的宽度大于1cm，深度范围为10～20μm。
9.根据权利要求6所述的纳米电容三维集成结构制备方法，其特征在于，
所述多晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
10.根据权利要求6所述的纳米电容三维集成结构制备方法，其特征在于，
所述单晶硅纳米孔的直径范围为0.5～1μm，深度范围为10～20μm。
CN202010754763.0A 2020-07-31 2020-07-31 一种纳米电容三维集成结构及其制备方法 Active CN112018070B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010754763.0A CN112018070B (zh) 2020-07-31 2020-07-31 一种纳米电容三维集成结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010754763.0A CN112018070B (zh) 2020-07-31 2020-07-31 一种纳米电容三维集成结构及其制备方法

Publications (2)

Publication Number Publication Date
CN112018070A CN112018070A (zh) 2020-12-01
CN112018070B true CN112018070B (zh) 2022-04-08

Family

ID=73500137

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010754763.0A Active CN112018070B (zh) 2020-07-31 2020-07-31 一种纳米电容三维集成结构及其制备方法

Country Status (1)

Country Link
CN (1) CN112018070B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652620B (zh) * 2020-12-22 2022-09-13 复旦大学 三维集成结构及其制造方法
CN112652621B (zh) * 2020-12-22 2022-11-25 复旦大学 三维集成结构及其制造方法
CN112670285A (zh) * 2020-12-22 2021-04-16 复旦大学 三维集成结构及其制备方法
CN112908990B (zh) * 2021-01-26 2022-08-05 复旦大学 三维集成结构及其制造方法
CN112908991B (zh) * 2021-01-26 2022-09-13 复旦大学 三维集成结构及其制造方法
CN112908992B (zh) * 2021-01-26 2022-10-21 复旦大学 三维集成结构及其制造方法
CN117577449B (zh) * 2024-01-16 2024-04-05 宜确半导体（苏州）有限公司 一种三维结构电容器及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983598A (zh) * 2005-12-15 2007-06-20 上海华虹Nec电子有限公司 半导体电容
CN102569250A (zh) * 2012-01-06 2012-07-11 无锡纳能科技有限公司 高密度电容器及其电极引出方法
CN103367312A (zh) * 2011-12-27 2013-10-23 马克西姆综合产品公司 具有集成在其中的沟槽电容器结构的半导体装置
CN106997878A (zh) * 2017-03-31 2017-08-01 无锡中微晶园电子有限公司 双层结构的硅电容器及其制造方法
CN111446083A (zh) * 2020-03-12 2020-07-24 复旦大学 一种硅基超级电容及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016518117A (ja) * 2013-03-15 2016-06-23 ユニバーシティ オブ ワシントン スルー イッツ センター フォー コマーシャリゼーション 導電性細胞のためのマイクロ電極アレイを含むデバイスおよび方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983598A (zh) * 2005-12-15 2007-06-20 上海华虹Nec电子有限公司 半导体电容
CN103367312A (zh) * 2011-12-27 2013-10-23 马克西姆综合产品公司 具有集成在其中的沟槽电容器结构的半导体装置
CN102569250A (zh) * 2012-01-06 2012-07-11 无锡纳能科技有限公司 高密度电容器及其电极引出方法
CN106997878A (zh) * 2017-03-31 2017-08-01 无锡中微晶园电子有限公司 双层结构的硅电容器及其制造方法
CN111446083A (zh) * 2020-03-12 2020-07-24 复旦大学 一种硅基超级电容及其制备方法

Also Published As

Publication number Publication date
CN112018070A (zh) 2020-12-01

Similar Documents

Publication Publication Date Title
CN112018070B (zh) 一种纳米电容三维集成结构及其制备方法
CN112018096B (zh) 一种用于能量缓冲的纳米电容三维集成系统及其制备方法
TWI462136B (zh) 能量儲存結構，製造用於其之支撐結構之方法及包含其之微電子組件與系統
CN112151538B (zh) 一种纳米电容三维集成结构及其制造方法
TWI506655B (zh) 用於多孔性電化學電容器的奈米加工結構
CN112151536B (zh) 一种纳米电容三维集成结构及其制备方法
CN112151535B (zh) 一种硅基纳米电容三维集成结构及其制备方法
RU2577249C2 (ru) Устройства хранения энергии с по меньшей мере одной пористой поликристаллической подложкой
TWI493580B (zh) 儲能裝置及其製造方法，及包含儲能裝置的行動電子裝置
CN112018071B (zh) 一种多功能tsv结构及其制备方法
CN112151537B (zh) 一种高能量密度纳米电容三维集成结构及其制备方法
CN112908992B (zh) 三维集成结构及其制造方法
CN112652620B (zh) 三维集成结构及其制造方法
CN113035812B (zh) 三维集成结构及其制造方法
CN112151539B (zh) 一种高存储容量纳米电容三维集成结构及其制备方法
CN112201655B (zh) 一种纳米电容三维集成结构及其制作方法
CN112466842B (zh) 一种多功能tsv结构及其制备方法
CN112908990B (zh) 三维集成结构及其制造方法
CN112908991B (zh) 三维集成结构及其制造方法
CN112652621B (zh) 三维集成结构及其制造方法
CN111882017A (zh) 一种rfid芯片与超级电容三维集成系统及其制备方法
CN112908993A (zh) 三维集成结构及其制造方法
CN112670285A (zh) 三维集成结构及其制备方法
CN112466841B (zh) 一种内嵌电容器的tsv结构及其制备方法
CN114864490A (zh) 一种三维集成的滤波器制备方法及其结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant