CN101946304A - 包括在衬底的两个面上形成的平面形状电容器的超高密度容量 - Google Patents

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Abstract

本发明描述了一种超高密度电容器设计，该设计利用两个晶片面集成到半导体衬底中，优选地Si衬底。电容器是柱状的，并且包括由电介质层(940)分开的电极(930、950)。在沟槽中提供穿过晶片整个厚度的通路连接(920)。

Description

包括在衬底的两个面上形成的平面形状电容器的超高密度容量
技术领域
本发明描述了一种超高密度电容器设计，具体地，利用两个晶片面将该超高密度电容器集成在半导体衬底上，尤其是Si衬底。
背景技术
在半导体衬底中尤其是在Si上集成高密度电容器在本领域是公知的。已将这些高密度电容器主要实现为沟槽式(或孔式)电容器，用于RF电源线去耦合、锁相环滤波的应用，甚至大量地用于针对DRAM存储器的沟槽式电容器。迄今所获得的电容器的典型电容密度在25nF/mm2量级，但是期望在不远的将来增加到70nF/mm2，其中，电容器包括电介质ONO层，将基于ONO的层厚度减小至～15nm。对于DRAM应用，密度用fF/μm2来表示，并且由于逻辑技术的原因密度是相当的。这些电容密度对于许多应用而言并不足够高。从而需要具有更高密度的电容器。
已经在半导体器件中开发柱状电容器来增加电容器密度。
US2002/068369A1公开了一种利用多孔衬底在集成电路的顶部或底部上制造电无源元件或光学元件的方法，多孔衬底局部填充导电、发光、绝缘或光衍射材料。该专利申请涉及一种利用多孔材料层在集成电路的顶部或底部上制造电无源元件(例如，电感器、电容器、互连和电阻器)或光学元件(例如，光发射器、波导、滤波器的光开关)的方法，多孔材料层局部填充导电、发光、绝缘或光衍射材料。在示意的实施例中，描述了通过标准的反面和正面光刻在多孔绝缘绝缘材料中制造大体积的螺线管型电感元件，以及穿过孔对微通路进行电镀来使这两层接触。利用非常密集的互连间隔，在金属化的孔与用作绝缘体的孔壁之间获得孔间电容器结构。
应注意，公开了一种制造3D线圈的方法。本发明使用半导体沉积来在正面与反面之间制造无源和侧壁连接。事实上，美国专利仅提及将正面与反面连接的方式，这样的方式有时是有差异的。
EP0424623A2公开了一种三维半导体衬底，其中，由衬底上的多个平面层来形成各种器件类型。主要工艺步骤包括：形成材料的多个交替层，材料包括半导体和电介质材料；在层中形成垂直访问孔；有选择地对层进行处理以形成有源或无源半导体器件；以及用导体来填充访问孔。最终的结构包括三维存储器阵列，其中，沿着叠层的垂直方向在支持电路上制造整个动态存储器单元，该支持电路在平表面上形成。
应注意，为了制造水平层，EP0424623需要制造不同层的夹层。为了进一步增加电容密度，EP0424623需要添加越来越多的层并刻蚀越来越厚的叠层。在本发明中，为了进一步增加密度，仅越来越深地刻蚀，而无需添加不同层的新夹层。
US2005135043A2公开了一种由生料形成的基底结构，该基底结构具有第一和第二相对面，并且其中具有多个通路孔。然后对生料进行烧结，使得生料变成烧结的陶瓷材料，并且基底结构变成具有通路孔的烧结的陶瓷基底结构。在烧结的陶瓷基底结构的每个通路孔中形成导电通路。第一和第二电容器结构在烧结的陶瓷基底结构上形成，并分别在烧结的陶瓷基底结构的相应面上。电容器结构的电源和接地面连接至通路。这样，电容器结构可以得以形成并连接至通路，而无需在诸如硅衬底之类的易碎衬底中钻通路开口。相对面上的电容器结构提高更多电容量，而不具有与具有大量电源和接地面的一个电容器结构的制造相关联的制造复杂性。
US6620672B1公开了一种用于制造存储器单元的方法，其中，首先在SOI衬底上形成访问晶体管。访问晶体管包含衬底的半导体材料层中的源极和漏极区域，以及至少一个栅极叠层，栅极叠层包括与字线相电连接的栅极区域。至少一个电容器在衬底的第一面上形成，并且电连接至源极和漏极区域中的一个。在衬底的背面或反面上形成至少一个比特线，其中比特线导线电连接至源极和漏极区域中的另一个。穿过绝缘材料在衬底上形成自对准接触开口，为电容器和比特线导线中的每一个提供通路用于电连接。在整个制造工艺期间，实质上保留了这些接触开口和沉积的接触材料。
可以在US 5204280A1(IBM，1993)、US 5240558A(Motorola，1993)、US 5245504A(Sumitomo，1993)、US 5336630A(Goldstar，1994)、US 54666626A(IBM，1995)以及US 5474950A(Hyundai，1995)中找到其他电容器结构。
可以不同的参数来增加3D电容密度。制造更窄或更深柱状结构是一种选择，但是高宽比的增加使得结构在机械上更加易碎，并且在成本方面不具吸引力。使用其他电介质材料(例如高k)是备选方案，但是由于这里所使用的工艺技术同样使这种选择变得昂贵。其他结构(例如多电容)只能以增加工艺步骤的数目为代价来实现高电容密度。
因此，仍需要提供具有更高密度、但不具有一个或多个上述缺点的电容器。
发明内容
本发明描述了利用两个晶片面集成在半导体(具体地，Si)衬底中的高密度电容器设计，以及制造所述电容器并使用所述电容器的方法。在晶片的两面上实现被形成为孔、多凸角(multi-lobe)柱状结构或沟槽的3D电容器以及任何其他3D形结构。已经选择构成导体-电介质-导体层叠层(可以多个)的材料，来实现两个晶片面的同时处理，并且提出低成本的工艺。晶片的两个面采用穿过晶片的通路连接彼此电连接，填充相同或类似的导体-电介质-导体层叠层作为3D电容器。同样，这些电容式穿透通路贡献于总电容值。这种双孔式或柱状面衬底构思与多电容器层叠层的组合包括具有面积电容典型地超过400nF/mm2的超高密度电容器。此外，这还是低成本的工艺实现的。
本发明利用3D电容器结构，在孔刻蚀期间制作穿过晶片的通路。电极和绝缘材料的沉积分别用于同时形成晶片的正面和反面之间的连接。
在本发明的第一方面中，涉及具有超高密度容量的半导体器件，包括：硅衬底(900)；多于一个柱状结构(910)，优选地，在硅衬底的每个面上的多于一个柱状结构；至少一个沟槽(920)，优选地是穿过衬底的沟槽；电容器顶部电极接触(981)；以及电容器底部电极接触(982)，其中，从芯部向柱身(shaft)看去，柱状结构包括：内部导电材料(950)；电介质材料(940)；以及外部导电材料(930)，优选地是掺杂硅，其中，从沟槽中心向侧壁看去，沟槽包括：内部导电材料(950)，优选地是多晶硅；电介质材料(940)；以及外部导电材料(930)，优选地是掺杂硅。
注意，工艺本质上可以是不对称的。原则上，柱可以仅在一个面上，作为上述的备选。在晶片足够薄或者刻蚀足够长的情况下，当制造器件时，穿过晶片的通路刻蚀可以一次穿过整个的晶片。从而在这种情况下，执行穿过晶片的通路连接，而无需反面刻蚀。这样，这有用于在反面上实现连接，而不是在正面实现连接。在这种情况下，正面能够用于电容器，反面用于连接。
很清楚地，柱不能穿过整个的通路，这是由于它们倒下，因为它们不再能连接至衬底。电容器可以由孔构成，在那种情况下，电容器能够穿过通路。这种情况使得电容器和穿过晶片的通路具有相似的直径，从而分别对于通路和电容器孔，刻蚀深度是类似的。在这种特定情况下，实际上，不需要穿过晶片的通路，这是由于每个单个电容器孔用作穿过晶片的通路连接。
应注意，一个或多个沟槽可以穿过晶片延伸，将沟槽看作初始的穿过晶片的通路。在这种情况下，非延伸的沟槽用作沟槽电容器，类似于将柱设计为3D电容器。
例如，柱的芯部是导电材料，这样允许电流相对容易地流过。优选地，掺杂硅分别用于底部和顶部电极。优点在于，掺杂硅非常适合于现有工艺。此外，同样地，可以同时对两个面进行处理，这清楚地有利于降低成本、改善生产时间以及提高质量。
典型地，一个或多个柱状结构的内部导电材料彼此相互电连接。同样，典型地，一个或多个柱状结构的外部导电材料彼此相互电连接。此外，至少一个沟槽的内部导电材料和外部导电材料分别电连接至一个或多个柱状结构的内部导电材料和外部导电材料。
典型地，独立连接顶部和底部电极，如同在标准电容器中的情况。
本发明的优点在于，电容器具有巨大的表面积。另一主要优点是以下事实：从处理的观点来看，可以同时处理晶片的两个面。
典型地，所获得电容器的密度大于70nF/mm2，优选地，大于150nF/mm2，更优选地大于250nF/mm2，甚至优选地大于400nF/mm2，例如大于600nF/mm2或甚至大于1μF/mm2。这样，利用硅晶片的两个面，以及形成填充有电容叠层的通路连接，本发明的电容密度值已经是利用现有技术(例如，利用当前PICS技术)实现的电容密度值两倍以上。柱状结构可以具有圆形形式、椭圆形式、矩形形式(例如，方形形式)、六边形形式、八边形形式等，或其组合，优选地，圆形形式。
典型地，柱状结构的总直径为0.1-10μm，优选地从0.5到5μm，更优选地从0.8到3μm，例如，2μm。清楚地，柱状结构的直径和周长与因子π有关。此外，柱状结构的高度为30-900μm，优选地，从50到600μm，更优选地，从80到500μm，例如，300μm。
应注意，电容器值等于ε0εrA/d。柱状电容器利用其3D结构增加了电极表面积：A＝P·h，其中P是柱的周长，h是柱的高度。因此，增加直径，或者等同地增加周长，和/或增加柱的高度从而增加电容器值。然而，如果直径变得太大，则其代价是每单位面积柱的数目。
优选地，沟槽的宽度在量级上与两个柱之间的距离相同，以避免填充问题。典型地，两个柱之间的距离是其直径的0.1到5倍。因此，优选地，沟槽的宽度是柱间距离的0.5到4.0倍，更优选地0.8到1.5倍，最优选地0.9到1.1倍，例如相等。如果宽度更大，则例如以增加刻蚀速率，则也应当增加多晶硅沉积，其中，沉积也用于封闭沟槽。换言之，更大的沟槽有利于增加刻蚀速率和深度，但是另一方面，清楚地，如此或的孔的填充和封闭需要沉积由导电材料构成的更厚的顶部电极。然而，在另一种情况下，如果非完全填充的沟槽上的图案化不是问题，则该宽度可以更宽。
典型地，导电层的厚度从0.03到3μm，优选地从0.1到1.5μm，更优选地从0.2到1μm，例如，0.3μm。
优选地，沟槽是长沟槽，其中沟槽用于穿过晶片的通路连接。因此，优选地，沟槽的长度大于柱直径的两倍，更优选地大于柱直径的4倍，甚至更优选地大于柱直径的6倍，甚至更优选地大于柱直径的8倍，例如大于柱直径的10倍。
本发明的优点是如上所述形成双面3D高密度电容器。
同时，无需额外工艺步骤，因此无需额外工艺时间，以及无需额外成本，形成穿过晶片的通路连接。
另一优点是，提供了一种非常的成本的工艺，这是由于以下特征：
-同时将电介质和电极材料沉积在两个晶片面上。
-在正面和反面上构建的电容通过穿过晶片的通路电连接，并且因此，仅需要正面金属连接接触电容器电极(不需要反面金属沉积)。
下一个优点是，由于晶片的正面与反面之间的对称(例如，与电容定义有关)而引起的本工艺的简单化。
另一优点是，本发明可以与增加电容密度的各种其他方式相组合，例如，使用高K材料作为电介质、MIMIM结构等。
本发明还与其他晶片设计兼容。注意，例如，除了连接两个面的电容器以外，还可以实现穿过晶片的通路用于其他目的，例如，用于形成外部连接、3D线圈等。
同样，不同的设计是可能的。注意，本发明是相对独立的设计。例如，不需要针对对称电容器，即，大电容器可以存在于正面，而小电容器可以存在于反面，反之亦然。
此外，本电容器可以以低成本工艺来制造。不需要添加一个或多个工艺步骤而相对于现有技术提高性能。
电容器包括顶部电极接触，以及背部电极接触，优选地包括诸如掺杂多晶硅等导电材料，诸如铝、铜、钨等金属，优选地掺杂多晶硅。顶部电极可以位于衬底的第一面处，而背部电极可以位于其他面处，或者这二者位于相同面上。
穿过填充有导电电极材料的通路孔的晶片的正面至反面的连接是新的低成本解决方案，增加电容器密度值。
在优选实施例中，顶部电极接触连接至内部导电材料，底部电极接触连接至外部导电材料。该连接反之亦然。
在优选实施例中，至少一个沟槽被设计成使得在刻蚀之后，至少一个沟槽的总开口面积大于电容器面积。这样产生由于ARDE(高宽比相关刻蚀)现象而引起的沟槽深度和PICS面积的差异。换言之，对于具有相对较大直径的孔，在一种方法中应当认为孔表面是无限的。相反，对于具有较小直径的孔，挥发性物质很难脱离这样的孔，例如由于物质之间的碰撞(collision)。因此，典型地，刻蚀速率下降。因此，较小孔比较大沟槽相对较浅。这种现象被称作高宽比相关刻蚀(ARDE)。
在第二方面中，本发明涉及一种器件，例如，MEMS、微电池、集成电容器、Si集成元件，其中，在以下应用中需要增大的表面：例如RF电源线去耦合、锁相环滤波、诸如DC-DC转换之类的功率管理、诸如集成电池供电的备用电源(例如，环境智能中在μWatt范围内)，或其组合，包括根据本发明的半导体器件。原则上，本发明应用于需要用于表面拓展增加的干刻蚀、以及随后采用电介质和导电材料的填充步骤的任何应用。这样，本发明实现了针对增加密度的主要步骤。
在第三方面中，本发明涉及一种移动应用，包括根据本发明的器件或根据本发明的半导体器件。
注意，对于移动应用，封装是最大挑战之一。增加器件密度是针对该领域中任何应用的关键参数。本发明在任何硅封装级应用(silicon in package application，SIP)的范围内。图3提供了SIP的示例，具有第1面连接和第2面连接示例。利用第2面连接，能够在彼此之上堆叠小片，以便进一步增加密度。
在第四方面中，本发明涉及一种制造根据本发明的半导体器件的方法，包括步骤：
-提供硅晶片(900)，
-在晶片的一个面上形成至少一个沟槽(110)和柱状孔(120)，
-在晶片的另一个面上形成至少一个沟槽(110)和柱状孔(120)，从而沟槽穿过晶片，
-对硅掺杂(930)，以形成第一电极，第一电极被称作底部电极，其参考均适用于晶片的正面和反面，以及同时形成正面和反面连接，典型地在通路中形成，
-在晶片的两个面上形成电介质材料层(940)，并从而还形成为穿过晶片的通路和孔，
-在晶片的两个面上形成多晶硅层，以形成第二电极，并同时形成正面和反面连接，典型地，在通路中形成，
-刻蚀晶片的第一面，以便图案化顶部电极(760)，
-可选地，刻蚀晶片的第二面，以便在晶片的第二面上图案化顶部电极(870)，以及
-形成接触(981、982)。
典型地，仅在晶片的一个面上的顶部和底部电极上形成接触，因为存在利用穿过晶片的通路与第二面的连接。例如，可选的后续步骤是：隔离层的沉积(通过氧化PECVD)；隔离层的图案化(通过光刻和刻蚀步骤)，以便形成电极上的接触。其后，可以执行金属沉积和金属图案化来制作互连。这些工艺是半导体技术的标准操作。
通过以下附图和示例来进一步阐述本发明，附图和示例并不意在限制本发明的范围。本领域技术人员将理解，不同实施例可以组合。
附图说明
图1示出了根据本发明的电容器的顶视图。
图2a-h示出了形成根据本发明的电容器的方法步骤。
图3示出了最后的晶片截面图。
具体实施方式
图1示出了根据本发明的电容器的顶视图，包括圆形柱状孔(120)和沟槽(110)作为设计示例。圆形柱状孔具有直径(121)，并具有间距(122)，间距被定义为柱之间的最短距离。柱状孔的布置可以按照如图1所示的菱形或六边形形式、按照方形形式、按照矩形形式，但是优选地按照六边形形式。沟槽(110)具有宽度(111)。典型地，沟槽的长度是，使得柱(120)所占区域实质上由沟槽包围，即4条沟槽，位于图1的区域的任一边。根据区域的布局，沟槽还可以分别形成三角形或矩形，根据情况，如果区域本身分别形成这样的三角形或矩形。典型地，沟槽(111)的宽度在量级上与两个柱之间的间距(122)相同，例如，宽度是所述距离的0.5到2倍，例如近似的相同距离，以避免填充问题。例如，如果该宽度较宽，则增加刻蚀速率，同样应当增加例如后续多晶硅沉积以封闭沟槽。长沟槽用于穿过晶片的通路连接。
图2a-h示出了形成根据本发明的电容器的方法步骤。
在图2a中，提供了硅晶片。在硅晶片的正面，刻蚀了沟槽(110)和孔(120)。在后续工艺步骤中，将这些孔形成为柱，而沟槽用于形成穿过晶片的通路。因此，硅晶片由两个部分组成，即，柱区域(同样在图2中不可见)，以制作3D电容器，以及一些沟槽，以制作通路连接，该连接穿过晶片。应注意，柱的深度近似为通路深度的一半，并同时使用相同光刻掩模来进行刻蚀。由于S该蚀速率取决于高宽比，因此，穿过晶片的通路连接是沟槽而不是孔，以便与针对柱状结构的孔的相比刻蚀地更深。沟槽可以比柱之间的距离更宽，以进一步增加刻蚀速率，但是调整填充步骤，使得正确填充两个结构。优选地，通路刻蚀应当在晶片厚度的大约一半处停止。典型地，通过2个步骤的干刻蚀工艺，使用掩模来进行刻蚀，第一步骤是各向异性刻蚀(垂直刻蚀)，然后第二步骤使用各向同性刻蚀(沿着所有方向，从而也沿着水平方向)。利用聚合制法(polymerizing recipe)来进行各向异性刻蚀，聚合制法形成钝化层，以保护侧壁。仅使用化学刻蚀(针对硅，SF6是实现化学刻蚀的良好化学我的)去除该钝化步骤来进行各向同性刻蚀。
在图2b中，在晶片的另一面上形成沟槽和柱，从而沟槽穿过晶片。事实上，在晶片反面上重复该深硅刻蚀步骤，使用与正面相同的制法，以定义新的3D电容区域并完成通路连接。
在图2c中，对硅掺杂(430)，以形成第一电极，并同时形成正面和反面连接。同时在晶片的两个面上进行电极形成。类似于传统PICS工艺，通过沉积掺杂硼的玻璃来形成第一电容器电极，随后通过扩散步骤来掺杂开放的硅区域。在LPCVD炉中执行这些工艺步骤，允许一次处理晶片的两个面。典型地，掺杂浓度取决于应用。应注意，较高浓度使硅更易传导。
典型地，可选的是在掺杂步骤之后执行热步骤，以便进一步扩散掺杂物，并激活这些掺杂物。
在图2d中，在晶片的两个面上形成电介质材料层(540)。
在图2e中，在晶片的两个面上形成多晶硅层(650)，以形成第二电极，并同时形成正面和反面连接。由于多晶硅掺杂，隔离的通路是电激活的(导电的)，并允许晶片的正面和反面之间的连接。此外，这些通路严格地具有与3D电容器相同的结构，因此贡献于总电容值。针对PICS工艺的典型值是大约2e20原子/cm3的掺杂浓度。应注意，浓度应当足够高以使得器件工作。
在图2f中，对晶片的第一面进行刻蚀，以在一个面上图案化顶部电极(760)，在图2g中，对晶片的第二面进行刻蚀，以在另一面上图案化可选反面电极(870)。
在图2h中，形成接触(981)和(982)。典型地，接触由导电材料形成，例如，铝(例如通过PVD)、钨(例如，通过CVD)、或铜(例如，通过ECD)。第一接触(981)连接至多晶硅层(950)，而第二接触(982)连接至连续掺杂Si衬底(930)，反之亦然。典型地，沉积在晶片的正面上的隔离层(941)通过氧化PECVD来执行，这仅在第1面上执行。典型地，对于器件工作而言，在晶片的反面不需要沉积或任何其他处理。然而，对于特定工艺，为了避免反面上的微粒问题，应当将钝化层(990)放在在反面上，以保护表面，典型地，PECVD氮化物。应当在反面顶部电极图案化之后以及正面上的隔离沉积之后添加该步骤。
因此，图2h示出了处理之后的超高密度电容器的结果。(900)是初始Si衬底，(930)是掺杂Si衬底，(940)是第一电介质层，(941)是第二电介质层，(950)是多晶硅层，(981)和(982)分别是电极的两个接触，以及(990)是反面钝化层。
作为图2h的备选，具体适用于薄硅衬底，柱可以仅在晶片的一个面上。这样，可以在一个工艺步骤中提供穿过晶片的通路刻蚀，从而不需要反面(干)刻蚀步骤。这样，可以将接触放置在反面，而不需要反面刻蚀。
作为备选实施例的另一备选，电容器或柱状孔也可以穿过晶片，形成穿过晶片的通路。
图3示出了最后的晶片截面图，示出了柱(120)、沟槽(110)、接触(180)以及电介质层(150)。

Claims (7)

1.一种具有超高密度容量的半导体器件，包括：硅衬底(900)；多于一个柱状结构(910)，优选地，在硅衬底的每个面上的多于一个柱状结构；至少一个沟槽(920)，优选地是穿过衬底的沟槽；电容器顶部电极接触(981)；以及电容器底部电极接触(982)，其中，从芯部向柱身看去，柱状结构包括：内部导电材料(950)；电介质材料(940)；以及外部导电材料(930)，优选地是掺杂硅，其中，从沟槽中心向侧壁看去，沟槽包括：内部导电材料(950)，优选地是多晶硅；电介质材料(940)；以及外部导电材料(930)，优选地是掺杂硅。
2.根据权利要求1所述的半导体器件，其中，顶部电极接触连接至内部导电材料，底部电极接触连接至外部导电材料。
3.根据权利要求1或2所述的半导体器件，其中，沟槽(110)的宽度(111)是两个相邻柱(120)的掺杂硅之间的最短距离的0.5到2.0倍。
4.根据权利要求1-3中任一项所述的半导体器件，其中，所述至少一个沟槽被设计成使得所述至少一个沟槽的总开口面积大于电容器面积。
5.一种器件，例如，MEMS、微电池、集成电容器、Si集成元件，其中，在以下应用中需要增大的表面：例如RF电源线去耦合、锁相环滤波、功率管理、备用电源，所述器件包括根据权利要求1-4中任一项所述的半导体器件。
6.一种移动应用，包括：根据权利要求5所述的器件和/或根据权利要求1-4中任一项所述的半导体器件。
7.一种制造根据权利要求1-4中任一项所述半导体器件的方法，包括步骤：
-提供硅晶片(900)，
-在晶片的一个面上形成至少一个沟槽(110)和柱状孔(120)，
-在晶片的另一个面上形成至少一个沟槽(110)和柱状孔(120)，从而沟槽穿过晶片，
-对硅掺杂(930)，以形成第一电极，所述第一电极被称作底部电极，其参考均适用于晶片的正面和反面，以及同时形成正面和反面连接，典型地在通路中形成正面和反面连接，
-在晶片的两个面上形成电介质材料层(940)，并因此还形成在穿过晶片的通路和孔中，
-在晶片的两个面上形成多晶硅层，以形成第二电极，并同时形成正面和反面连接，典型地，在通路中形成，
-刻蚀晶片的第一面，以便图案化顶部电极(760)，
-可选地，刻蚀晶片的第二面，以便在晶片的第二面上图案化顶部电极(870)，以及
-形成接触(981、982)。
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