CN111886678A - 在电介质中的高深宽比特征的等离子体蚀刻化学过程 - Google Patents

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Abstract

提供了一种用于在蚀刻室中在图案化掩模下方蚀刻堆叠件中的特征的方法。用冷却剂温度低于‑20℃的冷却剂冷却堆叠件。使蚀刻气体流入蚀刻室。由蚀刻气体产生等离子体。相对于图案化的掩模将特征选择性地蚀刻到堆叠件中。

Description

在电介质中的高深宽比特征的等离子体蚀刻化学过程
相关申请的交叉引用
本申请要求于2018年3月16日提交的美国临时申请62/644,095的优先权,其通过引用并入本文以用于所有目的。
技术领域
本公开涉及一种在半导体晶片上形成半导体器件的方法。
背景技术
例如,在形成半导体器件中,可以将蚀刻层蚀刻以形成存储孔或线或其他半导体特征。一些半导体器件可以通过蚀刻二氧化硅(SiO)的单个堆叠件来形成,例如以在动态访问随机存储器(DRAM)中形成电容器。可以通过蚀刻交替的二氧化硅(氧化物)和氮化硅(氮化物)(ONON)或交替的二氧化硅和多晶硅的双层堆叠件来形成其他半导体器件。这样的堆叠件可用于存储器应用和三维“非与”门(3D NAND)。本文提供的背景描述是为了总体上呈现本公开内容的目的。这些堆叠件倾向于要求对电介质的相对高的深宽比(HAR)蚀刻。对于高深宽比蚀刻,所需蚀刻特性的示例是对掩模(例如非晶碳掩模)的高蚀刻选择性,具有直轮廓的低侧壁蚀刻以及蚀刻前端的高蚀刻速率。在此背景技术部分以及在提交申请时不能确定为现有技术的描述的各方面中描述的范围内的当前指定的发明人的工作既不明确也不暗示地承认是针对本公开的现有技术。
发明内容
为了实现前述内容并且根据本公开的目的,提供了一种用于在蚀刻室中在图案化掩模下方蚀刻堆叠件中的特征的方法。用冷却剂温度低于-20℃的冷却剂冷却堆叠件。使蚀刻气体流入蚀刻室。从蚀刻气体产生等离子体。相对于图案化的掩模将特征选择性地蚀刻到堆叠件中。
本发明的这些特征和其它特征将在下面在本发明的具体实施方式中并结合以下附图进行更详细的描述。
附图说明
在附图中以示例而非限制的方式示出了本公开,并且附图中类似的附图标记表示相似的元件,其中:
图1是一个实施方案的高级流程图。
图2是可以在一个实施方案中使用的蚀刻室的示意图。
图3是可以用于实施一个实施方案的计算机系统的示意图。
图4A-B是根据一个实施方案处理的堆叠件的示意性截面图。
具体实施方式
现在将参考附图中所示的几个优选实施方案来详细描述本公开。在下面的描述中,阐述了许多具体细节以便提供对本公开的彻底理解。然而,对于本领域技术人员显而易见的是,本公开可以在没有这些具体细节中的一些或全部的情况下实施。在其他情况下,未详细描述公知的工艺步骤和/或结构,以免不必要地使本公开不清楚。
图1是一实施方案的高级流程图。在该实施方案中,将堆叠件放置在蚀刻室中(步骤104)。堆叠件设置在图案化掩模下方。堆叠件具有至少一个介电层。堆叠件被冷却剂冷却,其中冷却剂在低温温度下(步骤108)。通过使蚀刻气体流入蚀刻室来提供蚀刻气体(步骤112)。使蚀刻气体形成蚀刻等离子体(步骤116)。将堆叠件暴露于等离子体(步骤120)。提供偏压以使离子从等离子体加速到达堆叠件(步骤124)。通过所述蚀刻等离子体相对于图案化掩模选择性地蚀刻堆叠件(步骤128)。从蚀刻室移除堆叠件(步骤132)。
通常还需要通过诸如二氧化硅之类的半导体材料来蚀刻高深宽比的结构,以生产半导体器件。蚀刻高深宽比需要定向(各向异性)蚀刻,这与各向同性蚀刻不同。通常,通过使用等离子体中的垂直于晶片表面加速的离子来实现定向蚀刻。例如,施加10-5000电子伏特(eV)的偏压将使等离子体中存在的离子加速到晶片表面。离子提供等离子体蚀刻。
在说明书和权利要求书中,低温一词是指“冷”衬底温度。传统蚀刻中使用的“冷”一词表示-20℃或更低。低温蚀刻的历史可以追溯到1988年,最常在硅材料上进行研究。在硅高深宽比蚀刻中,重要的是控制朝向化学蚀刻侧壁的趋势,以便保持方向性。化学蚀刻是这样一种过程,化学物质化学吸附到表面上,与表面自发形成一个新的物质,该物质在热表面温度下会解吸。例如,氟在室温下会自发地与硅表面反应以形成四氟化硅(SiF4)。这是定向蚀刻中的问题,因为化学蚀刻本质上是各向同性的,换句话说,等离子体中的化学物质是各向同性的,并且会根据视线落在表面上。这种化学蚀刻会引起横向蚀刻,并且高深宽比蚀刻的方向性将受到损害。在硅的高深宽比蚀刻中,这是通过使用将抑制化学蚀刻的Bosch工艺或低温蚀刻来解决的。蚀刻高深宽比结构和硅的最常用方法是使用Bosch工艺,该工艺在蚀刻化学过程和沉积化学过程之间交替以保护侧壁。这种蚀刻通常在中等温度下进行,通常在-20℃至100℃之间进行。沉积化学过程的目的是保护侧壁。
使用低温的原因是将抑制侧壁的自发化学蚀刻,因此不需要在Bosch工艺中使用的沉积化学过程。由于难以在处理过程中将衬底表面保持在低温下,因此通常不进行这种低温处理。
在对硅的高深宽比蚀刻的文献中,使用的典型化学物质是六氟化硫(SF6)和氧气(O2),其中氟是用于以SiF4或二氟硅(SiF2)的形式去除硅的反应物,硫和氧气为侧壁提供了一定的保护,一旦晶片恢复到室温,其将蒸发。离子蚀刻是低温蚀刻中的主要蚀刻工艺。尽管在Bosch工艺的沉积步骤中使用了碳氟化合物,但是碳硅化合物通常不在低温下用于硅,因为硅与碳会形成非常坚硬的碳化硅,从而阻碍蚀刻。在蚀刻前端,碳化硅会阻碍蚀刻,但最终会受到离子轰击的破坏。硅(Si)的低温蚀刻的另一个优点是,侧壁保护不需要非常坚固。硅的低温蚀刻可通过减少保护侧壁所需的沉积量来帮助加快蚀刻速率。
电介质的蚀刻可以不同于蚀刻硅。例如,硅倾向于化学蚀刻,这意味着化学反应会自发发生,以解吸硅副产物,例如SiF4或SiCl2。与此相反,虽然氮化硅(SiN)也可以用三氟化氮(NF3)进行化学蚀刻,但二氧化硅通常不会自发蚀刻。蚀刻二氧化硅反而与反应物一起被离子诱导以加速解吸。另外,诸如氧化物和氮化物之类的电介质在晶格中包含硅以及诸如氧或氮之类的另一种元素。尽管硅会被卤素(例如氟、氯或溴)自发蚀刻,但是氧不易与卤素单独形成稳定的挥发性物质。在室温下,通过以下方式来增强氧化物中氧的去除:提供碳以形成一氧化碳(CO)或二氧化碳(CO2)挥发性化合物,或提供氢(H)以形成水(H2O),或提供氯化硼(BCl3)以形成挥发性BxClzOy化合物,或提供氧化硫(SO)以形成二氧化硫(SO2)。对于氮(N)的情况,氟可以除去N(以NF3的形式),或用H除去N(以氨(NH3)的形式)。更具体地:为了在低温下蚀刻硅成分,可以使用诸如氟(F)、氯(Cl)、溴(Br)和碘(I)之类的卤素来蚀刻硅成分。为了在低温下蚀刻氧化硅中的氧成分,碳(C)、硼(B)、氢(H)、硫(S)和氮对于蚀刻氧成分有效。为了在低温下蚀刻氮化硅的氮成分,可以使用H和F来蚀刻氮成分。还发现在低温下,C、H、氧(O)、硅(Si)、F和S可用作钝化剂。因此,在低温下蚀刻介电层所需的化学物质可能不同于用于硅的化学物质。
在用于在室温下蚀刻电介质的典型化学过程的示例中,通常使用碳氟化合物化学物质,例如八氟环丁烷(C4F8)和/或六氟-2-丁炔(C4F6)。等离子体中的C4F8和/或C4F6片段形成碳氟化合物聚合物,其可以钝化侧壁并保护掩模。而在蚀刻前,只要聚合物不太厚,在蚀刻前端入射的离子将使用碳和氟来蚀刻氧化物。例如,碳将与氧结合形成CO和CO2。氟将与硅结合形成SiF4、SiF2挥发性化合物。侧壁不接收入射离子,并且聚合物保留以保护侧壁。在蚀刻氧化物和氮化物层的堆叠件的3D NAND应用中,典型的等离子处理化学物质可为C4F8、C4F6、O2和氟甲烷(CH3F)。在等离子体中的C4F8和C4F6气体片段将产生聚合的碳氟化合物。在蚀刻前端的碳和氟是反应物。添加O2作为有效的旋钮,以调节和控制聚合物以使特征顶部保持打开。CH3F通过提供氢源和碳氟化合物来帮助蚀刻氮化物。因此,与在室温下蚀刻硅相比,对于蚀刻电介质,通常不仅存在用作反应物的卤素源,而且还存在碳和氢源。
然而,在室温下蚀刻需要在蚀刻速率与选择性和/或侧壁轮廓之间权衡。如果由于稀薄的碳氟化合物聚合物沉积而导致蚀刻速率很高,则可能无法充分保护侧壁和掩模,并且侧壁上会产生翘曲。另一方面,如果增加碳氟化合物聚合物的沉积以保护侧壁和掩模,则蚀刻速率受到阻碍和减慢。在特征顶部处的沉积也可能出现夹断现象。低温蚀刻为打破电介质蚀刻中的某些这种权衡中的一些提供了机会。
尽管在低温下对硅的高深宽比蚀刻进行了大量研究,但是相比之下,对电介质的较高深宽比蚀刻的研究却少得多。随着表面温度的降低,存在四个主要原理,这些原理为各种实施方案提供了用于在低温下蚀刻电介质的不同化学过程。
第一原理:如在蚀刻硅的高深宽比中一样,也可以抑制电介质的自发化学蚀刻。然而,与硅蚀刻相比,该原理对于氧化物蚀刻而言是不同的。区别在于,氧化物蚀刻不倾向于被化学蚀刻。相反,已知氧化物蚀刻是离子诱导的过程,因为氧化物蚀刻需要离子能量以便进行解吸。使用离子能量的蚀刻可以通过使到达侧壁的离子偏转来提供竖直蚀刻。但是,氮更像硅,并且可以化学蚀刻。低温应有助于减少对于SiN的横向蚀刻。因此,低温可以帮助减少电介质高深宽比蚀刻中的化学蚀刻。但是,与硅的情况不同,化学蚀刻的减少将不是低温蚀刻的最重要原理。低温对于高深宽比电介质蚀刻而言很重要的程度是由以下原因得出的:对于聚合物侧壁钝化,钝化要求的降低允许使用较稀薄的碳氟化合物或碳氢氟化合物(或碳氟化合物与氢的组合)蚀刻化学物质。较稀薄的蚀刻化学物质具有较低百分比的聚合成分,例如碳。例如,在非低温蚀刻工艺中,C4F6和C4F8可以在蚀刻气体中用作钝化剂。在低温下,四氟化碳(CF4)将用作钝化剂。稀薄化学物质的其他示例可以为氟甲烷(CHF3)、CH3F、四氯化碳(CCl4)、三氟碘甲烷(CF3I)、二溴二氟甲烷(CBr2F2)、五氟乙烷(C2HF5)、C2F5Br。这些化学物质可以相互结合,也可以添加氢(H2)或O2或H2O、过氧化氢(H2O2)中的一种或多种。除了蚀刻电介质的含C的化学物质外,其他非含C的化学物质也已知是钝化的,并且在低温下可能有效,因为钝化不必那么强。这可以包括BCl3,因为BCl3具有钝化性质,并且在低温下会有效。BCl3在室温下不是传统的氧化物蚀刻剂,因为三氧化硼(B2O3)会阻止蚀刻。相信在低温下该阻挡作用可能较小,并且BCl3在低温下可以作为蚀刻剂成分。其他钝化成分可以是铬酰氯(CrO2Cl2)、四氯化硅(SiCl4)、亚硫酰氯(SOCl2)、二氯钛(TiCl2),三氯钛(TiCl3)和光气(CoCl2)。在该示例中,较稀薄的化学物质具有较低的碳氟比。
第二原理:随着表面温度降低,粘附系数增大。粘附系数是分子在再次进入气相之前将在表面上物理吸附多长时间的量度。换句话说,在较低的温度下,根据阿伦尼乌斯(Arrhenius)速率定律,分子在表面上的附着时间会更长,因此附着时间与表面温度成反比。这种温度依赖性在低温下应具有更明显的作用。粘附系数的这种温度依赖性的结果对于确定特征上不同位置出现的反应物和抑制剂(即沉积)的位置和数量非常重要。具体而言,碳氟聚合物的沉积速率很大程度上取决于粘附系数。等离子体中易于交联的CxFy物质促进了氟碳聚合物的沉积。粗略地讲,物质越大,物质中的碳含量越高,它们形成聚合物的可能性就越大。在等离子体中由C4F6气体形成的片段中,分子或离子例如C4F6、C4F5、四氟丙烯(C3F4)、1,2,3,3,3-五氟丙-1-烯(C3F5)、三氟乙烯基(C2F3)和C3F2将倾向于交联并形成聚合物。温度越低,这些分子粘附在表面的时间越长,从而增大了沉积速率。同样,较低的温度意味着粘附主要发生在特征的顶部。聚合物将在开口处积聚,并且可能不会在低温下沿侧壁降落。
第二原理的一个结果是,应当选择用于电介质的低温蚀刻的气体以较少聚合。在一实施方案中,气体混合物包含碳。对于包含碳的气体,此原理以CF4为例。CF4不是用于高深宽比的介电刻蚀的典型气体。但是,在低温下,CF4可能工作得很好,因为CF4的具有更稀薄的C:F比例,并且不太可能堵塞特征的顶部。同时,使用CF4应该为侧壁提供一定程度的保护。较稀薄化学物质的另一个示例是使用CHF3进行氧化物蚀刻,或使用CHF3和N2进行氮化物蚀刻。另一个示例可以包括用于蚀刻氮化物的CF4和N2。而且,CH2F2和CH3F以及CCl4和羰基硫(COS)、CO、CO2、二氯甲烷(CH2Cl2),甲烷(CH4)、CF3I、氯仿(CHCl3)可以用作蚀刻剂。可以向这些气体混合物中的任一种添加或合并其他气体,例如含N气体,例如NH3,硫化氢(H2S),硅烷(SiH4),乙硅烷(SiH6),丙烯(C3H6),氮氧化物(N2O),H2O2,硝酸(HNO3)等,以便促进氮化物或O2的蚀刻,以调节确实发生的沉积。因此,例如,一些可能的气体混合物配方可以是CF4、O2和N2的混合物,或者CF4、CHF3和O2的混合物,或者CF4、COS和N2的混合物,或者CF4和CO的混合物,或CF4和CH4的混合物以及所有其他变型。沿着这些路线,由于可能需要氧和氮两者,因此可以使用非传统反应物来蚀刻电介质,例如H2O,例如以CF4和H2O的组合。由于H2O在室温下通常不是气体,因此可能需要进行一些硬件修改来适应H2O的输入。上述这些组合中的任一种通常可不用于蚀刻高深宽比的介电结构,因为它们在室温下不能充分聚合。但是,在低温下,即使这些稀薄的化学物质也可能为侧壁提供一定的保护,因为它们更可能在低温下凝结在表面上。因此,通常被认为是蚀刻剂的这种化学物质也可以在低温下沉积或至少钝化侧壁。
关于第二个原理的进一步说明:上一段的重点是含碳的更稀薄的化学物质。但是由于在低温下,即使气体在钝化时不具有碳含量,气体也更有可能保护侧壁,因此在低温下,现在有另一类通常在室温下不使用的化学物质可用于侧壁钝化。由于不需要太多沉积,因此可以通过使用例如以下含卤素的化学组合物来蚀刻含氧和/或氮的硅:BCl3和氯(Cl2)的混合物,或HBr,或Cl2和N2的混合物,或CF4,或Br2,或COS,或作为氮化硅蚀刻的H源的SiH4。在一些实施方案中,碘可以用作卤素。通常,BCl3在室温下不用于电介质蚀刻,因为BCl3在室温下不易蚀刻氧化物,因为BCl3形成了阻挡蚀刻的SiOBCl表面膜。然而,已经发现在较低温度下,BCl3沉积实际上在较低温度下减少。在这种情况下,BCl3蚀刻不是由于增加的粘附系数,而是由于反应较慢导致。结果,BCl3通常会在室温下沉积,但在低温下会蚀刻,以生成挥发性的BxClyOz物质。这将是可能适合在低温而不是室温下蚀刻的化学过程的另一示例。诸如BCl3之类的其他化学品可以包括MgCl2、PdCl2和TiCl3
第二个原理提供了另一个结果。上面描述了在较低温度下增大的粘附系数。这意味着分子在沿着特征的侧壁或蚀刻前端行进之前会倾向于粘附在特征的顶部。但是,如果一个分子足够小或没有沉积,它仍然可以使其位于特征的底部。具体地,对于碳氟化合物沉积,已知蚀刻物质(离子或分子)倾向于为F、氟化碳(CF)、二氟甲烷(CF2)。这些物质足够小,它们不聚合,并且如果到达表面,则反而更可能蚀刻。其在逆反应离子蚀刻(RIE)滞后现象中是公知的,在该现象中,较高深宽比的特征比较小深宽比的特征更快地蚀刻,高深宽比用作小颗粒的一种过滤器。反向RIE是仅由小颗粒引起,从而使其位于特征底部。反向RIE可以帮助选择性,既可以在底部由于沉积较少而增大蚀刻速率,又可以保护顶部的掩模,在顶部发生较大物质的粘附并形成沉积膜。
第二原理的该含义表明,对于高深宽比电介质蚀刻,使用具有高氟源的气体将是有益的。通常在室温下使用的C4F6和C4F8并不是良好的F源,因为这些气体的极小浓度会分解成F、CF或CF2的小颗粒。相反,在低温下,C4F6和C4F8中的大物质更有可能粘附在特征的顶部并阻止蚀刻,而没有任何反应物到达底部。会分解成F(自由基)源的气体类型包括实验室中容易获得的气体:CF4、SF6、NF3、XeF2、六氟化钨(WF6)、SiF4、五氟化钽(TaF5)、碘化七氟化物(IF7)、氢氟化物(HF)(蒸气或在等离子体内部间接产生)。更一般而言,带电+5或更高的金属(例如金属卤化物)更具挥发性,并且可以通过等离子体传递到表面。因此,许多五氟化物化学物质倾向于是气体,并且可能是产生F的等离子体的良好候选者。这类五氟化物气体还将包括五氟化氯(ClF5)、五氟化溴(BrF5)、五氟化砷(AsF5)、五氟化氮(NF5)、五氟化磷(PF5)、五氟化铌(NbF5)、五氟化铋(BiF5)、和铀(UF5)。其中一些(BiF5)的优点也将形成可以保护侧壁的聚合物。出于相同的原因,该方法也可适用于含氯物质。其他选择为:诸如SiCl2、CrO2Cl2、SiCl4、四氯化钽(TaCl4)、四氯化铪(HfCl4)、氯化钛(TiCl3(l))、四氯化钛(TiCl4(l))、氯化钴(CoCl2(l))。
提到的这些气体中的一些是容易获得的,但很少在电介质或任何蚀刻平台中使用,因为它们更常见于沉积平台上,例如WF6、TiCl3和TiCl2。实际上,其中一些在蚀刻过程中作为副产物而不是蚀刻物质而广为人知。例如,WF6是在SF6或CF4等离子体中蚀刻钨(W)的副产物。并且TiCl4、TaCl4和HfCl4是在Cl2或BCl3等离子体中蚀刻钛(Ti)、钽(Ta)、氮化钛(TiN)和氮化钽(TaN)或铪(Hf)的副产物。各种实施方案使用诸如CF4、SF6、NF3、XeF2、WF6、SiF4、TaF5、IF7、HF、ClF5、BrF5、AsF5、NF5、PF5、NbF5、BiF5、UF5、WF6、TiCl3和TiCl2之类的气体来提供用于蚀刻电介质的高F或Cl物质。Cl物质可能不太有效。具体地说,WF6、TaCl4和HfCl4可以提供额外的优点,因为W、Ta、Hf、铌(Nb)、铼(Re)是难熔金属,众所周知非常坚硬。如前所述,掩模往往是C。如果将坚硬物质掺杂到C中,则可以增强掩模。因此,例如,掺杂W的C比非晶C坚硬。因此,如果蚀刻工艺使用WF6、TaCl4或HfCl4,则将W、Ta或Hf注入到掩模中。注入应具有使掩模硬化和增加选择性的附加有益效果。由于F可能比Cl或Br更有效。优选的蚀刻气体是WF6或TaF5。WF6或TaF在室温下均为气体,更易于插入等离子体中。除了难熔金属外,B和C都非常坚硬,可以硬化或再硬化非晶碳掩模。因此,在各种实施方案中,CF4、三氟化硼(BF3)和三溴化硼(BBr3)可用作蚀刻剂成分气体。对于产生氟的蚀刻气体,优选的蚀刻气体提供F自由基并且是相当大的分子。因此,六氟(hexafluorines)比四氟(tetrafluorines)更优。例如,WF6和TaF5优于SiCl2。如果这些气体能够除去O。这些气体可以与含C或H的气体合并。
如前所述,这些气体中的一些在沉积工艺中使用。这些气体可能会沉积在特征的顶部,而不是沉积在特征底部的蚀刻前端。在一个实施方案中,可以通过有目的地沉积在特征的顶部上来进一步增强蚀刻。例如,使用蚀刻气体WF6或TiCl4或TaF5可以将金属沉积(而不是注入/掺杂)到特征顶部的掩模上,如在ALD中进行的,例如,使用化学物质WF6和H2或者化学物质WF6和SiH4。相信,只有F和H会到达特征的底部并蚀刻,而沉积物会在特征的顶部粘附并沉积。这也是提供可帮助蚀刻O和N(作为H2O或NH3)的H的方式。在另一个示例中,使用TaF5沉积Ta。由于Ta是一种非常坚硬的材料,因此Ta可用于硬化掩模。可以使用TiCl4和适当的前体沉积Ti。
第三原理如下:尽管在室温下蚀刻SiO2通常不单独使用F进行,并且还需要C、B或H,但是一个实施方案在低温下仅用F蚀刻SiO2,不需要C、B或H。为了使F在室温下蚀刻SiO2而需要C、B或H的原因是,氟二醇盐(FO2)在室温下易挥发(沸点-144℃)。二氟化氧(OF2)通过自由基机理分解为氧和氟。在等离子体中,这可能会更快地发生。因此,OF2不稳定。一个实施方案使用低温来提供稳定的OF2蒸气。然后在低温下,在不添加C、B、H添加剂的情况下,用含F气体蚀刻SiO2。另外,已知暴露不足的等离子体O2被优先溅射掉。然后,表面变得更像金属。因此,实施方案在低温下用具有含氟蚀刻气体(例如SF6)的成分蚀刻SiO2,而通常这种气体仅保留用于硅而不能蚀刻SiO2
第四原理如下:在另一种方法中,已经发现意外地发现在非低温温度下的蚀刻剂是在低温温度下的钝化成分试剂。例如,SF6在非低温工艺中用作蚀刻剂。然而,已经发现SF6在低温下像钝化剂一样起作用而不是像蚀刻剂一样起作用。其他分子在低温下提供钝化作用,其在非低温下则不提供钝化作用。例如,如上所述,在低温下水可能是钝化成分。胺和SO2在低温下也可以用作钝化剂。已经发现,CO2可以在低温下用作钝化剂。CO2可能是理想的钝化剂,因为CO2不太可能形成晶体,而是更多地呈浆液状态。在低温下的其他钝化剂可以是COS、CO、SF6的S或SiF4
其他实施方案提供了在低温下的原子层蚀刻(ALE)或原子层沉积(ALD)。在低温ALE的一个实施方案中,在步骤A中提供化学反应物作为原子层蚀刻气体,其中步骤B提供热能或离子能或另一类能量以解吸副产物。具体地说,在ALE的步骤A中,低温用于抑制任何蚀刻,因为在步骤A中发生的任何蚀刻都是不理想且不期望有的。虽然许多反应物在室温下会吸附但不会蚀刻。在室温下,有许多反应物会自发蚀刻。最著名的情况是硅在氟的存在下在室温下会自发形成SiF4。通过使用低温,该反应被抑制。各种实施方案扩展了该方法。在一个实施方案中,在室温下,氧化锡(SnO)用H2自发地蚀刻,使得很难在室温下将其转变为ALE工艺。然而,相信通过达到估计为-70℃的低温,该反应被抑制,从而使得ALE工艺能成功。
ALE对于HAR可能是有利的。在ALE中,在一实施方案中,第二步骤仅提供氩气。众所周知,氩气实际上只能将无定形碳膜增强成更类似钻石的物质。因此,可以在高深宽比蚀刻工艺中间歇使用纯氩等离子体来增强掩模。在一个实施方案中,这种工艺也可以用在ALD中。
另外,已经发现,较坚硬的材料更易于使用ALE进行蚀刻。通过在低温下执行ALE,低温可以使有效地被蚀刻的材料成为较坚硬的材料,而不会改变材料的表面结合能。这样使材料上的ALE更容易。在一个实施方案中,化学反应步骤A在低温下进行以提供改性层,并且在低温下还进行步骤B中的使用用于活化的离子能以活化改性层。在另一个实施方案中,化学反应步骤A在低温下进行,而活化步骤B在较高的温度下(用离子)或甚至在热下进行,其中将热量用作能源。在一个实施方案中,对于每个步骤,使衬底在两个不同的室之间移动,使得步骤A在低温下的室中进行,而步骤B在非低温下的室中进行。在另一个实施方案中,步骤A在低温下执行,而活化步骤B在加热灯下执行,其中加热灯将热能提供给需要热能的小体积空间内。
在将低温用于ALD的实施方案中,可以在步骤A的低温下沉积作为原子层沉积气体提供的第一前体,并在步骤B的低温下沉积第二前体。通常这不是在低温下完成的,因为前体的吸附通常需要升高的温度。但是,如果使用等离子体使前体更具反应性,则可以使用低温以避免其他热活化表面反应。问题将是前体可能凝结在衬底上。凝结不是自限性的。因此,温度窗口与低温温度可能相容或可能不相容。当使用等离子体时,窗口与低温温度相容的可能性增大。
实施例
图2是可以在一个实施方案中使用的蚀刻反应器200的示意图。在一个或多个实施方案中,蚀刻反应器200包括在蚀刻室209内的提供气体入口的气体分配板206和静电吸盘(ESC)208,蚀刻室209由室壁252封闭。在蚀刻室209内,堆叠件204定位于ESC 208上方。ESC208可以提供来自ESC源248的偏置。蚀刻气体源210通过气体分配板206连接到蚀刻室209。ESC温度控制器250连接到冷却器214,其使冷却剂215冷却。在该实施方案中,冷却器214向ESC 208中或附近的通道217提供冷却剂215。射频(RF)源230向下电极和/或上电极提供RF功率,在该实施方案中,下电极和/或上电极分别是ESC 208和气体分配板206。在示例性实施方案中,400千赫兹(kHz)、60兆赫兹(60MHz)和可选的2MHz、27MHz电源构成RF源230和ESC源248。在该实施方案中,上电极接地。在该实施方案中,针对每个频率提供一个发生器。在其他实施方案中,发生器可以在单独的RF源中,或者单独的RF发生器可以连接到不同的电极。例如,上电极可以具有连接到不同RF源的内电极和外电极。在其他实施方案中可以使用RF源和电极的其它布置。控制器235可控地连接到RF源230、ESC源248、排放泵220和蚀刻气体源210。这种蚀刻室的一个示例是由Lam Research Corporation(Fremont,CA)制造的FlexTM蚀刻系统。处理室可以是CCP(电容式耦合等离子体)反应器或ICP(感应式耦合等离子体)反应器。
图3是示出适用于实现在实施方案中使用的控制器235的计算机系统300的高级框图。计算机系统300可以具有从集成电路、印刷电路板和小型手持设备到大型超计算机的许多物理形式。计算机系统300包括一个或多个处理器302,并且还可以包括电子显示设备304(用于显示图形、文本和其他数据)、主存储器306(例如随机存取存储器(RAM))、存储设备308(例如,硬盘驱动器)、可移动存储设备310(例如,光盘驱动器)、用户界面设备312(例如,键盘、触摸屏、小键盘、鼠标或其他指点设备等)和通信接口314(例如,无线网络接口)。通信接口314允许通过链路在计算机系统300和外部设备之间传送软件和数据。系统还可以包括与上述设备/模块连接的通信基础设施316(例如,通信总线、交叉连接杆或网络)。
经由通信接口314传送的信息可以呈信号的形式,例如电子信号、电磁信号、光学信号或能够经由通信链路由通信接口314接收的其它信号,通信链路携带信号并可以使用导线或电缆、光纤、电话线、蜂窝电话链路、射频链路和/或其他通信信道实现。利用这样的通信接口314,可以预期一个或多个处理器302可以在执行上述方法步骤的过程中从网络接收信息,或者可以向网络输出信息。此外,方法实施方案可以仅在处理器上执行,或者可以通过诸如因特网之类的网络与共享处理的一部分的远程处理器结合执行。
术语“非瞬态计算机可读介质”通常用于指代介质,诸如主存储器、辅助存储器、可移动存储设备、和存储设备,诸如硬盘、闪存存储器、磁盘驱动存储器、CD-ROM以及其他形式的持久性存储器,并且不应当被解释为涵盖瞬态标的物,如载波或信号。计算机代码的示例包括机器代码(诸如由编译器产生的)和含有由计算机使用解释器执行的较高级代码的文档。计算机可读介质也可以是由包含在载波中的计算机数据信号发送的并且代表能由处理器执行的指令序列的计算机代码。
在示例性实施方案中,将堆叠件放置在蚀刻室中(步骤104)。图。图4A是堆叠件204的示意性截面图。在该实施方案中,堆叠件204包括在多个双层412下方的衬底408,该多个双层412设置在图案化的掩模416下方。在该示例中,可以在衬底408和多个双层412或多个双层412和图案化掩模416之间设置一层或多层。在该示例中,图案化掩模416是含碳的图案化掩模,例如非晶碳。该实施方案在多个双层412上方或在图案化的掩模416上方不具有含硅的掩模。在该示例中,图案化的掩模图案提供用于高深宽比触点的掩模特征420。在一些实施方案中,在将堆叠件204放置在蚀刻室209中之前形成掩模特征420。在其他实施方案中,在堆叠件204在蚀刻室209中时形成掩模特征420。在该实施方案中,每个双层412是具有氧化硅424层和氮化硅428层的双层。
在将堆叠件204放入蚀刻室209中之后,使用具有低于-20℃的冷却剂温度的冷却剂将堆叠件204(步骤108)。使蚀刻气体流入蚀刻室209(步骤112)。在该示例中,蚀刻气体为CF4。在该示例中,提供5至60毫托的压强。使蚀刻气体形成为蚀刻等离子体(步骤116)。这可以通过提供频率为60MHz,200至8000瓦的激发RF来实现。使堆叠件204暴露于等离子体(步骤120)。提供幅值至少为约400伏的偏压(步骤124)。在该实施方案中,通过由由ESC源248向ESC208提供频率为400kHz,2kW至18kW的RF来提供高偏压。偏压使离子加速到达堆叠件204,导致相对于含碳图案化掩模416将高深宽比蚀刻特征选择性蚀刻到多个双层412中(步骤128)。等离子体保持180至3600秒。蚀刻能够蚀刻氧化硅层424和氮化硅层428。在蚀刻完成之后,可以对堆叠件204执行其他工艺。然后从蚀刻室209移除堆叠件204(步骤132)。
图4B是在触点432已经被蚀刻之后的堆叠件204的截面图。触点432是高深宽比的触点。优选地,高深宽比触点432具有大于20:1的高度与临界尺寸(CD)宽度的深宽比,其中在该实施方案中,在特征的顶部处测量CD。其他实施方案可以具有大于50:1的高度比宽度的深宽比。蚀刻工艺能够以大于5:1的选择比相对于无定形碳选择性地蚀刻氧化硅424和氮化硅层428,同时蚀刻高深宽比特征。由此产生的特征也减少了翘曲、条纹、扭曲、加盖和锥形。另外,该实施方案允许使用含碳图案化掩模,诸如无定形碳,而不需要含硅掩模,诸如多晶硅。消除对含硅掩模的需要降低了成本和缺陷。
使用蚀刻的先前工艺(其中堆叠件在高于-20℃的温度下处理)依赖于碳氟化合物化学品来蚀刻并提供侧壁保护。这种工艺导致掩模相对于氧化硅和氮化硅的蚀刻选择比小于5:1。通过聚合物沉积为先前工艺提供侧壁保护。聚合物沉积由碳浓度控制,其中较高浓度的碳增加侧壁沉积,并且通过氧气浓度控制,其中较高浓度的氧消耗沉积的聚合物。较高的氧浓度也增加了掩模的消耗。一些先前的工艺使用含硅掩模。与常规方法相比,以上实施方案增加了蚀刻速率并改善了触点形状/条纹。
在一些实施方案中,为了向堆叠件204提供冷却剂温度低于-20℃的冷却剂215,冷却剂被冷却到低于-60℃的冷却剂温度。在其他实施方案中,冷却剂215被冷却至介于-30℃至-200℃之间的冷却剂温度。在其他实施方案中,冷却剂215冷却至介于约-40℃至约-200℃之间的冷却剂温度。在一些实施方案中,将堆叠件冷却至介于-30℃至约-200℃之间的温度。在说明书和权利要求书中,将在低温下执行蚀刻定义为使用温度低于-20℃的冷却剂进行蚀刻。更优选地,低温使用温度介于-20℃至-150℃之间的冷却剂。更优选地,低温使用在低于-60℃的温度下的冷却剂。通常,在低温下进行蚀刻具有在上述范围中的一个下的冷却剂。在一些实施方案中,在操作过程中的某个时间,在低温下进行的操作将堆叠件204冷却到低于-20℃的温度。在其他实施方案中,在整个操作过程中,在低温下进行的操作将堆叠件204保持在低于-20℃的温度下。
在一些实施方案中,蚀刻气体还包含提供游离氟的成分、含氢成分、含烃成分和含碳氟化合物成分以及含碘成分中的一种或多种。提供游离氟的成分定义为将通常在等离子体中分解以提供游离氟的成分,例如NF3和六氟化硫(SF6)。含氢成分优选为H2、CH3F和二氟甲烷(CH2F2)。
可以蚀刻ONON堆叠件以在制造3D NAND存储器器件时形成诸如接触孔、线或沟槽之类的特征。其他实施方案可以蚀刻在M0C和M0A中使用的接触孔,其是用于控制3D NAND结的第一金属触点。其他实施方案可以用于动态随机存取存储器(DRAM)电容器蚀刻。其他实施方案可以用于蚀刻氧化硅和多晶硅双层(OPOP)。实施方案提供大于20微米的蚀刻深度。在其他实施方案中,蚀刻深度大于3微米。这些实施方案使得能使用厚度小于1微米的单个无定形碳掩模在单个蚀刻步骤中蚀刻至少48个氧化硅和氮化硅双层。另外,触点优选具有大于30:1的蚀刻深度比颈部的深宽比。
在一些实施方案中,堆叠件可以是单层氧化硅或单层氮化硅。在其他实施方案中,堆叠件可以是单层或多层其他含硅材料。
上述实施方案使用幅值至少为400伏的偏压。已经发现,幅值至少为1000伏的偏压将提供改进的蚀刻。相信,幅值至少为2000伏的偏压将提供进一步改善的蚀刻。不受理论的束缚,相信较高的偏压将实现更高的深宽比蚀刻,同时利用其他特征,这些特征使得能够使用无定形碳掩模并减少条纹和翘曲。
在一些实施方案中,液氮用作冷却剂,其流过卡盘或底部电极以提供冷却。在其他实施方案中,由美国特拉华州威尔明顿(Wilmington,DE)的DuPont Corporation制造的液体Vertel SineraTM可用作冷却剂。
翘曲通常是在触点的蚀刻中的问题,其中特征是圆柱形的并且可以具有圆形横截面。因此,在多种实施方案中,特征是具有圆形横截面的触点。在其他实施方案中,特征可以具有其他横截面,例如椭圆形、正方形和其他多边形。通过减少翘曲,经蚀刻的特征具有更多的圆柱形状。在其他实施方案中,特征可以是线、台阶或其他形状。其他实施方案可以具有含硅掩模或含金属掩模中的一个或多个。在多种实施方案中,卤素优选是氟、溴或碘。
虽然已经根据几个优选实施方案描述了本发明,但是存在落在本发明的范围内的改变、修改、置换和各种替代等同方案。还应当注意,存在实现本公开的方法和装置的许多替代方式。因此,以下所附权利要求旨在被解释为包括落在本公开的真实精神和范围内的所有这样的改变、修改、置换和各种替代等同方案。

Claims (17)

1.一种用于在蚀刻室中在图案化掩模下方蚀刻堆叠件中的特征的方法,其包括:
a)用冷却剂冷却所述堆叠件,其中冷却剂温度低于-20℃;
b)使蚀刻气体流入所述蚀刻室;
c)从所述蚀刻气体产生等离子体;以及
d)相对于所述图案化掩模选择性地蚀刻所述堆叠件中的特征。
2.根据权利要求1所述的方法,其还包括提供幅值为至少400伏的偏压。
3.根据权利要求1所述的方法,其中,所述蚀刻气体是无氧的。
4.根据权利要求1所述的方法,其中,所述蚀刻气体包含蚀刻剂成分,其中,所述蚀刻剂成分包括CF4、SF6、NF3、XeF2、WF6、SiF4、TaF5、IF7、HF、ClF5、BrF5、AsF5、NF5、PF5、NbF5、BiF5、UF5、SiCl2、CrO2Cl2、SiCl4、TaCl4、HfCl4、TiCl3(l)、TiCl4(l)、CoCl2(l)、TiCl3和TiCl2中的至少一种。
5.根据权利要求1所述的方法,其中,所述蚀刻气体包含钝化成分,其中,所述钝化成分包括CF4、CHF3、CH3F、CCl4、CF3I、CBr2F2、C2HF5、C2F5Br、H2、O2、H2O、H2O2、BCl3、NH3、COS、CO、SF6和SiF4中的至少一种。
6.根据权利要求1所述的方法,其中,所述蚀刻气体包含钝化成分,其中,所述钝化成分包括CrO2Cl2、SiCl4、SOCl2、TiCl2、TiCl3和CoCl2中的至少一种。
7.根据权利要求1所述的方法,其中,将所述堆叠件冷却至低于-20℃的温度。
8.根据权利要求1所述的方法,其中,将所述堆叠件冷却至低于-60℃的温度。
9.根据权利要求1所述的方法,其中,所述蚀刻气体是原子层蚀刻气体或原子层沉积气体,其中,来自所述蚀刻气体的所述等离子体使所述堆叠件的层改性以提供改性层,并且还包括:
e)停止产生所述等离子体;以及
f)在所述停止产生所述等离子体之后,活化所述堆叠件的所述改性层。
10.根据权利要求9所述的方法,其中步骤b-f被重复多次。
11.根据权利要求10所述的方法,其中,所述活化所述堆叠件的所述改性层包括以下操作中的至少一项:加热所述改性层,轰击所述改性层或使气体流动以与所述改性层发生化学反应。
12.根据权利要求1所述的方法,其还包括提供幅值至少为1000伏的偏压。
13.根据权利要求1所述的方法,其中,所述蚀刻气体包括提供氟的成分、含氢成分、含烃成分、含碳氟化合物成分和含碘成分中的至少一种。
14.根据权利要求1所述的方法,其中,所述特征具有高度比宽度大于20:1的深宽比。
15.根据权利要求1所述的方法,其中,所述蚀刻气体包括金属卤化物气体。
16.根据权利要求1所述的方法,其中,所述堆叠件包括介电层。
17.根据权利要求1所述的方法,其中,所述堆叠件包括氮化硅层、碳化硅层或氧化硅层中的至少一个。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115818580A (zh) * 2022-11-28 2023-03-21 华中科技大学 用介质阻挡放电等离子体来制备纳米硫材料的方法及产品
WO2024066885A1 (zh) * 2022-09-29 2024-04-04 中微半导体设备(上海)股份有限公司 一种基片的刻蚀方法及其半导体器件

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
TW202030859A (zh) 2018-10-26 2020-08-16 美商蘭姆研究公司 三端子記憶體元件的自對準垂直集成
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
KR20200100555A (ko) * 2019-02-18 2020-08-26 도쿄엘렉트론가부시키가이샤 에칭 방법
JP7390134B2 (ja) * 2019-08-28 2023-12-01 東京エレクトロン株式会社 エッチング処理方法およびエッチング処理装置
US11456180B2 (en) 2019-11-08 2022-09-27 Tokyo Electron Limited Etching method
CN116169018A (zh) * 2019-11-08 2023-05-26 东京毅力科创株式会社 蚀刻方法
JP7343461B2 (ja) * 2019-11-08 2023-09-12 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
CN115039209A (zh) * 2019-12-31 2022-09-09 玛特森技术公司 用于硬掩模去除的系统和方法
JP7296912B2 (ja) * 2020-04-07 2023-06-23 東京エレクトロン株式会社 基板処理方法及び基板処理装置
WO2021207286A1 (en) * 2020-04-08 2021-10-14 Lam Research Corporation Selective etch using deposition of a metalloid or metal containing hardmask
JP6956288B2 (ja) * 2020-04-30 2021-11-02 東京エレクトロン株式会社 基板処理方法、プラズマ処理装置、及びエッチングガス組成物
US11087989B1 (en) * 2020-06-18 2021-08-10 Applied Materials, Inc. Cryogenic atomic layer etch with noble gases
TW202213505A (zh) * 2020-08-24 2022-04-01 日商東京威力科創股份有限公司 蝕刻方法及電漿處理裝置
CN116034456A (zh) * 2020-09-03 2023-04-28 应用材料公司 选择性各向异性金属蚀刻
US20220199418A1 (en) * 2020-12-17 2022-06-23 Tokyo Electron Limited Selective Etching with Fluorine, Oxygen and Noble Gas Containing Plasmas
US20240105466A1 (en) * 2021-01-27 2024-03-28 Resonac Corporation Method for forming pattern of metal oxide and method for producing semiconductor element
JP2022150973A (ja) * 2021-03-26 2022-10-07 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11764215B2 (en) * 2021-03-31 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
KR20240011600A (ko) * 2021-05-25 2024-01-26 램 리써치 코포레이션 3d-nand를 위한 고 종횡비 에칭을 위한 화학 물질
WO2023101915A1 (en) * 2021-12-01 2023-06-08 Lam Research Corporation Selective etch using fluorocarbon-based deposition of a metalloid or metal
JP7348672B2 (ja) 2021-12-03 2023-09-21 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム
WO2023215385A1 (en) * 2022-05-05 2023-11-09 Lam Research Corporation Organochloride etch with passivation and profile control
US20240112919A1 (en) * 2022-09-29 2024-04-04 Tokyo Electron Limited Low-Temperature Etch
US20240128091A1 (en) * 2022-10-13 2024-04-18 Applied Materials, Inc. Dry etching with etch byproduct self-cleaning

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2669460B2 (ja) 1986-10-29 1997-10-27 株式会社日立製作所 エツチング方法
JP2650970B2 (ja) * 1987-07-31 1997-09-10 株式会社日立製作所 ドライエッチング方法
JPH06326060A (ja) 1993-05-12 1994-11-25 Hitachi Ltd 固体表面加工方法
JP4593402B2 (ja) 2005-08-25 2010-12-08 株式会社日立ハイテクノロジーズ エッチング方法およびエッチング装置
KR100780944B1 (ko) 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
US20070232070A1 (en) * 2006-03-31 2007-10-04 Stephan Wege Method and device for depositing a protective layer during an etching procedure
JP6056136B2 (ja) * 2011-09-07 2017-01-11 セントラル硝子株式会社 ドライエッチング方法
US9666414B2 (en) 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
TWI612182B (zh) * 2013-09-09 2018-01-21 液態空氣喬治斯克勞帝方法研究開發股份有限公司 用蝕刻氣體蝕刻半導體結構的方法
US9299580B2 (en) * 2014-08-19 2016-03-29 Applied Materials, Inc. High aspect ratio plasma etch for 3D NAND semiconductor applications
US9728422B2 (en) * 2015-01-23 2017-08-08 Central Glass Company, Limited Dry etching method
JP6327295B2 (ja) 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法
JP6514138B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体装置の製造方法
JP6587580B2 (ja) 2016-06-10 2019-10-09 東京エレクトロン株式会社 エッチング処理方法
US10692880B2 (en) * 2016-12-27 2020-06-23 Applied Materials, Inc. 3D NAND high aspect ratio structure etch
US10903109B2 (en) * 2017-12-29 2021-01-26 Micron Technology, Inc. Methods of forming high aspect ratio openings and methods of forming high aspect ratio features
US10361092B1 (en) * 2018-02-23 2019-07-23 Lam Research Corporation Etching features using metal passivation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024066885A1 (zh) * 2022-09-29 2024-04-04 中微半导体设备(上海)股份有限公司 一种基片的刻蚀方法及其半导体器件
CN115818580A (zh) * 2022-11-28 2023-03-21 华中科技大学 用介质阻挡放电等离子体来制备纳米硫材料的方法及产品

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Publication number Publication date
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