KR20240011600A - 3d-nand를 위한 고 종횡비 에칭을 위한 화학 물질 - Google Patents

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KR20240011600A
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reactant mixture
substrate
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닉힐 돌
타쿠미 야나가와
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램 리써치 코포레이션
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Abstract

본 명세서의 다양한 실시 예들은 기판 상의 재료들의 스택 내에 메모리 홀을 에칭하기 위한 방법들 및 장치에 관한 것이다. 일부 경우들에서, 스택은 실리콘 옥사이드와 실리콘 나이트라이드의 교번하는 층들을 포함한다. 다른 경우들에서, 스택은 실리콘 옥사이드와 폴리실리콘의 교번하는 층들을 포함한다. 어느 경우든, 기판을 에칭하기 위해 3 개 이상의 프로세싱 조건들의 세트들이 사용된다. 반응 물질 혼합물의 조성, 압력, 기판 온도, 및/또는 플라즈마 생성 조건들과 같은 다양한 프로세싱 조건들은 높은 선택도, 매우 수직적인 에칭 프로파일, 및 낮은 정도의 보잉을 갖는 고 품질 에칭 결과들을 생성하도록 3 개 이상의 프로세싱 조건들의 세트들 사이에서 가변된다.

Description

3D-NAND를 위한 고 종횡비 에칭을 위한 화학 물질
반도체 디바이스 치수들이 계속해서 축소됨에 따라, 이러한 디바이스들의 제조는 점점 더 어려워진다. 반도체 제조와 일반적으로 관련된 일 프로세스는 반도체 기판 상의 리세스된 피처들의 형성이다. 많은 경우들에서, 피처들은 유전체 재료로, 그리고/또는 유전체 재료를 포함하는 스택으로 형성된다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식이 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 출원된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
본 명세서의 다양한 실시 예들은 기판 상의 메모리 홀을 에칭하기 위한 방법들 및 장치에 관한 것이다. 메모리 홀은 3D-NAND 프로세싱의 맥락에서 에칭될 수도 있다.
개시된 실시 예들의 일 양태에서, 기판 상의 메모리 홀을 에칭하기 위한 방법이 제공되고, 방법은, (a) 프로세싱 챔버 내에 기판을 수용하는 단계로서, 기판은 스택으로 제공된 제 1 재료와 제 2 재료의 교번하는 층들, 및 스택 위에 포지셔닝된 마스크 층을 포함하고, 마스크 층은 리세스된 피처가 스택 내에 에칭될 개구부를 포함하도록 패터닝되고, 리세스된 피처는 메모리 홀을 형성하는, 기판 수용 단계;(b) 프로세싱 챔버 내에 플라즈마를 생성하고, 기판을 플라즈마에 노출하고, 그리고 프로세싱 조건들의 제 1 세트, 프로세싱 조건들의 제 2 세트, 및 프로세싱 조건들의 제 3 세트를 사용하여 마스크 층의 개구부에서 스택 내로 리세스된 피처를 에칭하는 단계로서, 프로세싱 조건들의 제 1 세트는 리세스된 피처를 제 1 깊이까지 에칭하도록 제 1 반응 물질 혼합물을 제공하고, 프로세싱 조건들의 제 2 세트는 리세스된 피처를 제 1 깊이로부터 제 2 깊이까지 에칭하도록 제 2 반응 물질 혼합물을 제공하고, 그리고 프로세싱 조건들의 제 3 세트는 리세스된 피처를 최종 깊이까지 에칭하도록 제 3 반응 물질 혼합물을 제공하는, 플라즈마 생성, 플라즈마 노출, 및 리세스된 피처 에칭 단계; 및(c) 플라즈마를 소화하고 프로세싱 챔버로부터 기판을 언로딩하는 (unload) 단계를 포함한다.
다수의 실시 예들에서, 제 1 재료는 실리콘 옥사이드이고 그리고 제 2 재료는 실리콘 나이트라이드이다. 제 1 깊이는 약 1 내지 1.5 ㎛일 수도 있고, 그리고 제 2 깊이는 적어도 약 3 ㎛일 수도 있다. 다양한 실시 예들에서, 프로세싱 조건들의 제 1 세트는: (i) CH2F2, O2, 및 WF6를 포함하는 제 1 조성을 갖는 제 1 반응 물질 혼합물, (ii) 약 50 내지 2,000 ㎑의 제 1 플라즈마 생성 주파수, 및 (iii) 제 1 플라즈마 생성 주파수에서 약 18 내지 64 W/㎠의 제 1 플라즈마 생성 전력 밀도를 제공한다. 이들 또는 다른 경우들에서, 제 1 조성은 CHF3, CH3F, SF6, 및 C4F8을 더 포함할 수도 있다. 이들 또는 다른 경우들에서, 제 1 조성은 제 1 조성 내 임의의 불활성 가스들을 제외하고, 체적으로 약 15 내지 40 ％의 CH2F2를 포함한다.
다양한 실시 예들에서, 프로세싱 조건들의 제 2 세트는: (i) CH2F2, WF6, SF6, C4F8, 및 O2를 포함하는 제 2 조성을 갖는 제 2 반응 물질 혼합물, (ii) 약 50 내지 2,000 ㎑의 제 2 플라즈마 생성 주파수 및 약 20 내지 1000 ㎒의 제 3 플라즈마 생성 주파수, 및 (iii) 제 2 플라즈마 생성 주파수에서 약 18 내지 85 W/㎠의 제 2 플라즈마 생성 전력 밀도, 및 제 3 플라즈마 생성 주파수에서 약 4.9 내지 17 W/㎠의 제 3 플라즈마 생성 전력 밀도를 제공한다. 이들 또는 다른 실시 예들에서, 제 2 조성은 CHF3 및 CH3F를 더 포함할 수도 있다. 이들 또는 다른 실시 예들에서, 제 2 조성은 제 2 조성 내 임의의 불활성 가스들을 제외하고, 체적으로 약 1 내지 10 ％의 SF6를 포함할 수도 있다. 다수의 실시 예들에서, 제 2 조성은 조성 2A와 조성 2B 사이를 순환할 수도 있고, 조성 2A는 조성 2B와 비교하여 더 높은 농도의 C4F8 및 CH2F2를 갖고, 그리고 조성 2A는 조성 2B와 비교하여 더 낮은 농도의 O2를 갖는다.
다양한 실시 예들에서, 프로세싱 조건들의 제 3 세트는: (i) CH2F2, WF6, C4F8, 및 O2를 포함하는 제 3 조성을 갖는 제 3 반응 물질 혼합물, (ii) 약 50 내지 2,000 ㎑의 제 4 플라즈마 생성 주파수 및 약 20 내지 100 ㎒의 제 5 플라즈마 생성 주파수, 및 (iii) 제 4 플라즈마 생성 주파수에서 약 18 내지 64 W/㎠의 제 4 플라즈마 생성 전력 밀도, 및 제 5 플라즈마 생성 주파수에서 약 4.9 내지 12.2 W/㎠의 제 5 플라즈마 생성 전력 밀도를 제공한다. 이들 또는 다른 실시 예들에서, 제 3 조성은 CHF3 및 CH3F를 더 포함할 수도 있다.
다양한 실시 예들에서, 프로세싱 조건들의 제 1 세트는 제 1 조성을 갖는 제 1 반응 물질 혼합물을 제공하고, 프로세싱 조건들의 제 2 세트는 제 2 조성을 갖는 제 2 반응 물질 혼합물을 제공하고, 그리고 프로세싱 조건들의 제 3 세트는 제 3 조성을 제공한다. 제 1 조성, 제 2 조성 및 제 3 조성은 특정한 방식들로 서로 가변할 수도 있다. 예를 들어, 다수의 실시 예들에서, 제 1 조성은 제 2 조성 및 제 3 조성과 비교하여 더 높은 농도의 CH2F2를 가질 수도 있다. 이들 또는 다른 실시 예들에서, 제 2 조성은 제 1 조성 및 제 3 조성보다 더 높은 농도의 SF6를 가질 수도 있다. 이들 또는 다른 실시 예들에서, 제 3 조성은 제 2 조성보다 더 높은 농도의 O2를 가질 수도 있다.
다양한 실시 예들에서, 프로세싱 조건들의 제 1 세트는 약 50 내지 2,000 ㎑의 단일 플라즈마 생성 주파수만을 사용하여 플라즈마 생성을 제공할 수도 있다. 이들 또는 다른 실시 예들에서, 프로세싱 조건들의 제 1 세트, 프로세싱 조건들의 제 2 세트, 및 프로세싱 조건들의 제 3 세트는 약 15 내지 45 mTorr의 프로세싱 압력을 각각 제공할 수도 있다. 이들 또는 다른 실시 예들에서, 프로세싱 조건들의 제 1 세트, 프로세싱 조건들의 제 2 세트, 및 프로세싱 조건들의 제 3 세트는 약 30 내지 80 ℃의 기판 지지부 온도를 각각 제공할 수도 있다. 이들 또는 다른 실시 예들에서, 프로세싱 조건들의 제 3 세트는 리세스된 피처의 하단부에서 임계 직경 (critical diameter) 을 증가시킬 수도 있다.
일부 경우들에서, C:H의 비 및/또는 C:W의 비는 1 회 이상 동안 제어될 수도 있다. 예를 들어, 일부 실시 예들에서, (1) 제 1 조성은 약 0.1 내지 3의 C:H의 비를 포함하고, (2) 제 2 조성은 약 0.1 내지 3의 C:H의 비를 포함하고, 그리고/또는 (3) 제 3 조성은 약 0.2 내지 20의 C:H의 비를 포함하는 조건들 중 적어도 하나가 만족될 수도 있다. 이들 또는 다른 실시 예들에서, (1) 제 1 조성은 약 0.1 내지 0.5의 C:W의 비를 포함하고, (2) 제 2 조성은 약 0.1 내지 5의 C:W의 비를 포함하고, 그리고/또는 (3) 제 3 조성은 약 2 내지 20의 C:W의 비를 포함하는 조건들 중 적어도 하나가 만족될 수도 있다.
다수의 실시 예들에서, 제 1 재료는 실리콘 옥사이드이고 그리고 제 2 재료는 폴리실리콘이다. 다양한 실시 예들에서, 프로세싱 조건들의 제 1 세트는: (i) CH3F, H2, C4F8, COS, 및 WF6를 포함하는 제 1 조성을 갖는 제 1 반응 물질 혼합물, (ii) 약 50 내지 2,000 ㎑의 제 1 플라즈마 생성 주파수, 및 약 20 내지 100 ㎒의 제 2 플라즈마 생성 주파수, 및 (iii) 제 1 플라즈마 생성 주파수에서 약 7 내지 64 W/㎠의 제 1 플라즈마 생성 전력 밀도, 및 제 2 플라즈마 생성 주파수에서 약 4.9 내지 12.2 W/㎠의 제 2 플라즈마 생성 전력 밀도를 제공할 수도 있다.
이들 또는 다른 실시 예들에서, 프로세싱 조건들의 제 2 세트는 (i) CF3I, HBr, C4F6, CH2F2, H2, 및 WF6를 포함하는 제 2 조성을 갖는 제 2 반응 물질 혼합물, (ii) 약 50 내지 2,000 ㎑의 제 3 플라즈마 생성 주파수 및 약 20 내지 100 ㎒의 제 4 플라즈마 생성 주파수, 및 (iii) 제 3 플라즈마 생성 주파수에서 약 7 내지 64 W/㎠의 제 3 플라즈마 생성 전력 밀도, 및 제 4 플라즈마 생성 주파수에서 약 4.9 내지 12.2 W/㎠의 제 4 플라즈마 생성 전력 밀도를 제공할 수도 있다.
이들 또는 다른 실시 예들에서, 프로세싱 조건들의 제 3 세트는: (i) CF3I, HBr, C4F6, 및 CH2F2를 포함하는 제 3 조성을 갖는 제 3 반응 물질 혼합물, (ii) 약 50 내지 2,000 ㎑의 제 5 플라즈마 생성 주파수 및 약 20 내지 100 ㎒의 제 6 플라즈마 생성 주파수, 및 (iii) 제 5 플라즈마 생성 주파수에서 약 7 내지 64 W/㎠의 제 5 플라즈마 생성 전력 밀도, 및 제 6 플라즈마 생성 주파수에서 약 4.9 내지 12.2 W/㎠의 제 6 플라즈마 생성 전력 밀도를 제공할 수도 있다.
다양한 실시 예들에서, 프로세싱 조건들의 제 2 세트는 약 15 내지 50 mTorr의 프로세싱 압력을 제공하고, 프로세싱 조건들의 제 3 세트는 약 10 내지 30 mTorr의 프로세싱 압력을 제공하고, 그리고 프로세싱 조건들의 제 2 세트의 프로세싱 압력은 프로세싱 조건들의 제 3 세트의 프로세싱 압력보다 더 높다.
다양한 실시 예들에서, 프로세싱 조건들의 제 1 세트는 제 1 조성을 갖는 제 1 반응 물질 혼합물을 제공하고, 프로세싱 조건들의 제 2 세트는 제 2 조성을 갖는 제 2 반응 물질 혼합물을 제공하고, 그리고 프로세싱 조건들의 제 3 세트는 제 3 조성을 제공한다. 일부 이러한 실시 예들에서, 제 1 조성은 제 2 조성 및 제 3 조성보다 더 높은 농도의 CH3F, C4F8, 및 COS를 가질 수도 있다. 이들 또는 다른 실시 예들에서, 제 2 조성은 제 1 조성보다 더 높은 농도의 CF3I, HBr, C4F6 및 CH2F2를 가질 수도 있다. 이들 또는 다른 실시 예들에서, 프로세싱 조건들의 제 1 세트, 프로세싱 조건들의 제 2 세트, 및 프로세싱 조건들의 제 3 세트는 약 20 내지 60 ℃의 기판 지지부 온도를 각각 제공한다. 이들 또는 다른 실시 예들에서, 프로세싱 조건들의 제 3 세트는 리세스된 피처의 하단부에서 임계 직경을 증가시킬 수도 있다.
다양한 실시 예들에서, C:H의 비 및/또는 C:W의 비가 에칭 동안 제어될 수도 있다. 예를 들어, 다양한 실시 예들에서, (1) 제 1 조성은 약 0.2 내지 20의 C:H의 비를 포함하고, (2) 제 2 조성은 약 0.2 내지 20의 C:H의 비를 포함하고, 그리고/또는 (3) 제 3 조성은 약 0.5 내지 7의 C:H의 비를 포함하는 조건들 중 적어도 하나가 만족될 수도 있다. 이들 또는 다른 실시 예들에서, (1) 제 1 조성은 약 2 내지 20의 C:W의 비를 포함하고, (2) 제 2 조성은 약 0.2 내지 20의 C:W의 비를 포함하고, 그리고/또는 (3) 제 3 조성은 약 2 내지 20의 C:W의 비를 포함하는 조건들 중 적어도 하나가 만족될 수도 있다.
개시된 실시 예들의 또 다른 양태에서, 기판을 에칭하기 위한 장치가 제공되고, 장치는: 프로세싱 챔버; 프로세싱 챔버로의 유입구; 프로세싱 챔버로의 유출구; 에칭 동안 기판을 지지하도록 구성된, 프로세싱 챔버 내의 기판 지지부; 프로세싱 챔버 내에 플라즈마를 생성하도록 구성된 플라즈마 생성기; 및 본 명세서에 청구되거나 달리 기술된 방법들 중 임의의 방법들을 사용하여 기판의 에칭을 유발하도록 구성된 제어기를 포함한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1a 및 도 1b는 특정한 실시 예들에 따른, 에칭 동작 전후의 부분적으로 제조된 반도체 디바이스를 각각 도시한다.
도 1c 및 도 1d는 특정한 실시 예들에 따른, 에칭 동작 전후의 부분적으로 제조된 반도체 디바이스를 각각 예시한다.
도 2a 및 도 2b는 다양한 실시 예들에 따른 기판을 에칭하는 방법들을 기술하는 플로우 차트들이다.
도 3a 내지 도 3c는 다양한 실시 예들에 따른 에칭 장치를 도시한다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
I. 배경 및 적용 예들
특정한 반도체 디바이스들의 제조는 기판 상에 제공된 하나 이상의 재료들 내로 고 종횡비 피처들을 에칭하는 것을 수반한다. 고 종횡비 피처들을 에칭하기 위해, 기판은 먼저 특정한 적용 예를 위해 목표된 바와 같이 준비된다. 이는 기판 상에 하나 이상의 재료 층들을 증착하는 것을 수반할 수도 있다. 이들 재료 층들은 피처가 에칭될 층들을 포함한다. 많은 경우들에서, 재료 층들은 이하에 더 기술된 바와 같이, 실리콘 옥사이드, 실리콘 나이트라이드, 그리고/또는 폴리실리콘의 교번하는 층들을 포함한다. 재료가 기판 상에 증착된 후, 마스크 층이 증착되고 이어서 예를 들어, 리소그래피 (lithography) 또는 다른 방법들을 사용하여 기판 상에 패터닝된다. 패터닝된 마스크 층은 피처들이 기판 상에 에칭되는 곳을 규정하는 역할을 한다 (serve). 특히, 피처들은 마스크 층이 제거된 영역들에서 에칭될 것이다. 대조적으로, 마스크가 남아 있는 영역들은 에칭 동안 보호될 것이다.
피처는 기판 표면의 리세스이다. 피처들은 실린더형들, 타원형들, 직사각형들, 정사각형들, 다른 다각형 리세스들, 트렌치들, 등을 포함하지만, 이로 제한되지 않는, 많은 상이한 형상들을 가질 수 있다.
종횡비들은 피처의 임계 치수 (critical dimension) (통상적으로 폭 또는 직경) 에 대한 피처의 깊이의 비교이다. 예를 들어, 2 ㎛의 깊이 및 50 ㎚의 폭을 갖는 실린더는 40:1의 종횡비를 갖고, 종종 40으로 더 간단하게 언급된다. 피처가 피처의 깊이에 걸쳐 불균일한 임계 치수를 가질 수도 있기 때문에, 종횡비는 측정되는 곳에 따라 가변할 수 있다. 예를 들어, 때때로 에칭된 실린더는 상단 부분 및 하단 부분보다 더 넓은 중간 부분을 가질 수도 있다. 이 더 넓은 중간 섹션은 보우 (bow) 로 지칭될 수도 있다. 실린더의 상단부 (즉, 넥) 에서 임계 치수에 기초하여 측정된 종횡비는 실린더의 더 넓은 중간/보우에서 임계 치수에 기초하여 측정된 종횡비보다 더 높을 것이다. 본 명세서에 사용된 바와 같이, 종횡비들은 달리 언급되지 않는 한, 피처의 개구부에 근접한 임계 치수에 기초하여 측정된다.
본 명세서의 실시 예들은 수직 NAND (예를 들어, VNAND, 또한 3D NAND로 지칭됨) 디바이스를 형성하기 위해 메모리 홀들을 에칭하는 맥락에서 제시된다. 이러한 실시 예들에서, 에칭될 재료는 교번하는 재료들의 스택을 포함한다. 반도체 디바이스가 리세스된 게이트를 포함하도록 제조되는 일 예에서, 에칭될 재료들의 스택은 실리콘 옥사이드와 실리콘 나이트라이드의 교번하는 층들을 포함한다. 이들 교번하는 층들은 일반적으로 ONON 스택으로 지칭된다.
도 1a 및 도 1b는 실리콘 옥사이드 (102) 와 실리콘 나이트라이드 (103) 의 교번하는 층들을 갖는 ONON 스택을 갖는 기판 (101) 을 예시한다. 실리콘 옥사이드 (102) 와 실리콘 나이트라이드 (103) 의 개별 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 디바이스 치수들이 계속해서 감소함에 따라, 이러한 층들은 훨씬 더 박형, 예를 들어, 20 ㎚ 미만일 수도 있다. ONON 스택은 아래에 놓인 재료 (100) 위에 포지셔닝된다. 아래에 놓인 재료 (100) 는 특정한 적용 예를 위해 목표된 바와 같이 다양한 재료들 및 구조체들을 포함할 수도 있다. 도 1a는 에칭 전 기판 (101) 을 도시한다. 마스크 층 (104) 은 피처들 (106) 이 형성되는 개구부들 (105) 을 포함하도록 패터닝된다. 마스크 층 (104) 은 예를 들어 비정질 탄소이다. 에칭 전에, 마스크 층 (104) 은 약 3 내지 10 ㎛의 두께를 갖는다. 도 1b는 개구부 (105) 에서 형성된 피처 (106) 를 갖는 에칭 후 기판 (101) 을 도시한다. 피처 (106) 는 약 40 내지 450 ㎚, 예를 들어 약 50 내지 100 ㎚의 폭/직경을 가질 수도 있다. 피처 (106) 는 약 2 내지 15 ㎛, 예를 들어 약 5 내지 12 ㎛의 깊이를 가질 수도 있다. 다양한 예들에서 에칭 깊이는 적어도 약 3.4 ㎛, 또는 적어도 약 3.8 ㎛일 수도 있다. 피처 (106) 는 약 40 내지 80의 종횡비를 가질 수도 있다. 일부 경우들에서, 방법은 2 회 수행될 수도 있고, 여기서 제 1 마스크 층이 제 1 반복 동안 사용되고, 그리고 제 2 마스크 층이 제 2 반복 동안 사용되고, 반복 각각에서 대략 5 ㎛ 깊이가 에칭된다. 마스크 층 (104) 이 에칭 전과 비교하여 에칭 후에 더 박형이도록 (또는 더 이상 존재하지 않도록), 에칭 프로세스는 통상적으로 마스크 층 (104) 을 부식시킨다.
반도체 디바이스가 플로팅 게이트를 포함하도록 제조되는 또 다른 예에서, 에칭될 재료들의 스택은 실리콘 옥사이드와 폴리실리콘의 교번하는 층들을 포함한다. 이들 교번하는 층들은 일반적으로 OPOP 스택으로 지칭된다.
도 1c 및 도 1d는 실리콘 옥사이드 (152) 와 폴리실리콘 (153) 의 교번하는 층들을 갖는 OPOP 스택을 갖는 기판 (151) 을 예시한다. 실리콘 옥사이드 (152) 와 폴리실리콘 (153) 의 개별 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 디바이스 치수들이 계속해서 감소함에 따라, 이러한 층들은 훨씬 더 박형, 예를 들어, 20 ㎚ 미만일 수도 있다. OPOP 스택은 아래에 놓인 재료 (150) 위에 포지셔닝된다. 아래에 놓인 재료 (150) 는 특정한 적용 예를 위해 목표된 바와 같이 다양한 재료들 및 구조체들을 포함할 수도 있다. 도 1c는 에칭 전 기판 (151) 을 도시한다. 마스크 층 (154) 은 피처들 (156) 이 형성되는 개구부들 (155) 을 포함하도록 패터닝된다. 마스크 층 (154) 은 예를 들어 비정질 탄소이다. 에칭 전에, 마스크 층 (154) 은 약 3 내지 10 ㎛의 두께를 갖는다. 도 1d는 개구부 (155) 에서 형성된 피처 (156) 를 갖는 에칭 후 기판 (151) 을 도시한다. 피처 (156) 는 약 40 내지 450 ㎚, 예를 들어 약 50 내지 100 ㎚의 폭/직경을 가질 수도 있다. 피처 (156) 는 약 2 내지 15 ㎛, 예를 들어 약 5 내지 12 ㎛의 깊이를 가질 수도 있다. 다양한 예들에서 에칭 깊이는 적어도 약 3.4 ㎛, 또는 적어도 약 3.8 ㎛일 수도 있다. 피처 (106) 는 약 30 내지 60의 종횡비를 가질 수도 있다. 도 1a 및 도 1b와 관련하여 기술된 바와 같이, 에칭 전과 비교하여, 에칭 후에 마스크 층 (154) 이 더 박형이도록 (또는 더 이상 존재하지 않도록), 마스크 층 (154) 은 에칭 동안 부분적으로 또는 전체적으로 소모된다.
도 1b 및 도 1d는 에칭될 소수의 (a handful of) 층들만을 도시하고, 이는 단지 예시의 목적을 위한 것이다. 에칭될 층들의 수는 실질적으로 더 클 수도 있고, 그리고 최종 피처들의 종횡비는 도면들에 도시된 것보다 실질적으로 더 클 수도 있다는 것이 이해된다.
스택 내에 존재하는 재료들과 무관하게, 반도체 기판들 상에 고 종횡비 피처들을 에칭하기 위한 몇몇 과제들이 있다. 예를 들어, 상기 언급된 바와 같이, 마스크 층은 에칭 프로세스 동안 부분적으로 또는 전체적으로 소모된다. 이 소비는 에칭 동안 달성될 수 있는 피처 깊이를 제한한다. 이 제한은 에칭 프로세스의 선택도를 개선함으로써 상쇄될 수 있다.
특정한 에칭 프로세스 및 재료들의 세트에 대한 에칭 선택도는 (재료 A를 통해 에칭된 두께)/(재료 B를 통해 에칭된 두께) 로 수적으로 (numerically) 규정될 수 있다. 예를 들어, 2 ㎛의 유전체 재료 및 0.5 ㎛의 마스크의 에칭을 발생시키는 에칭 프로세스는 4:1의 에칭 선택도로서 또한 나타낼 수도 있는 4 (예를 들어, 2 ㎛/0.5 ㎛ = 4) 의 에칭 선택도를 갖는 것으로 이해된다. 에칭 선택도가 충분히 높지 않을 때, 마스크 층은 피처가 목표된 최종 깊이에 도달하기 전에 부식된다. 이와 같이, 에칭 깊이를 증가시키기 위한 일 기법은 에칭 선택도를 개선하는 것이다. 이 방식으로, 마스크 층은 에칭될 다른 재료들에 비해 덜 빠르게 부식되고, 그리고 더 깊은 피처들을 형성하도록 사용될 수 있다.
고 종횡비 피처들의 에칭 동안 발생하는 또 다른 문제는 불균일한 에칭 프로파일이다. 즉, 피처들은 곧은 하향 또는 수직 방향으로 에칭되지 않는다. 대신, 피처들의 측벽들은 종종 에칭된 피처의 중간 부분이 피처의 상단 부분 및/또는 하단 부분보다 더 넓도록 (즉, 더 측방향으로 에칭되도록) 보잉된다 (bow). 피처들의 중간 부분 근방에서 이 과도한 측방향 에칭은 남아 있는 재료의 절충된 구조적 및/또는 전자적 무결성을 발생시킬 수 있다. 외향으로 보잉하는 피처의 부분은 총 피처 깊이의 상대적으로 작은 부분, 또는 상대적으로 더 큰 부분을 점유할 수도 있다. 외향으로 보잉하는 피처의 부분은 피처의 임계 치수가 최대인 곳이다. 피처의 다른 곳에서, 예를 들어 피처의 하단부에서 또는 하단부 근방의 CD와 거의 동일한 피처의 최대 CD가 일반적으로 바람직하다. 불행히도, 약 5만큼 낮은 종횡비에서도 보우 형성이 보인다.
이들 및 다른 제한들로 인해, 종래의 에칭 방법들은 실제로 상대적으로 낮은 종횡비 피처들을 형성하는 것으로 제한된다. 일부 최신 적용 예들은 종래의 기법들 (techniques) 로 달성될 수 있는 것보다 더 높은 종횡비들을 갖는 실린더들 또는 다른 리세스된 피처들을 필요로 한다.
더 높은 종횡비 피처들을 형성하기 위한 일 전략은 피처들 내에 라이너들을 증착하는 것이다. 라이너는 증착 전용 (deposition-only) 단계에서 형성되는 측벽 패시베이션 막이다. 증착 전용 단계는 피처들이 부분적으로 에칭된 후 수행될 수도 있고, 그리고 에칭 단계들로 순환될 수도 있다. 즉, 라이너들은 피처들이 능동적으로 에칭되는 동안 형성되지 않는다. 라이너는 후속 에칭 단계 동안 과도한 에칭으로부터 피처들의 측벽들뿐만 아니라 마스크를 보호하도록 작용한다. 불행하게도, 라이너들은 종종 라이너 각각의 하단 바로 아래에 불연속적인 에칭 프로파일을 생성하고, 그리고 많은 경우들에서 리세스된 피처들 내에 줄무늬들 (striations) (예를 들어, 수직 홈들 (grooves)) 의 형성을 발생시킨다.
더 높은 종횡비 피처들을 형성하기 위한 또 다른 전략은 피처들이 능동적으로 에칭되는 동안 마스크 및/또는 피처 측벽들을 패시베이팅하는 것이다. 단순한 형태로, 이 패시베이션은 에칭 동안 피처 측벽들 상에 구축될 수도 있는 플루오로카본-기반 폴리머 재료를 사용하여 달성될 수 있다. 플루오로카본-기반 폴리머 재료는 기판 재료들과 에칭 화학 물질 (예를 들어, CH2F2와 같은 불소-함유 에칭 화학 물질 및 탄소-함유 에칭 화학 물질 및 다른 유사한 불소-함유 에천트들 및 탄소-함유 에천트들) 사이의 상호 작용의 결과로서 형성될 수도 있다. 그러나, 기존의 에칭 화학 물질들로부터 형성되는 이러한 플루오로카본-기반 폴리머들은 목표된 수직 에칭 프로파일 및 다른 목표된 품질들을 갖는 고 종횡비 피처들을 형성하기에 불충분한 것으로 입증되었다.
본 명세서에 기술된 실시 예들은 높은 정도의 에칭 선택도, 매우 수직인 프로파일, 및 낮은 보잉 정도와 같은 목표된 품질들을 갖는 고 종횡비 피처들을 형성하기 위해 특정한 프로세싱 조건들과 조합하여 금속 할라이드-기반 패시베이션 화학 물질 (예를 들어, WF6를 포함하는 금속 플루오라이드-기반 패시베이션 화학 물질) 을 활용한다. 본 명세서의 많은 실시 예들이 WF6를 사용하는 화학 물질의 맥락에서 제시되지만, 일부 경우들에서 다른 금속 할라이드들 (예를 들어, 금속 플루오라이드들, 금속 클로라이드들, 금속 브로마이드들, 등) 이 사용될 수도 있다.
상기 언급된 바와 같이, 피처가 에칭되는 재료는 다양한 경우들에서 하나 이상의 유전체 재료들을 포함할 수도 있다. 예시적인 유전체 재료들은 이로 제한되는 것은 아니지만, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 실리콘 카보-나이트라이드들, 및 이들 재료들의 임의의 조합으로부터의 라미네이트들 (laminates) 을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiC, SiCN, 등의 화학량론적 및 비화학량론적 제제들을 포함한다. 에칭될 재료 또는 재료들은 또한 다양한 경우들에서 다른 원소들, 예를 들어 수소를 포함할 수도 있다. 일부 실시 예들에서, 에칭될 나이트라이드 및/또는 옥사이드 재료는 수소를 포함하는 조성을 갖는다. 본 명세서에 사용된 바와 같이, 실리콘 옥사이드 재료들, 실리콘 나이트라이드 재료들, 등은 이러한 재료들의 화학량론적 버전 및 비화학량론적 버전 모두를 포함하고, 상기 기술된 바와 같은, 이러한 재료들은 포함된 다른 원소들을 가질 수도 있다는 것이 이해된다. 특정한 실시 예들에서, 피처가 에칭되는 재료는 폴리실리콘을 더 포함한다.
II. 에칭 프로세스 및 프로세싱 조건들
다양한 실시 예들에서, 에칭 프로세스는 화학 에천트를 반응 챔버 내로 (종종 샤워헤드를 통해) 흘리고, 특히 에천트 및 금속 할라이드 패시베이션 화학 물질 (예를 들어, WF6 패시베이션 화학 물질 또는 다른 금속 할라이드 패시베이션 화학 물질) 로부터 플라즈마를 생성하고, 그리고 기판을 플라즈마에 노출하는 것을 수반하는 반응성 이온 에칭 (reactive ion etch) 프로세스이다. 플라즈마는 에천트 화합물(들)을 중성 종 및 이온 종 (예를 들어, CF, CF2 및 CF3와 같은 대전된 재료 또는 중성 재료) 으로 해리한다. 많은 경우들에서 플라즈마는 용량 커플링 플라즈마 (capacitively coupled plasma) 이지만, 다른 타입들의 플라즈마 (예를 들어, 유도 커플링 플라즈마 (inductively coupled plasma), 마이크로파 플라즈마, 등) 가 적절하게 사용될 수도 있다. 플라즈마 내의 이온들은 기판을 향해 지향되고 그리고 유전체 재료로 하여금 충돌 시 또는 이온 유도된 화학 반응을 통해 에칭 제거되게 (etch away) 한다.
에칭 프로세스를 수행하도록 사용될 수도 있는 예시적인 장치는 CA, Fremont 소재의 Lam Research Corporation으로부터 입수 가능한 반응성 이온 에칭 반응기들의 FLEX™ 제품군 및 VANTEX™ 제품군을 포함한다. 적절한 장치는 이하에 더 논의된다.
상기 기술된 바와 같이, 에칭 선택도 및 보우 형성과 관련된 이슈들은 통상적으로 리세스된 피처들을 에칭할 때 달성될 수 있는 최대 깊이 및 종횡비를 제한한다. 그러나, 본 발명자들은 피처 측벽들 및 마스크 영역의 패시베이션을 향상시키기 위해 다른 프로세싱 조건들과 조합하여 사용될 수도 있는 금속 할라이드-기반 화학 물질을 확인하였다. 이러한 화학 물질 및 프로세싱 조건들은 측벽 및 마스크 영역들에서 과도한 에칭을 방지할 수도 있어, 상당한 피처 깊이들에서도 고 품질 수직 에칭 프로파일들을 갖는 고 종횡비 피처들의 형성을 발생시킨다.
도 2a는 도 1a 및 도 1b와 관련하여 기술된 바와 같이, 예를 들어, 에칭될 층들이 ONON 스택을 포함하는 본 명세서의 다양한 실시 예들에 따른 고 종횡비 리세스된 피처들을 에칭하는 방법에 대한 플로우 차트를 제시한다. 방법은 기판이 반응 챔버 내로 로딩되는 동작 (201) 에서 시작된다. 일 예시적인 반응 챔버가 도 3a 내지 도 3c를 참조하여 이하에 기술된다. 기판은 일부 경우들에서 정전 척 (electrostatic chuck) 과 같은 기판 지지부 내로 로딩될 수도 있다. 방법은 반응 물질 혼합물이 챔버 내로 흐르는 동작 (203) 으로 계속된다. 반응 물질 혼합물은 하나 이상의 목적을 각각 제공할 수도 있는 다양한 반응 물질들 및 불활성 가스를 포함할 수도 있다. 예를 들어, 반응 물질 혼합물은 이하에 더 논의되는 에칭 화학 물질을 포함한다. 반응 물질 혼합물은 또한 패시베이션 화학 물질로서 작용하는 WF6 및/또는 또 다른 금속 할라이드를 포함한다. 반응 물질 혼합물의 조성은 이하에 더 논의된 바와 같이, 시간이 흐름에 따라 변화한다.
다음에, 동작 (205) 에서, 플라즈마가 챔버 내에서 스트라이킹된다 (strike). 플라즈마는 통상적으로 용량 커플링 플라즈마이지만, 다른 타입들의 플라즈마가 또한 사용될 수도 있다. 반응 물질 혼합물의 조성이 시간이 흐름에 따라 변화하기 때문에, 플라즈마의 조성은 유사한 방식으로 시간이 흐름에 따라 변화한다.
다음에, 기판은 동작들 (206, 207, 및 208) 에서 에칭되고, 동작 (206) 동안 프로세싱 조건들의 제 1 세트가 사용되고, 동작 (207) 동안 프로세싱 조건들의 제 2 세트가 사용되고, 그리고 동작 (208) 동안 프로세싱 조건들의 제 3 세트가 사용된다. 도 2a에 나타낸 바와 같이, 동작 (207) 은 2 개의 동작들 (207a 및 207b) 로 분할될 수도 있다. 이 경우, 프로세싱 조건들의 제 2 세트는 프로세싱 조건 2A 및 프로세싱 조건 2B의 2 개의 개별 세트들을 포함할 수도 있고, 그리고 이들 프로세싱 조건들의 세트들은 서로 선택 가능하게 (optionally) 순환될 수도 있다. 다양한 프로세싱 조건들의 세트들은 이로 제한되지 않지만 에칭될 피처의 순간적인 깊이를 포함하는, 다수의 고려 사항들에 기초하여 최적화될 수도 있다. 특정한 실시 예들과 관련된 예시적인 프로세싱 조건들의 세트들은 이하에 더 논의된다. 상기 주지된 바와 같이, 반응 물질 혼합물 및 플라즈마의 조성은 시간이 흐름에 따라 변화하여, 예를 들어 동작들 (206, 207a, 207b, 및 208) 에 대해 상이한 조성들을 제공한다. 플라즈마는 동작들 (206 내지 208) 사이에서 소화될 수도 있고 소화되지 않을 수도 있다. 기판은 플라즈마 내의 이온들 및/또는 라디칼들을 통해 에칭될 수도 있다. 플라즈마 내에 존재하는 금속 할라이드 (예를 들어, WF6) 패시베이션 화학 물질은 피처 측벽들 및 마스크 영역을 패시베이팅하도록 동작하고, 따라서 피처들이 최종 깊이까지 에칭될 때 이들 영역들이 과도하게 에칭되는 것을 방지한다.
다음에, 동작 (209) 에서, 플라즈마가 소화되고 그리고 기판이 챔버로부터 언로딩된다 (unload). 기판은 반응 챔버로부터 제거 후 추가 프로세싱을 겪을 수도 있다. 예를 들어, 기판은 애싱 (ashing) 반응기로 이송될 수도 있고, 여기서 임의의 남아 있는 마스크 재료는 애싱 절차에서 기판으로부터 제거될 수도 있다. 동작 (211) 에서, 반응 챔버는 선택 가능하게 세정될 수도 있다. 세정은 기판이 존재하지 않는 동안 발생할 수도 있다. 세정은 예를 들어, 플라즈마의 형태로 제공될 수도 있는 세정 화학 물질에 챔버 표면들을 노출하는 것을 수반할 수도 있다. 동작 (213) 에서, 프로세싱할 부가적인 기판들이 있는지 여부가 결정된다. 그렇다면, 방법은 새로운 기판 상에서 동작 (201) 으로부터 반복된다. 그렇지 않으면, 방법은 완료된다.
도 2a에 도시된 동작들은 도시된 순서로 발생할 필요는 없다. 일부 동작들은 시간상 오버랩할 (overlap) 수도 있고, 그리고 일부 동작들은 도면들에 도시된 것과 비교하여 더 일찍 또는 더 나중에 발생할 수도 있다.
도 1a 및 도 1b를 참조하면, 일 실시 예는 예를 들어 리세스된 게이트를 포함하는 반도체 디바이스를 형성하는 맥락에서, ONON 스택 내의 리세스된 피처들을 에칭하는 것에 관한 것이다. 이러한 실시 예들에서, 다양한 프로세싱 조건들은 본 명세서에 기술된 바와 같이 제어될 수도 있다. 도 2a의 동작 (206) 을 참조하면, 프로세싱 조건들의 제 1 세트는 제 1 조성을 갖는 제 1 반응 물질 혼합물을 제공한다. 제 1 조성은 (예를 들어, 제 2 조성 및 제 3 조성과 비교하여, 이하에 더 논의됨) CH2F2가 풍부하다. 예를 들어, CH2F2의 플로우 레이트는 약 20 내지 150 sccm이다. 이에 더하여, 금속 할라이드 (예를 들어, WF6) 는 약 0.25 내지 5 sccm의 플로우 레이트로 제공된다. 또한, CHF3는 약 20 내지 150 sccm의 플로우 레이트로 제공되고, CH3F는 약 20 내지 150 sccm의 플로우 레이트로 제공되고, SF6는 약 2 내지 5 sccm의 플로우 레이트로 제공되고, C4F8은 약 30 내지 100 sccm의 플로우 레이트로 제공되고, 그리고 O2는 약 40 내지 120 sccm의 플로우 레이트로 제공된다. 언급된 바와 같이, 제 1 조성은 CH2F2가 풍부하다. 예를 들어, 제 1 조성은 제 1 반응 물질 혼합물의 임의의 불활성 가스들을 제외하고, 약 15 내지 40 ％ CH2F2일 수도 있다. 이 백분율은 제 1 반응 물질 혼합물에 존재하는 비-불활성 종의 표준화된 체적 플로우 레이트들 (예를 들어, sccm) 에 기초하여 계산된다. 제 1 반응 물질 혼합물은 약 0.1 내지 3인 C:H의 원자비를 갖는다. 제 1 반응 물질 혼합물은 약 0.1 내지 0.5인 C:W의 원자비를 갖는다.
프로세싱 조건들의 제 1 세트는 약 13 내지 60 ㎾의 전력을 사용하여, 약 50 내지 2,000 ㎑, 예를 들어 약 400 ㎑의 단일 주파수에서 플라즈마를 생성한다. 본 명세서에 인용된 전력 레벨들은 약 300 ㎜의 직경 및 약 707 ㎠의 표면적을 갖는 기판들을 프로세싱하기 위해 적절하고, 그리고 기판 표면적에 기초하여 선형으로 스케일링될 수 있다. 이와 같이, 이 전력 레벨은 약 18 내지 64 W/㎠의 전력 밀도와 관련된다. 프로세싱 조건들의 제 1 세트는 약 15 내지 45 mTorr의 압력을 제공한다. 기판의 온도는 기판이 에칭 동안 포지셔닝되는 기판 지지부의 온도를 제어함으로써 간접적으로 제어될 수 있다. 프로세싱 조건들의 제 1 세트는 약 30 내지 80 ℃의 기판 지지부 온도를 제공한다. 프로세싱 조건들의 제 1 세트는 에칭 프로세스의 초기 부분 동안, 예를 들어 피처가 약 1 내지 1.5 ㎛의 깊이까지 에칭되는 동안 사용된다.
도 2a의 동작 (207) 을 참조하면, 프로세싱 조건들의 제 2 세트는 제 2 조성을 갖는 제 2 반응 물질 혼합물을 제공한다. 동작들 (207a 및 207b) 과 관련하여 이하에 더 기술된 바와 같이, 제 2 반응 물질 혼합물은 서로 순환되는 2 개의 별개의 조성들을 포함할 수도 있다. 제 2 조성은 (예를 들어, 제 1 조성 및 제 3 조성과 비교하여) SF6가 풍부하다.
프로세싱 조건들의 제 2 세트가 프로세싱 조건들의 단일 세트만을 포함하는 경우들에서, 다음의 조건들이 사용된다. SF6의 플로우 레이트는 약 1 내지 10 sccm이다. 이에 더하여, 금속 할라이드 (예를 들어, WF6) 는 약 0.25 내지 5 sccm의 플로우 레이트로 제공된다. 또한, CHF3는 약 20 내지 180 sccm의 플로우 레이트로 제공되고, CH3F는 약 20 내지 180 sccm의 플로우 레이트로 제공되고, CH2F2는 약 20 내지 180 sccm의 플로우 레이트로 제공되고, C4F8은 약 10 내지 100 sccm의 플로우 레이트로 제공되고, 그리고 O2는 약 5 내지 50 sccm의 플로우 레이트로 제공된다. 언급된 바와 같이, 제 2 조성은 SF6가 풍부하다. 예를 들어, 제 2 조성은 제 2 반응 물질 혼합물의 임의의 불활성 가스들을 제외하고, 약 1 내지 10 ％ SF6일 수도 있다. 이 백분율은 제 2 반응 물질 혼합물에 존재하는 비-불활성 종의 표준화된 체적 플로우 레이트들 (예를 들어, sccm) 에 기초하여 계산된다. 제 2 반응 물질 혼합물은 약 0.1 내지 3인 C:H의 원자비를 갖는다. 제 2 반응 물질 혼합물은 약 0.1 내지 5인 C:W의 원자비를 갖는다.
프로세싱 조건들의 제 2 세트가 프로세싱 조건 2A 및 프로세싱 조건 2B의 2 개의 별개의 세트들을 포함하는 경우들에서, 다음의 조건들이 사용된다. 프로세싱 조건 2A에서, SF6의 플로우 레이트는 약 0 내지 20 sccm이고, 금속 할라이드 (예를 들어, WF6) 의 플로우 레이트는 약 0.25 내지 5 sccm이고, CHF3의 플로우 레이트는 약 20 내지 180 sccm이고, CH3F의 플로우 레이트는 약 20 내지 180 sccm이고, CH2F2의 플로우 레이트는 약 20 내지 180 sccm이고, C4F8의 플로우 레이트는 약 10 내지 100 sccm이고, 그리고 O2의 플로우 레이트는 약 10 내지 150 sccm이다. 프로세싱 조건 2A에서, 제 2 반응 물질 혼합물은 약 0.1 내지 3인 C:H의 원자비를 갖고, 그리고 약 0.1 내지 5인 C:W의 원자비를 갖는다. 프로세싱 조건 2B에서, SF6의 플로우 레이트는 약 0 내지 3 sccm이고, 금속 할라이드 (예를 들어, WF6) 의 플로우 레이트는 약 0.25 내지 5 sccm이고, CHF3의 플로우 레이트는 약 20 내지 180 sccm이고, CH3F의 플로우 레이트는 약 20 내지 180 sccm이고, CH2F2의 플로우 레이트는 약 20 내지 180 sccm이고, C4F8의 플로우 레이트는 약 10 내지 100 sccm이고, 그리고 O2의 플로우 레이트는 약 10 내지 150 sccm이다. 프로세싱 조건 2B에서, 제 2 반응 물질 혼합물은 약 0.1 내지 3인 C:H의 원자비를 갖고, 그리고 약 3 내지 15인 C:W의 원자비를 갖는다. 일반적으로 말하면, 2A의 프로세싱 조건들은 2B의 프로세싱 조건들과 비교하여 더 높은 C4F8 플로우, 더 높은 CH2F2 플로우, 및 더 낮은 O2 플로우를 제공할 수도 있다. 대안적으로 또는 부가적으로, 2A의 프로세싱 조건들은 2B의 프로세싱 조건들과 비교하여, 더 큰 SF6 플로우 및/또는 더 낮은 C:W의 비를 제공할 수도 있다.
프로세싱 조건들의 제 2 세트는 약 50 내지 2,000 ㎑, 예를 들어 약 400 ㎑의 제 1 주파수 (예를 들어, 저 주파수), 및 약 20 내지 100 ㎒, 예를 들어 약 60 ㎒의 제 2 주파수 (예를 들어, 고 주파수) 를 갖는 듀얼 주파수에서 플라즈마를 생성한다. 더 낮은 주파수 (예를 들어, 400 ㎑ 또는 유사한 주파수) 는 약 13 내지 60 ㎾의 전력으로 제공된다. 이 전력 레벨은 약 18 내지 85 W/㎠의 전력 밀도와 관련된다. 더 높은 주파수 (예를 들어, 60 ㎒ 또는 유사한 주파수) 는 약 3.5 내지 12 ㎾의 전력으로 제공된다. 이 전력 레벨은 약 4.9 내지 17 W/㎠의 전력 밀도와 관련된다. 프로세싱 조건들의 제 2 세트는 약 15 내지 30 mTorr의 압력을 제공한다. 프로세싱 조건들의 제 2 세트는 약 40 내지 80 ℃의 기판 지지부 온도를 제공한다. 프로세싱 조건들의 제 2 세트는 에칭 프로세스의 제 2 부분 동안, 예를 들어 피처들이 약 1 내지 1.5 ㎛의 시작 깊이로부터 약 적어도 3 ㎛, 예를 들어 약 5 ㎛의 종료 깊이까지 에칭되는 동안 사용된다.
도 2a의 동작 (208) 을 참조하면, 프로세싱 조건들의 제 3 세트는 제 3 조성을 갖는 제 3 반응 물질 혼합물을 제공한다. 예를 들어, SF6의 플로우 레이트는 약 0 내지 1 sccm이고, 금속 할라이드 (예를 들어, WF6) 의 플로우 레이트는 약 0.25 내지 10 sccm이고, CHF3의 플로우 레이트는 약 20 내지 150 sccm이고, CH3F의 레이트는 약 20 내지 150 sccm이고, CH2F2의 플로우 레이트는 약 20 내지 150 sccm이고, C4F8의 플로우 레이트는 약 20 내지 120 sccm이고, 그리고 O2의 플로우 레이트는 약 40 내지 120 sccm이다. 프로세싱 조건들의 제 3 세트에 대한 O2의 플로우 레이트는 프로세싱 조건들의 제 2 세트에 대한 O2의 플로우 레이트보다 적어도 약 10 내지 15 ％ 더 클 수도 있다. 제 3 조성은 제 3 반응 물질 혼합물의 임의의 불활성 가스들을 제외하고, 약 10 내지 15 ％ O2일 수도 있다. 이 백분율은 제 3 반응 물질 혼합물에 존재하는 비-불활성 종의 표준화된 체적 플로우 레이트들 (예를 들어, sccm) 에 기초하여 계산된다. 제 3 반응 물질 혼합물은 약 0.2 내지 20인 C:H의 원자비를 갖는다. 제 3 반응 물질 혼합물은 약 2 내지 20인 C:W의 원자비를 갖는다.
프로세싱 조건들의 제 3 세트는 약 50 내지 2,000 ㎑, 예를 들어 약 400 ㎑의 제 1 주파수 (예를 들어, 저 주파수), 및 약 20 내지 100 ㎒, 예를 들어 약 60 ㎒의 제 2 주파수 (예를 들어, 고 주파수) 를 갖는 듀얼 주파수에서 플라즈마를 생성한다. 더 낮은 주파수 (예를 들어, 400 ㎑ 또는 유사한 주파수) 는 약 13 내지 45 ㎾의 전력으로 제공된다. 이 전력 레벨은 약 18 내지 64 W/㎠의 전력 밀도와 관련된다. 더 높은 주파수 (예를 들어, 60 ㎒ 또는 유사한 주파수) 는 약 3.5 내지 8.6 ㎾의 전력으로 제공된다. 이 전력 레벨은 약 4.9 내지 12.2 W/㎠의 전력 밀도와 관련된다. 프로세싱 조건들의 제 3 세트는 약 15 내지 30 mTorr의 압력을 제공한다. 프로세싱 조건들의 제 3 세트는 약 40 내지 80 ℃의 기판 지지부 온도를 제공한다. 압력 및 기판 지지부 온도는 프로세싱 조건들의 상이한 세트들 사이에서 균일하거나 상이할 수도 있다. 프로세싱 조건들의 제 3 세트는 에칭 프로세스의 제 3 부분 동안, 예를 들어 피처들이 "오버에칭 (overetch)"되고 피처의 하단부에서 임계 직경 (critical diameter) 이 넓어지고/개방되는 동안 사용된다.
도 2a를 참조하면, 기판은 약 30 내지 90 분의 지속 기간 동안 동작들 (205 내지 208) 에서 플라즈마에 노출될 수도 있다.
도 2b는 도 1c 및 도 1d와 관련하여 기술된 바와 같이, 예를 들어, 에칭될 층들이 OPOP 스택을 포함하는 본 명세서의 다양한 실시 예들에 따른 고 종횡비 리세스된 피처들을 에칭하는 방법에 대한 플로우 차트를 제시한다. 도 2b의 방법은 도 2a의 방법과 유사하고, 간결성을 위해, 차이들만이 상세히 논의될 것이다. 동작들 (201 내지 205 및 209 내지 213) 에 관련된 상세들은 도 2a와 관련하여 논의된다.
도 2b의 실시 예에서, 프로세싱 조건들의 3 개의 상이한 세트들이 기판을 에칭하도록 사용되고, 동작 (226) 에서 프로세싱 조건들의 제 1 세트가 사용되고, 동작 (227) 에서 프로세싱 조건들의 제 2 세트가 사용되고, 그리고 동작 (228) 에서 프로세싱 조건들의 제 3 세트가 사용된다. 이들 프로세싱 조건들의 세트들은 이로 제한되지 않지만 에칭될 피처의 순간적인 깊이를 포함하는, 다양한 고려 사항들에 기초하여 최적화될 수도 있다. 예시적인 프로세싱 조건들의 세트들이 이하에 논의된다. 플라즈마는 동작들 (226 내지 228) 사이에 소화될 수도 있고 소화되지 않을 수도 있다. 프로세싱 조건들의 제 3 세트를 사용하여 기판이 에칭된 후, 도 2b의 방법은 도 2a의 방법과 유사한 방식으로 계속된다.
도 1c 및 도 1d를 참조하면, 일 실시 예는 예를 들어 플로팅 게이트를 포함하는 반도체 디바이스를 형성하는 맥락에서, OPOP 스택 내의 리세스된 피처들을 에칭하는 것에 관한 것이다. 도 2b의 동작 (226) 을 참조하면, 프로세싱 조건들의 제 1 세트는 제 1 조성을 갖는 제 1 반응 물질 혼합물을 제공한다. 예를 들어, CH3F의 플로우 레이트는 약 20 내지 150 sccm이고, H2의 플로우 레이트는 약 20 내지 120 sccm이고, C4F8의 플로우 레이트는 약 20 내지 120 sccm이고, COS의 플로우 레이트는 약 2 내지 40 sccm이고, 그리고 금속 할라이드 (예를 들어, WF6) 의 플로우 레이트는 약 0.2 내지 10 sccm이다. 제 2 반응 물질 혼합물 및 제 3 반응 물질 혼합물과 비교하여, 제 1 반응 물질 혼합물은 더 높은 플로우 레이트/농도의 CH3F, C4F8, 및 COS를 가질 수도 있다. 제 1 반응 물질 혼합물은 약 0.2 내지 20인 C:H의 원자비를 갖는다. 제 1 반응 물질 혼합물은 약 2 내지 20인 C:W의 원자비를 갖는다.
프로세싱 조건들의 제 1 세트는 약 50 내지 2,000 ㎑, 예를 들어 약 400 ㎑의 제 1 주파수 (예를 들어, 저 주파수), 및 약 20 내지 100 ㎒, 예를 들어 약 60 ㎒의 제 2 주파수 (예를 들어, 고 주파수) 를 갖는 듀얼 주파수에서 플라즈마를 생성한다. 플라즈마는 약 5 내지 45 ㎾ (예를 들어, 약 7 내지 64 W/㎠) 의 전력을 사용하여 제 1 주파수에서, 그리고 약 3.5 내지 8.6 ㎾ (예를 들어, 약 4.9 내지 12.2 W/㎠) 의 전력을 사용하여 제 2 주파수에서 생성된다. 프로세싱 조건들의 제 1 세트는 약 15 내지 50 mTorr의 압력을 제공한다. 기판의 온도는 기판이 에칭 동안 포지셔닝되는 기판 지지부의 온도를 제어함으로써 간접적으로 제어될 수 있다. 프로세싱 조건들의 제 1 세트는 약 20 내지 60 ℃의 기판 지지부 온도를 제공한다. 프로세싱 조건들의 제 1 세트는 에칭 프로세스의 초기 부분 동안, 예를 들어 피처가 약 1 내지 1.5 ㎛의 깊이까지 에칭되는 동안 사용된다.
도 2b의 동작 (227) 을 참조하면, 프로세싱 조건들의 제 2 세트는 제 2 조성을 갖는 제 2 반응 물질 혼합물을 제공한다. 제 1 반응 물질 혼합물과 비교하여, 제 2 반응 물질 혼합물은 더 많은 양의 CF3I, HBr, C4F6, 및 CH2F2, 그리고 더 적은 양의 CH3F, C4F8, 및 COS를 갖는다. 예를 들어, CF3I의 플로우 레이트는 약 10 내지 50 sccm이다. HBr의 플로우 레이트는 약 2 내지 30 sccm이다. C4F6의 플로우 레이트는 약 10 내지 150 sccm이다. CH2F2의 플로우 레이트는 약 20 내지 150 sccm이다. 또한, 금속 할라이드 (예를 들어, WF6) 의 플로우 레이트는 약 0.1 내지 4 sccm이다. 제 2 반응 물질 혼합물은 약 0.2 내지 20인 C:H의 원자비를 갖는다. 제 2 반응 물질 혼합물은 약 0.2 내지 20인 C:W의 원자비를 갖는다.
프로세싱 조건들의 제 2 세트는 약 50 내지 2,000 ㎑, 예를 들어 약 400 ㎑의 제 1 주파수 (예를 들어, 저 주파수), 및 약 20 내지 100 ㎒, 예를 들어 약 60 ㎒의 제 2 주파수 (예를 들어, 고 주파수) 를 갖는 듀얼 주파수에서 플라즈마를 생성한다. 더 낮은 주파수 (예를 들어, 400 ㎑ 또는 유사한 주파수) 는 약 5 내지 45 ㎾의 전력으로 제공된다. 이 전력 레벨은 약 7 내지 64 W/㎠의 전력 밀도와 관련된다. 더 높은 주파수 (예를 들어, 60 ㎒ 또는 유사한 주파수) 는 약 3.5 내지 8.6 ㎾의 전력으로 제공된다. 이 전력 레벨은 약 4.9 내지 12.2 W/㎠의 전력 밀도와 관련된다. 프로세싱 조건들의 제 2 세트는 약 15 내지 50 mTorr의 압력을 제공한다. 프로세싱 조건들의 제 2 세트는 약 20 내지 60 ℃의 기판 지지부 온도를 제공한다. 프로세싱 조건들의 제 2 세트는 에칭 프로세스의 제 2 부분 동안, 예를 들어 피처들이 약 1.5 ㎛의 깊이로부터 약 5 ㎛의 깊이까지 에칭되는 동안 제공된다.
도 2b의 동작 (228) 을 참조하면, 프로세싱 조건들의 제 3 세트는 제 3 조성을 갖는 제 3 반응 물질 혼합물을 제공한다. 제 1 반응 물질 혼합물과 비교하여, 제 3 반응 물질 혼합물은 더 많은 양의 CF3I, HBr, C4F6, 및 CH2F2, 그리고 더 적은 양의 CH3F, C4F8, 및 COS를 갖는다. 제 3 반응 물질 혼합물은 제 2 반응 물질 혼합물과 동일할 수도 있다. 예를 들어, CF3I의 플로우 레이트는 약 10 내지 50 sccm이다. HBr의 플로우 레이트는 약 2 내지 30 sccm이다. C4F6의 플로우 레이트는 약 10 내지 150 sccm이다. CH2F2의 플로우 레이트는 약 20 내지 150 sccm이다. 제 3 반응 물질 혼합물은 약 0.5 내지 7인 C:H의 원자비를 갖는다. 제 3 반응 물질 혼합물은 약 2 내지 20인 C:W의 원자비를 갖는다.
프로세싱 조건들의 제 3 세트는 약 50 내지 2,000 ㎑, 예를 들어 약 400 ㎑의 제 1 주파수 (예를 들어, 저 주파수), 및 약 20 내지 100 ㎒, 예를 들어 약 60 ㎒의 제 2 주파수 (예를 들어, 고 주파수) 를 갖는 듀얼 주파수에서 플라즈마를 생성한다. 더 낮은 주파수 (예를 들어, 400 ㎑ 또는 유사한 주파수) 는 약 5 내지 45 ㎾의 전력으로 제공된다. 이 전력 레벨은 약 7 내지 64 W/㎠의 전력 밀도와 관련된다. 더 높은 주파수 (예를 들어, 60 ㎒ 또는 유사한 주파수) 는 약 3.5 내지 8.6 ㎾의 전력으로 제공된다. 이 전력 레벨은 약 4.9 내지 12.2 W/㎠의 전력 밀도와 관련된다. 프로세싱 조건들의 제 3 세트는 약 10 내지 30 mTorr의 압력을 제공한다. 프로세싱 조건들의 제 2 세트와 비교하여, 프로세싱 조건들의 제 3 세트는 더 낮은 압력을 제공한다. 프로세싱 조건들의 제 3 세트는 약 10 내지 60 ℃의 기판 지지부 온도를 제공한다. 프로세싱 조건들의 제 3 세트는 에칭 프로세스의 제 3 부분 동안, 예를 들어 피처들이 "오버에칭"되고 피처의 하단부에서 임계 직경이 넓어지고/개방되는 동안 제공된다. 동작들 (226 내지 228) 에서 기판을 에칭하는 동안, 기판은 약 2000 내지 5000 초의 지속 기간 동안 플라즈마에 노출된다. 프로세싱 조건들의 제 1 세트, 프로세싱 조건들의 제 2 세트, 및 프로세싱 조건들의 제 3 세트는 균일한 기판 지지부 온도를 제공할 수도 있다.
상기 열거된 다양한 프로세싱 조건들의 세트들은 관련된 반응 물질 혼합물에서 C:H의 비 및 C:W의 비에 대한 특정한 범위들을 언급한다. 이들 비들을 제어하는 것은 선택도 및 보우 제어의 튜닝을 허용한다. 이들 비들이 적절히 제어되지 않으면, 에칭 중단 및 캡핑을 야기할 수 있고, 이는 바람직하지 않다. 유사하게, 기판 온도를 적절히 제어하지 못하는 것은 이들 동일한 문제들을 야기할 수 있다.
본 명세서에 기술된 다양한 프로세싱 조건들과 조합하여, 에칭을 위한 반응 물질 혼합물에서 금속 할라이드 (예를 들어, WF6) 의 사용은 매우 수직인 에칭 프로파일, 낮은 보잉, 및 높은 정도의 에칭 선택도를 갖는 고 품질 에칭 결과들을 촉진한다. 이는 마스크 층을 용인할 수 없을 정도로 높은 두께로 스케일링할 필요 없이, 깊은, 고 종횡비 피처들의 형성을 허용한다. 프로세싱 조건들의 세트 각각 내의 다양한 프로세싱 조건들은 주어진 에칭 프로세스의 관련 부분에 대한 필요에 따라, 특정한 프로세싱 분위기들을 생성하도록 서로에 대해 밸런싱된다. 또한, 특정한 실시 예에 대한 프로세싱 조건들의 상이한 세트들은 목표된 고 품질 에칭 결과들을 생성하도록 서로에 대해 밸런싱된다. 화학 물질, 온도, 압력 및 플라즈마 조건들의 상호 작용은 종래의 에칭 방법들에 의해 달성될 수 없는 우수한 결과들을 산출한다.
본 명세서에 기술된 실시 예들은 종래의 에칭 방법들과 비교하여 20 내지 25 ％의 선택도 개선을 제공한다. 이론 또는 작용 메커니즘에 얽매이지 않고, 개시된 프로세싱 조건들과 조합하여 제공될 때, 금속 할라이드 (예를 들어, WF6) 가 마스크 층이 에칭되는 레이트를 절충하지 않고 (예를 들어, 상승시키지 않고), 재료들의 스택이 에칭되는 레이트를 상승시킨다고 여겨진다. 그 결과, 선택도가 개선된다. 또한, 개시된 프로세싱 조건들과 조합하여 제공될 때, 금속 할라이드가 부분적으로 에칭된 피처들의 측벽들을 패시베이팅하고, 이에 따라 바람직하지 않은 보우 성장을 방지하고 고 품질 수직 에칭 프로파일을 생성한다고 여겨진다.
장치
본 명세서에 기술된 방법들은 임의의 적절한 장치에 의해 수행될 수도 있다. 다양한 실시 예들에서, 적절한 장치는 플라즈마 프로세싱을 위해 구성된 프로세싱 챔버, 및 본 명세서에 기술된 방법들 중 임의의 방법들을 수행하도록 구성된 제어기를 포함한다. 상기 언급된 바와 같이, 본 명세서에 기술된 에칭 프로세스들을 수행하도록 사용될 수도 있는 예시적인 장치는 CA, Fremont 소재의 Lam Research Corporation으로부터 입수 가능한 반응성 이온 에칭 반응기들의 FLEX™ 제품군 및 VANTEX™ 제품군을 포함한다.
도 3a 내지 도 3c는 본 명세서에 기술된 에칭 동작들을 수행하기 위해 사용될 수도 있는 조정 가능한 갭 (gap) 용량 커플링 한정된 (confine) 무선 주파수 (radio frequency; RF) 플라즈마 반응기 (300) 의 일 실시 예를 예시한다. 도시된 바와 같이, 진공 챔버 (302) 는 하부 전극 (306) 을 하우징하는 내부 공간을 둘러싸는, 챔버 하우징 (304) 을 포함한다. 챔버 (302) 의 상부 부분에서 상부 전극 (308) 은 하부 전극 (306) 으로부터 수직으로 이격된다. 상부 전극 (308) 및 하부 전극 (306) 의 평면 표면들은 실질적으로 평행하고 그리고 전극들 사이의 수직 방향에 직교한다. 바람직하게 상부 전극 (308) 및 하부 전극 (306) 은 원형이고 수직 축에 대해 동축이다. 상부 전극 (308) 의 하부 표면은 하부 전극 (306) 의 상부 표면과 대면한다 (face). 이격된 대면 전극 표면들은 그 사이에 조정 가능한 갭 (310) 을 규정한다. 동작 동안, 하부 전극 (306) 은 RF 전력 공급부 (매칭부) (320) 에 의해 RF 전력이 공급된다. RF 전력은 RF 공급 도관 (322), RF 스트랩 (324) 및 RF 전력 부재 (326) 를 통해 하부 전극 (306) 에 공급된다. 접지 차폐부 (336) 는 하부 전극 (306) 에 더 균일한 RF 필드를 제공하도록 RF 전력 부재 (326) 를 둘러쌀 수도 있다. 전체 내용이 본 명세서에 참조로서 인용된, 공동으로 소유된 미국 특허 제 7,732,728 호에 기술된 바와 같이, 웨이퍼는 웨이퍼 포트 (382) 를 통해 삽입되고 프로세싱을 위해 하부 전극 (306) 상의 갭 (310) 내에 지지되고, 프로세스 가스가 갭 (310) 으로 공급되고 RF 전력에 의해 플라즈마 상태로 여기된다 (exite). 상부 전극 (308) 은 전력 공급되거나 (powered) 접지될 수 있다.
플라즈마 반응기 (300) 로 전달된 하나 이상의 종이 액체로서 저장되는 경우들에서, 수정된 가스 전달 시스템 (미도시) 이 사용될 수도 있다. 예를 들어, 수정된 가스 전달 시스템은 액체상 (liquid phase) 종을 기화하기 위한 하드웨어 (예를 들어, 버블러 (bubbler), 기화기, 등), 뿐만 아니라 반응 물질 전달을 구현하기 위한 적절한 배관 (plumbing) (예를 들어, 고온 가스 라인들 및 밸브들) 및 제어 장비 (예를 들어, 고온 질량 유량 제어기 (mass flow controller) 및/또는 액체 유량 제어기) 를 포함할 수도 있다.
도 3a 내지 도 3c에 도시된 실시 예에서, 하부 전극 (306) 은 하부 전극 지지 플레이트 (316) 상에 지지된다. 하부 전극 (306) 과 하부 전극 지지 플레이트 (316) 사이에 개재된 (interpose) 절연체 링 (314) 은 지지 플레이트 (316) 로부터 하부 전극 (306) 을 절연한다.
RF 바이어스 하우징 (330) 은 RF 바이어스 하우징 보울 (bowl) (332) 상의 하부 전극 (306) 을 지지한다. 보울 (332) 은 RF 바이어스 하우징 (330) 의 암 (arm) (334) 에 의해 챔버 벽 플레이트 (318) 의 개구부를 통해 도관 지지 플레이트 (338) 에 연결된다. 바람직한 실시 예에서, RF 바이어스 하우징 보울 (332) 및 RF 바이어스 하우징 암 (334) 은 일 컴포넌트로서 일체로 형성되지만, 암 (334) 및 보울 (332) 은 또한 함께 볼트 결합되거나 결합된 2 개의 별개의 컴포넌트들일 수 있다.
RF 바이어스 하우징 암 (334) 은 RF 전력을 통과시키기 위한 하나 이상의 중공형 통로들 및 설비들, 예컨대 하부 전극 (306) 의 후면 상의 공간에서 진공 챔버 (302) 외부로부터 진공 챔버 (302) 내부로 가스 냉각제, 액체 냉각제, RF 에너지, 리프트 핀 제어를 위한 케이블들, 전기적 모니터링 및 작동 신호들을 포함한다. RF 공급 도관 (322) 은 RF 바이어스 하우징 암 (334) 으로부터 절연되고, RF 바이어스 하우징 암 (334) 은 RF 전력 공급부 (320) 로의 RF 전력을 위한 리턴 경로를 제공한다. 설비 도관 (340) 은 설비 컴포넌트들을 위한 통로를 제공한다. 설비 컴포넌트들의 추가 상세들은 미국 특허 제 5,948,704 호 및 제 7,732,728 호에 기술되고 기술의 간략함을 위해 본 명세서에 도시되지 않았다. 갭 (310) 은 바람직하게 한정 (confinement) 링 어셈블리 또는 슈라우드 (미도시) 에 의해 둘러싸이고, 그 상세들은 본 명세서에 참조로서 인용된, 공동으로 소유된 공개된 미국 특허 제 7,740,736 호에서 발견될 수 있다. 진공 챔버 (302) 의 내부는 진공 포털 (380) 을 통해 진공 펌프에 연결함으로써 저압으로 유지된다.
도관 지지 플레이트 (338) 는 작동 메커니즘 (342) 에 부착된다. 작동 메커니즘의 세부 사항들은 본 명세서에 상기에 인용된, 공동으로 소유된 미국 특허 제 7,732,728 호에 기술된다. 서보 기계 모터, 스텝퍼 모터 등과 같은, 작동 메커니즘 (342) 은 예를 들어, 볼 스크루 및 볼 스크루를 회전시키기 위한 모터와 같은 스크루 기어 (346) 에 의해 수직 선형 베어링 (344) 에 부착된다. 갭 (310) 의 사이즈를 조정하기 위한 동작 동안, 작동 메커니즘 (342) 은 수직 선형 베어링 (344) 을 따라 이동한다. 도 3a는 작동 메커니즘 (342) 이 선형 베어링 (344) 상의 높은 포지션에 있어, 작은 갭 (310a) 을 발생시킬 때의 배열 (arrangement) 을 예시한다. 도 3b는 작동 메커니즘 (342) 이 선형 베어링 (344) 상의 중간 포지션에 있을 때의 배열을 예시한다. 도시된 바와 같이, 하부 전극 (306), RF 바이어스 하우징 (330), 도관 지지 플레이트 (338), RF 전력 공급부 (320) 는 모두 챔버 하우징 (304) 및 상부 전극 (308) 에 대해 하부로 이동하여, 중간 사이즈의 갭 (310b) 을 발생시킨다.
도 3c는 작동 메커니즘 (342) 이 선형 베어링 상의 낮은 포지션에 있을 때의 큰 갭 (310c) 을 예시한다. 바람직하게, 상부 전극 (308) 및 하부 전극 (306) 은 갭 조정 동안 동축으로 유지되고 그리고 갭에 걸친 상부 전극 및 하부 전극의 대면 표면들은 평행하게 유지된다.
이 실시 예는 예를 들어, 300 ㎜ 웨이퍼들 또는 평판 디스플레이들과 같은 큰 직경의 기판에 걸쳐 균일한 에칭을 유지하기 위해, 조정될 다단계 프로세스 레시피들 (BARC, HARC, 및 STRIP 등) 동안 CCP 챔버 (302) 내 하부 전극 (306) 과 상부 전극 (308) 사이의 갭 (310) 을 허용한다. 특히, 이 챔버는 하부 전극 (306) 과 상부 전극 (308) 사이에 조정 가능한 갭을 제공하기 위해 필요한 선형 운동을 허용하는 기계적 배열에 속한다.
도 3a는 도관 지지 플레이트 (338) 에 대한 근위 단부에서 그리고 챔버 벽 플레이트 (318) 의 단차진 (stepped) 플랜지 (328) 에 대한 원위 단부에서 시일링된 (seal) 측방향으로 편향된 (deflect) 벨로우즈 (bellows) (350) 를 예시한다. 단차진 플랜지의 내경은 RF 바이어스 하우징 암 (334) 이 통과하는 챔버 벽 플레이트 (318) 내에 개구부 (312) 를 규정한다. 벨로우즈 (350) 의 원위 단부는 클램프 링 (352) 에 의해 클램핑된다.
측방향으로 편향된 벨로우즈 (350) 는 RF 바이어스 하우징 (330), 도관 지지 플레이트 (338) 및 작동 메커니즘 (342) 의 수직 이동을 허용하는 동안 진공 시일을 제공한다. RF 바이어스 하우징 (330), 도관 지지 플레이트 (338) 및 작동 메커니즘 (342) 은 캔틸레버 어셈블리 (cantilever assembly) 로 지칭될 수 있다. 바람직하게, RF 전력 공급부 (320) 는 캔틸레버 어셈블리와 함께 이동하고 그리고 도관 지지 플레이트 (338) 에 부착될 수 있다. 도 3b는 캔틸레버 어셈블리가 중간 포지션에 있을 때 중립 포지션에 있는 벨로우즈 (350) 를 도시한다. 도 3c는 캔틸레버 어셈블리가 낮은 포지션에 있을 때 측방향으로 편향된 벨로우즈 (350) 를 도시한다.
래비린스 (labyrinth) 시일 (348) 이 벨로우즈 (350) 와 플라즈마 프로세싱 챔버 하우징 (304) 의 내부 사이에 입자 배리어를 제공한다. 고정된 차폐부 (356) 는 이동식 차폐 플레이트 (358) 가 캔틸레버 어셈블리의 수직 이동을 수용하도록 수직으로 이동하는 래비린스 홈 (groove) (360) (슬롯) 을 제공하기 위해 챔버 벽 플레이트 (318) 에서 챔버 하우징 (304) 의 내측 벽 내부에 고정되게 부착된다. 이동식 차폐 플레이트 (358) 의 외측 부분은 하부 전극 (306) 의 모든 수직 포지션들에서 슬롯 내에 남아 있다.
도시된 실시 예에서, 래비린스 시일 (348) 은 래비린스 홈 (360) 을 규정하는 챔버 벽 플레이트 (318) 내의 개구부 (312) 의 주변부에서 챔버 벽 플레이트 (318) 의 내측 표면에 부착된 고정된 차폐부 (356) 를 포함한다. 이동식 차폐 플레이트 (358) 는 부착되고 RF 바이어스 하우징 암 (334) 으로부터 방사상으로 연장하고, 여기서 암 (334) 은 챔버 벽 플레이트 (318) 내의 개구부 (312) 를 통과한다. 이동식 차폐 플레이트 (358) 는 제 1 갭만큼 고정된 차폐부 (356) 로부터 이격되고 그리고 제 2 갭만큼 챔버 벽 플레이트 (318) 의 내부 표면으로부터 이격되는 동안 래비린스 홈 (360) 내로 연장하여, 캔틸레버 어셈블리로 하여금 수직으로 이동하게 한다. 래비린스 시일 (348) 은 진공 챔버 내부 (305) 로 벨로우즈 (350) 로부터 쪼개진 (spall) 입자들의 마이그레이션 (migration) 이 진공 챔버 내부 (305) 로 들어가는 것을 차단하고 그리고 라디칼들이 후속하여 쪼개지는 증착물들을 형성할 수 있는 벨로우즈 (350) 로 프로세스 가스 플라즈마로부터의 라디칼들이 마이그레이팅하는 것을 차단한다.
도 3a는 캔틸레버 어셈블리가 높은 포지션 (작은 갭 (310a)) 에 있을 때 RF 바이어스 하우징 암 (334) 위의 래비린스 홈 (360) 의 더 높은 포지션에 있는 이동식 차폐 플레이트 (358) 를 도시한다. 도 3c는 캔틸레버 어셈블리가 낮은 포지션 (큰 갭 (310c)) 에 있을 때 RF 바이어스 하우징 암 (334) 위의 래비린스 홈 (360) 의 더 낮은 포지션에 있는 이동식 차폐 플레이트 (358) 를 도시한다. 도 3b는 캔틸레버 어셈블리가 중간 포지션 (중간 갭 (310b)) 에 있을 때 래비린스 홈 (360) 내의 중립 또는 중간 포지션에 있는 이동식 차폐 플레이트 (358) 를 도시한다. 래비린스 시일 (348) 이 RF 바이어스 하우징 암 (334) 을 중심으로 대칭인 것으로 도시되지만, 다른 실시 예들에서, 래비린스 시일 (348) 은 RF 바이어스 암 (334) 을 중심으로 비대칭적일 수도 있다.
도 3a 내지 도 3c에 도시된 장치는 본 명세서에 기술된 방법들을 수행하도록 구성된 제어기를 포함한다. 일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치 (electronics) 와 통합될 수도 있다. 전자 장치는 시스템들 또는 시스템의 서브 파트들 또는 다양한 컴포넌트들을 제어할 수도 있는 "제어기 (controller)"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및/또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, 무선 주파수 (RF) 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 위치 및 동작 설정들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 가능하게 하고, 엔드포인트 측정들을 가능하게 하는, 등을 하는 다양한 집적 회로들, 로직, 메모리 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), 주문형 반도체 (Application Specific Integrated Circuits; ASICs) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기와 통신하는 또는 시스템과 통신하는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들 및/또는 웨이퍼의 다이들 (dies) 의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 팹 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 이산 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
제한 없이, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 (spin-rinse) 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, 물리적 기상 증착 (physical vapor deposition; PVD) 챔버 또는 모듈, 화학적 기상 증착 (chemical vapor deposition; CVD) 챔버 또는 모듈, 원자 층 증착 (atomic layer deposition; ALD) 챔버 또는 모듈, 원자 층 에칭 (atomic layer etch; ALE) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈 및 반도체 웨이퍼들의 제작 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상기 주지된 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
결론
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 상세들로 제한되지 않을 것이다.

Claims (34)

  1. 기판 상의 메모리 홀을 에칭하기 위한 방법에 있어서,
    (a) 프로세싱 챔버 내에 기판을 수용하는 단계로서, 상기 기판은 스택으로 제공된 제 1 재료와 제 2 재료의 교번하는 층들, 및 상기 스택 위에 포지셔닝된 마스크 층을 포함하고, 상기 마스크 층은 리세스된 피처가 상기 스택 내에 에칭될 개구부를 포함하도록 패터닝되고, 상기 리세스된 피처는 메모리 홀을 형성하는, 상기 기판 수용 단계;
    (b) 상기 프로세싱 챔버 내에 플라즈마를 생성하고, 상기 기판을 상기 플라즈마에 노출하고, 그리고 프로세싱 조건들의 제 1 세트, 프로세싱 조건들의 제 2 세트, 및 프로세싱 조건들의 제 3 세트를 사용하여 상기 마스크 층의 상기 개구부에서 상기 스택 내로 상기 리세스된 피처를 에칭하는 단계로서,
    상기 프로세싱 조건들의 제 1 세트는 상기 리세스된 피처를 제 1 깊이까지 에칭하도록 제 1 반응 물질 혼합물을 제공하고,
    상기 프로세싱 조건들의 제 2 세트는 상기 리세스된 피처를 상기 제 1 깊이로부터 제 2 깊이까지 에칭하도록 제 2 반응 물질 혼합물을 제공하고,
    상기 프로세싱 조건들의 제 3 세트는 상기 리세스된 피처를 최종 깊이까지 에칭하도록 제 3 반응 물질 혼합물을 제공하고, 상기 제 1 반응 물질 혼합물, 상기 제 2 반응 물질 혼합물, 및 상기 제 3 반응 물질 혼합물 중 적어도 하나는 금속 할라이드를 포함하는, 상기 플라즈마 생성, 플라즈마 노출, 및 리세스된 피처 에칭 단계; 및
    (c) 상기 플라즈마를 소화하고 상기 프로세싱 챔버로부터 상기 기판을 언로딩하는 (unload) 단계를 포함하는, 메모리 홀 에칭 방법.
  2. 제 1 항에 있어서,
    상기 제 1 재료는 실리콘 옥사이드이고 그리고 상기 제 2 재료는 실리콘 나이트라이드인, 메모리 홀 에칭 방법.
  3. 제 1 항에 있어서,
    상기 제 1 깊이는 약 1 내지 1.5 ㎛이고, 그리고 상기 제 2 깊이는 적어도 약 3 ㎛인, 메모리 홀 에칭 방법.
  4. 제 2 항에 있어서,
    상기 프로세싱 조건들의 제 1 세트는,
    (i) CH2F2, O2, 및 WF6를 포함하는 제 1 조성을 갖는 상기 제 1 반응 물질 혼합물,
    (ii) 약 50 내지 2,000 ㎑의 제 1 플라즈마 생성 주파수, 및
    (iii) 상기 제 1 플라즈마 생성 주파수에서 약 18 내지 64 W/㎠의 제 1 플라즈마 생성 전력 밀도를 제공하는, 메모리 홀 에칭 방법.
  5. 제 4 항에 있어서,
    상기 제 1 조성은 CHF3, CH3F, SF6, 및 C4F8을 더 포함하는, 메모리 홀 에칭 방법.
  6. 제 4 항에 있어서,
    상기 제 1 조성은 상기 제 1 조성 내 임의의 불활성 가스들을 제외하고, 체적으로 약 15 내지 40 ％의 CH2F2를 포함하는, 메모리 홀 에칭 방법.
  7. 제 2 항에 있어서,
    상기 프로세싱 조건들의 제 2 세트는,
    (i) CH2F2, WF6, SF6, C4F8, 및 O2를 포함하는 제 2 조성을 갖는 상기 제 2 반응 물질 혼합물,
    (ii) 약 50 내지 2,000 ㎑의 제 2 플라즈마 생성 주파수 및 약 20 내지 1000 ㎒의 제 3 플라즈마 생성 주파수, 및
    (iii) 상기 제 2 플라즈마 생성 주파수에서 약 18 내지 85 W/㎠의 제 2 플라즈마 생성 전력 밀도, 및 상기 제 3 플라즈마 생성 주파수에서 약 4.9 내지 17 W/㎠의 제 3 플라즈마 생성 전력 밀도를 제공하는, 메모리 홀 에칭 방법.
  8. 제 7 항에 있어서,
    상기 제 2 조성은 CHF3 및 CH3F를 더 포함하는, 메모리 홀 에칭 방법.
  9. 제 7 항에 있어서,
    상기 제 2 조성은 상기 제 2 조성 내 임의의 불활성 가스들을 제외하고, 체적으로 약 1 내지 10 ％의 SF6를 포함하는, 메모리 홀 에칭 방법.
  10. 제 7 항에 있어서,
    상기 제 2 조성은 조성 2A와 조성 2B 사이를 순환하고, 상기 조성 2A는 상기 조성 2B와 비교하여 더 높은 농도의 C4F8 및 CH2F2를 갖고, 그리고 상기 조성 2A는 상기 조성 2B와 비교하여 더 낮은 농도의 O2를 갖는, 메모리 홀 에칭 방법.
  11. 제 2 항에 있어서,
    상기 프로세싱 조건들의 제 3 세트는,
    (i) CH2F2, WF6, C4F8, 및 O2를 포함하는 제 3 조성을 갖는 상기 제 3 반응 물질 혼합물,
    (ii) 약 50 내지 2,000 ㎑의 제 4 플라즈마 생성 주파수 및 약 20 내지 100 ㎒의 제 5 플라즈마 생성 주파수, 및
    (iii) 상기 제 4 플라즈마 생성 주파수에서 약 18 내지 64 W/㎠의 제 4 플라즈마 생성 전력 밀도, 및 상기 제 5 플라즈마 생성 주파수에서 약 4.9 내지 12.2 W/㎠의 제 5 플라즈마 생성 전력 밀도를 제공하는, 메모리 홀 에칭 방법.
  12. 제 11 항에 있어서,
    상기 제 3 조성은 CHF3 및 CH3F를 더 포함하는, 메모리 홀 에칭 방법.
  13. 제 2 항에 있어서,
    상기 제 1 반응 물질 혼합물은 제 1 조성을 포함하고, 상기 제 2 반응 물질 혼합물은 제 2 조성을 포함하고, 그리고 상기 제 3 반응 물질 혼합물은 제 3 조성을 포함하는, 메모리 홀 에칭 방법.
  14. 제 13 항에 있어서,
    상기 제 1 조성은 상기 제 2 조성 및 상기 제 3 조성과 비교하여 더 높은 농도의 CH2F2를 갖는, 메모리 홀 에칭 방법.
  15. 제 13 항에 있어서,
    상기 제 2 조성은 상기 제 1 조성 및 상기 제 3 조성보다 더 높은 농도의 SF6를 갖는, 메모리 홀 에칭 방법.
  16. 제 13 항에 있어서,
    상기 제 3 조성은 상기 제 2 조성보다 더 높은 농도의 O2를 갖는, 메모리 홀 에칭 방법.
  17. 제 2 항에 있어서,
    상기 프로세싱 조건들의 제 1 세트는 약 50 내지 2,000 ㎑의 단일 플라즈마 생성 주파수만을 사용하여 플라즈마 생성을 제공하는, 메모리 홀 에칭 방법.
  18. 제 2 항에 있어서,
    상기 프로세싱 조건들의 제 1 세트, 상기 프로세싱 조건들의 제 2 세트, 및 상기 프로세싱 조건들의 제 3 세트는 약 15 내지 45 mTorr의 프로세싱 압력을 각각 제공하는, 메모리 홀 에칭 방법.
  19. 제 2 항에 있어서,
    상기 프로세싱 조건들의 제 1 세트, 상기 프로세싱 조건들의 제 2 세트, 및 상기 프로세싱 조건들의 제 3 세트는 약 30 내지 80 ℃의 기판 지지부 온도를 각각 제공하는, 메모리 홀 에칭 방법.
  20. 제 1 항에 있어서,
    상기 프로세싱 조건들의 제 3 세트는 상기 리세스된 피처의 하단부에서 임계 직경 (critical diameter) 의 증가를 발생시키는, 메모리 홀 에칭 방법.
  21. 제 13 항에 있어서,
    (1) 상기 제 1 조성은 약 0.1 내지 3의 C:H의 비를 포함하고,
    (2) 상기 제 2 조성은 약 0.1 내지 3의 C:H의 비를 포함하고, 그리고/또는
    (3) 상기 제 3 조성은 약 0.2 내지 20의 C:H의 비를 포함하는 조건들 중 적어도 하나가 만족되는, 메모리 홀 에칭 방법.
  22. 제 13 항에 있어서,
    (1) 상기 제 1 조성은 약 0.1 내지 0.5의 C:W의 비를 포함하고,
    (2) 상기 제 2 조성은 약 0.1 내지 5의 C:W의 비를 포함하고, 그리고/또는
    (3) 상기 제 3 조성은 약 2 내지 20의 C:W의 비를 포함하는 조건들 중 적어도 하나가 만족되는, 메모리 홀 에칭 방법.
  23. 제 1 항에 있어서,
    상기 제 1 재료는 실리콘 옥사이드이고 그리고 상기 제 2 재료는 폴리실리콘인, 메모리 홀 에칭 방법.
  24. 제 23 항에 있어서,
    상기 프로세싱 조건들의 제 1 세트는,
    (i) CH3F, H2, C4F8, COS, 및 WF6를 포함하는 제 1 조성을 갖는 상기 제 1 반응 물질 혼합물,
    (ii) 약 50 내지 2,000 ㎑의 제 1 플라즈마 생성 주파수, 및 약 20 내지 100 ㎒의 제 2 플라즈마 생성 주파수, 및
    (iii) 상기 제 1 플라즈마 생성 주파수에서 약 7 내지 64 W/㎠의 제 1 플라즈마 생성 전력 밀도, 및 상기 제 2 플라즈마 생성 주파수에서 약 4.9 내지 12.2 W/㎠의 제 2 플라즈마 생성 전력 밀도를 제공하는, 메모리 홀 에칭 방법.
  25. 제 23 항에 있어서,
    상기 프로세싱 조건들의 제 2 세트는,
    (i) CF3I, HBr, C4F6, CH2F2, H2, 및 WF6를 포함하는 제 2 조성을 갖는 상기 제 2 반응 물질 혼합물,
    (ii) 약 50 내지 2,000 ㎑의 제 3 플라즈마 생성 주파수 및 약 20 내지 100 ㎒의 제 4 플라즈마 생성 주파수, 및
    (iii) 상기 제 3 플라즈마 생성 주파수에서 약 7 내지 64 W/㎠의 제 3 플라즈마 생성 전력 밀도, 및 상기 제 4 플라즈마 생성 주파수에서 약 4.9 내지 12.2 W/㎠의 제 4 플라즈마 생성 전력 밀도를 제공하는, 메모리 홀 에칭 방법.
  26. 제 23 항에 있어서,
    상기 프로세싱 조건들의 제 3 세트는,
    (i) CF3I, HBr, C4F6, 및 CH2F2를 포함하는 제 3 조성을 갖는 상기 제 3 반응 물질 혼합물,
    (ii) 약 50 내지 2,000 ㎑의 제 5 플라즈마 생성 주파수 및 약 20 내지 100 ㎒의 제 6 플라즈마 생성 주파수, 및
    (iii) 상기 제 5 플라즈마 생성 주파수에서 약 7 내지 64 W/㎠의 제 5 플라즈마 생성 전력 밀도, 및 상기 제 6 플라즈마 생성 주파수에서 약 4.9 내지 12.2 W/㎠의 제 6 플라즈마 생성 전력 밀도를 제공하는, 메모리 홀 에칭 방법.
  27. 제 23 항에 있어서,
    상기 프로세싱 조건들의 제 2 세트는 약 15 내지 50 mTorr의 프로세싱 압력을 제공하고, 상기 프로세싱 조건들의 제 3 세트는 약 10 내지 30 mTorr의 프로세싱 압력을 제공하고, 그리고 상기 프로세싱 조건들의 제 2 세트의 상기 프로세싱 압력은 상기 프로세싱 조건들의 제 3 세트의 상기 프로세싱 압력보다 더 높은, 메모리 홀 에칭 방법.
  28. 제 23 항에 있어서,
    상기 제 1 반응 물질 혼합물은 제 1 조성을 포함하고, 상기 제 2 반응 물질 혼합물은 제 2 조성을 포함하고, 그리고 상기 제 3 반응 물질 혼합물은 제 3 조성을 포함하는, 메모리 홀 에칭 방법.
  29. 제 28 항에 있어서,
    상기 제 1 조성은 상기 제 2 조성 및 상기 제 3 조성보다 더 높은 농도의 CH3F, C4F8, 및 COS를 갖는, 메모리 홀 에칭 방법.
  30. 제 28 항에 있어서,
    상기 제 2 조성은 상기 제 1 조성보다 더 높은 농도의 CF3I, HBr, C4F6 및 CH2F2를 갖는, 메모리 홀 에칭 방법.
  31. 제 23 항에 있어서,
    상기 프로세싱 조건들의 제 1 세트, 상기 프로세싱 조건들의 제 2 세트, 및 상기 프로세싱 조건들의 제 3 세트는 약 20 내지 60 ℃의 기판 지지부 온도를 각각 제공하는, 메모리 홀 에칭 방법.
  32. 제 28 항에 있어서,
    (1) 상기 제 1 조성은 약 0.2 내지 20의 C:H의 비를 포함하고,
    (2) 상기 제 2 조성은 약 0.2 내지 20의 C:H의 비를 포함하고, 그리고/또는
    (3) 상기 제 3 조성은 약 0.5 내지 7의 C:H의 비를 포함하는 조건들 중 적어도 하나가 만족되는, 메모리 홀 에칭 방법.
  33. 제 28 항에 있어서,
    (1) 상기 제 1 조성은 약 2 내지 20의 C:W의 비를 포함하고,
    (2) 상기 제 2 조성은 약 0.2 내지 20의 C:W의 비를 포함하고, 그리고/또는
    (3) 상기 제 3 조성은 약 2 내지 20의 C:W의 비를 포함하는 조건들 중 적어도 하나가 만족되는, 메모리 홀 에칭 방법.
  34. 기판을 에칭하기 위한 장치에 있어서,
    프로세싱 챔버;
    상기 프로세싱 챔버로의 유입구;
    상기 프로세싱 챔버로의 유출구;
    에칭 동안 기판을 지지하도록 구성된, 상기 프로세싱 챔버 내의 기판 지지부;
    상기 프로세싱 챔버 내에 플라즈마를 생성하도록 구성된 플라즈마 생성기; 및
    본 명세서에 청구되거나 달리 기술된 방법들 중 임의의 방법들을 사용하여 상기 기판의 에칭을 유발하도록 구성된 제어기를 포함하는, 기판 에칭 장치.
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