JP7296912B2 - 基板処理方法及び基板処理装置 - Google Patents

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Description

本開示は、基板処理方法及び基板処理装置に関する。
基板上のシリコン膜をエッチングすることにより、フィン形状のシリコン酸化膜又はシリコン窒化膜を形成するプロセス、例えば、ダブルパターニングが知られている。また、エッチングにおいて選択比を向上させるために、堆積性のガスを用いて保護膜を形成することが知られている。
特開２０１３－１１０１３９号公報 特開２０１０－１５３７０２号公報
本開示は、高選択比かつ高エッチングレートでシリコンをエッチングすることができる基板処理方法及び基板処理装置を提供する。
本開示の一態様による基板処理方法は、基板処理装置における基板処理方法であって、シリコンのみからなる第１の膜と、シリコンを含む第２の膜とを有する基板を提供する工程と、ハロゲン含有ガスと、シリコン含有ガスとを含み、酸素含有ガスを含まない混合ガスにより生成したプラズマによって、第１の膜をエッチングする工程と、を有する。
本開示によれば、高選択比かつ高エッチングレートでシリコンをエッチングすることができる。
図１は、本開示の一実施形態におけるプラズマ処理システムの一例を示す図である。 図２は、本実施形態における基板のエッチングの進み方の一例を示す図である。 図３は、本実施形態におけるエッチング処理の一例を示すフローチャートである。 図４は、実験結果の一例を示す図である。
以下に、開示する基板処理方法及び基板処理装置の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態により開示技術が限定されるものではない。
基板上のシリコン膜をエッチングすることにより、フィン形状のシリコン酸化膜又はシリコン窒化膜を形成するプロセスでは、高選択比のエッチング条件でシリコン膜をエッチングすることが望ましい。また、フィン形状の膜と下地膜とが異なる材質である場合、フィン形状の膜のみならず下地膜に対しても高い選択比を取ることが望まれる。例えばフィン形状の膜がシリコン窒化膜であり下地膜がシリコン酸化膜である場合、シリコン窒化膜のみならずシリコン酸化膜に対しても高い選択比を取ることが望まれる。また、フィン形状の膜と下地膜との隅部までシリコン膜をエッチングにより除去することが求められるため、等方性エッチングが必要とされる。このため、縦方向の選択比のみならず、横方向の選択比も求められる。すなわち、オーバーエッチングを行った際のフィン形状の膜（例えばシリコン窒化膜）のＣＤ（Critical Dimension）ロス抑制も求められる。
また、選択比を向上させるために、堆積性のガスを用いて非エッチング膜（例えばシリコン窒化膜）に保護膜を形成する場合、保護膜は被エッチング膜（例えばシリコン膜）にも形成される。従って、被エッチング膜のエッチングレートの低下が生じうる。つまり、エッチング時間が増加するため、生産性が低下する。また、フィン形状の膜を形成する場合、エッチング時間の増加によりフィン形状の膜の側部のサイドエッチの増加が生じ、所望の形状とならない虞がある。そこで、高選択比かつ高エッチングレートでシリコンをエッチングすることが期待されている。
［プラズマ処理システム１の構成］
図１は、本開示の一実施形態におけるプラズマ処理システムの一例を示す図である。図１に示すように、一実施形態において、プラズマ処理システム１は、プラズマ処理装置１０及び制御部１００を含む。プラズマ処理装置１０は、ＩＣＰ（Inductively Coupled Plasma）方式のプラズマ処理装置であり、プラズマ処理チャンバ１１、ガス供給部５０、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電力供給部３００及び排気システム１５を含む。また、プラズマ処理装置１０は、基板支持部２０、ガス導入口４１及びアンテナ６２を含む。基板支持部２０は、プラズマ処理チャンバ１１内のプラズマ処理空間１１ｓの下部領域に配置される。ガス導入口４１は、プラズマ処理チャンバ１１の側壁に取り付けられる。アンテナ６２は、プラズマ処理チャンバ１１（誘電体窓６１）の上部又は上方に配置される。
基板支持部２０は、プラズマ処理空間１１ｓにおいて基板Ｗを支持するように構成される。一実施形態において、基板支持部２０は、下部電極２１、静電チャック２２、及びエッジリング２３を含む。静電チャック２２は、下部電極２１上に配置され、静電チャック２２の上面で基板Ｗを支持するように構成される。下部電極２１は、バイアス電極として機能する。エッジリング２３は、下部電極２１の周縁部上面において基板Ｗを囲むように配置される。また、図示は省略するが、一実施形態において、基板支持部２０は、静電チャック２２及び基板Ｗのうち少なくとも１つをターゲット温度に調節するように構成される温調モジュールを含んでもよい。温調モジュールは、ヒータ、流路、又はこれらの組み合わせを含んでもよい。流路には、冷媒、伝熱ガスのような温調流体が流れる。
ガス導入口４１は、ガス供給部５０からの１又はそれ以上の処理ガスをプラズマ処理空間１１ｓに供給するように構成される。ガス供給部５０は、１又はそれ以上のガスソース５１、１又はそれ以上の流量制御器５２、バルブ５３、配管５４、及び、フロースプリッタ（ガス流量分配部）５５を含んでもよい。一実施形態において、ガス供給部５０は、１又はそれ以上の処理ガスを、それぞれに対応したガスソース５１からそれぞれに対応の流量制御器５２及びバルブ５３、並びに、配管５４及びフロースプリッタ５５を介してガス導入口４１に供給するように構成される。各流量制御器５２は、例えばマスフローコントローラ（ＭＦＣ：Mass Flow Controller）又は圧力制御式の流量制御器を含んでもよい。
ＲＦ電力供給部３００は、ＲＦ電力、例えば１又はそれ以上のＲＦ信号を、下部電極２１及びアンテナ６２に供給するように構成される。これにより、プラズマ処理空間１１ｓに供給された１又はそれ以上の処理ガスからプラズマが生成される。従って、ＲＦ電力供給部３００は、プラズマ処理チャンバにおいて１又はそれ以上の処理ガスからプラズマを生成するように構成されるプラズマ生成部の少なくとも一部として機能し得る。一実施形態において、ＲＦ電力供給部３００は、第１のＲＦ電力供給部７１及び第２のＲＦ電力供給部３０を含む。
第１のＲＦ電力供給部７１は、第１のＲＦ生成部及び第１の整合回路を含む。一実施形態において、第１のＲＦ電力供給部７１は、第１のＲＦ信号を第１のＲＦ生成部から第１の整合回路を介してアンテナ６２に供給するように構成される。一実施形態において、第１のＲＦ信号は、２７ＭＨｚ～１００ＭＨｚの範囲内の周波数を有するソースＲＦ信号である。
第２のＲＦ電力供給部３０は、第２のＲＦ生成部及び第２の整合回路を含む。一実施形態において、第２のＲＦ電力供給部３０は、第２のＲＦ信号を第２のＲＦ生成部から第２の整合回路を介して下部電極２１に供給するように構成される。一実施形態において、第２のＲＦ信号は、４００ｋＨｚ～１３．５６ＭＨｚの範囲内の周波数を有するバイアスＲＦ信号である。
アンテナ６２は、同軸上に配置された外側コイル６２１および内側コイル６２２を有する。内側コイル６２２は、プラズマ処理チャンバ１１の中心軸を囲むように配置される。外側コイル６２１は、内側コイル６２２を囲むように内側コイル６２２の周囲に配置される。外側コイル６２１は、第１のＲＦ電力供給部７１が接続された一次コイルとして機能する。一実施形態において、外側コイル６２１は、平面コイルであり、略円形の渦巻き状に形成される。内側コイル６２２は、一次コイルと誘導結合する二次コイルとして機能する。すなわち、内側コイル６２２は、第１のＲＦ電力供給部７１に接続されていない。一実施形態において、内側コイル６２２は、平面コイルであり、略円形のリング状に形成される。一実施形態において、内側コイル６２２は、可変コンデンサに接続され、可変コンデンサの容量を制御することによって、内側コイル６２２に流れる電流の向きや大きさが制御される。外側コイル６２１および内側コイル６２２は、同じ高さに配置されてもよく、異なる高さに配置されてもよい。一実施形態において、内側コイル６２２は、外側コイル６２１より低い位置に配置される。
排気システム１５は、例えばプラズマ処理チャンバ１１の底部に設けられた排気口１３に接続され得る。排気システム１５は、圧力弁及び真空ポンプを含んでもよい。真空ポンプは、ターボ分子ポンプ、粗引きポンプ又はこれらの組み合わせを含んでもよい。
一実施形態において、制御部１００は、本開示において述べられる種々の工程をプラズマ処理装置１０に実行させるコンピュータ実行可能な命令を処理する。制御部１００は、ここで述べられる種々の工程を実行するようにプラズマ処理装置１０の各要素を制御するように構成され得る。一実施形態において、制御部１００の一部又は全てがプラズマ処理装置１０に含まれてもよい。制御部１００は、例えばコンピュータ１０１を含んでもよい。コンピュータ１０１は、例えば、処理部（ＣＰＵ：Central Processing Unit）１０２、記憶部１０３、及び通信インターフェース１０４を含んでもよい。処理部１０２は、記憶部１０３に格納されたプログラムに基づいて種々の制御動作を行うように構成され得る。記憶部１０３は、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）、又はこれらの組み合わせを含んでもよい。通信インターフェース１０４は、ＬＡＮ（Local Area Network）等の通信回線を介してプラズマ処理装置１０との間で通信してもよい。
［基板Ｗの構成］
図２は、本実施形態における基板のエッチングの進み方の一例を示す図である。基板Ｗは、図２の状態２０１に示すように、シリコン基板２１１上にシリコン酸化膜２１２と、シリコン膜２１３と、シリコン窒化膜２１４とを有する。シリコン酸化膜２１２は、シリコン基板２１１上に形成されたエッチストップ層（下地膜）である。シリコン酸化膜２１２上には、パターニングされたシリコン膜２１３及びシリコン窒化膜２１４が形成されている。シリコン膜２１３は、被エッチング膜である。シリコン窒化膜２１４は、シリコン膜２１３の側面に接するように形成され、エッチング完了後にフィン形状に形成される。つまり、基板Ｗ上では、シリコン膜２１３及びシリコン窒化膜２１４の上面はシリコン酸化膜２１２の上面より高く形成され、シリコン酸化膜２１２、シリコン膜２１３及びシリコン窒化膜２１４は、プラズマ処理空間１１ｓに露出することとなる。
なお、基板Ｗの構造において、シリコン膜２１３を第１の膜、シリコン窒化膜２１４を第２の膜、シリコン酸化膜２１２を第３の膜とした場合、第１の膜として、ポリシリコン、アモルファスシリコン、単結晶シリコン等のシリコン（Ｓｉ）を用いることができる。また、第２の膜又は第３の膜として、酸素、窒素及び炭素のうち１つ又は複数を含むシリコン化合物を用いることができる。例えば、ＳｉＮ、ＳｉＯ２、ＳｉＣ、ＳｉＯＮ又はＳｉＯＣＨ３を用いてもよい。第２の膜と第３の膜とは、同じ組成の膜（例えばＳｉＯ２）であってもよいし、異なる組成の膜（例えば、ＳｉＮとＳｉＯ２）であってもよい。
次に、基板Ｗに対してハロゲン含有ガスとシリコン含有ガスとを含み、酸素含有ガスを含まない混合ガス（処理ガス）により生成したプラズマによって、シリコン膜２１３のエッチングを行う。ここで、ハロゲン含有ガスはエッチングガスであり、シリコン含有ガスは添加ガスである。ハロゲン含有ガスは、Ｓｉと反応して揮発するハロゲンを含むガスであり、ハロゲンとして、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）又はヨウ素（Ｉ）を含むガスである。例えば、ＮＦ３、ＳＦ６、Ｃｌ２、ＨＣｌ、ＢＣｌ３、ＨＢｒ、Ｂｒ２、ＨＩを用いることができる。また、これらのハロゲン含有ガスを複数混合したガスを用いてもよい。
シリコン含有ガスは、シリコン（Ｓｉ）と、ハロゲン及び水素のうち１つ又は複数とを有するガスである。例えば、ＳｉＣｌ４、ＳｉＦ４、ＳｉＨ４、ＳｉＨ２Ｃｌ２又はＳｉ２Ｈ６を用いることができる。さらに、混合ガスは、希釈ガスとして希ガスを含む。希釈ガスは、添加ガスの分圧を下げることが出来ればよい。希ガスとしては、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）又はキセノン（Ｘｅ）を用いることができる。
状態２０２は、エッチングがある程度進み、シリコン酸化膜２１２のシリコン膜２１３にて覆われていた部分が露出した状態である。状態２０２では、シリコン酸化膜２１２とシリコン窒化膜２１４との隅部において、シリコン膜２１３が残留している状態である。本実施形態では、この残留したシリコン膜２１３を除去するためにオーバーエッチを行い、状態２０３に示すように、シリコン膜２１３が全て除去された状態とする。なお、シリコン膜２１３は全て除去するので、シリコン膜２１３に対する保護膜を形成する必要はない。また、本実施形態では、バイアスをかけずに等方性エッチングを行うことで、下地膜であるシリコン酸化膜２１２のエッチングを抑制しつつ、隅部に残留したシリコン膜２１３を除去する。
［エッチング方法］
次に、本実施形態に係るエッチング方法について説明する。図３は、本実施形態におけるエッチング処理の一例を示すフローチャートである。
本実施形態に係るエッチング方法では、制御部１００は、図示しない開口部を開放し、プラズマ処理チャンバ１１内に、シリコン酸化膜２１２と、シリコン膜２１３と、シリコン窒化膜２１４とが形成された基板Ｗが搬入され、基板支持部２０の静電チャック２２に載置される。基板Ｗは、静電チャック２２に直流電圧が印加されることで静電チャック２２に保持される。制御部１００は、その後、開口部を閉鎖して排気システム１５を制御することにより、プラズマ処理空間１１ｓが所定の圧力となるように排気する。また、制御部１００は、図示しない温調モジュールを制御することにより、基板Ｗの温度を所定の温度、例えば３０℃となるように調整する（ステップＳ１）。
次に、制御部１００は、ＮＦ３とＳｉＣｌ４とＡｒとの混合ガス（以下、ＮＦ３／ＳｉＣｌ４／Ａｒガスという。）を処理ガスとしてガス導入口４１に供給する。処理ガスは、ガス導入口４１からプラズマ処理チャンバ１１のプラズマ処理空間１１ｓに導入される。
制御部１００は、第１のＲＦ電力供給部７１を制御することにより、プラズマ励起用の第１のＲＦ信号をアンテナ６２に供給する。アンテナ６２にプラズマ励起用の第１のＲＦ信号が供給されることにより、プラズマ処理空間１１ｓにプラズマが発生する。プラズマ処理空間１１ｓに発生したプラズマにより、基板Ｗに形成された被エッチング膜であるシリコン膜２１３がエッチングされる（ステップＳ２）。
具体的には、制御部１００は、処理ガスであるＮＦ３／ＳｉＣｌ４／Ａｒガスが導入されたプラズマ処理空間１１ｓにおいて、ＮＦ３／ＳｉＣｌ４／Ａｒガスから生成されたプラズマによりシリコン膜２１３をエッチングする。このとき、制御部１００は、プラズマ中のイオンやラジカルが加速されて、下地膜であるシリコン酸化膜２１２がエッチングされてしまうことを抑制するため、バイアス用の第２のＲＦ信号は印加しない。
制御部１００は、エッチングする工程において、所定の形状が得られたか否かを判定する（ステップＳ３）。制御部１００は、所定の形状が得られていないと判定した場合（ステップＳ３：Ｎｏ）、処理をステップＳ２に戻す。一方、制御部１００は、所定の形状が得られたと判定した場合（ステップＳ３：Ｙｅｓ）、処理を終了する。所定の形状が得られたか否かの判定は、エッチング時間により判定してもよい。
制御部１００は、第１のＲＦ電力供給部７１を制御することによりアンテナ６２へのＲＦ信号の供給を停止し、処理を終了する。制御部１００は、図示しない開口部を開放する。基板Ｗは、開口部を介してプラズマ処理空間１１ｓから搬出される。
［エッチングのメカニズム］
続いて、ＮＦ３／ＳｉＣｌ４／Ａｒガスによるエッチングのメカニズムについて説明する。基板Ｗ上に形成されたシリコン酸化膜２１２、シリコン膜２１３、シリコン窒化膜２１４といったシリコン含有膜は、ハロゲン含有ガスのプラズマによってエッチングされる。例えば、ＮＦ３のようなフッ素（Ｆ）含有ガスを用いた場合、シリコン含有膜中のＳｉ－Ｓｉ結合、Ｓｉ－Ｏ結合又はＳｉ－Ｎ結合とＦラジカルとが置換反応し、ＳｉがＳｉＦ４となり揮発することによってエッチングが促進される。Ｓｉ－Ｓｉ結合エネルギー（２．３ｅＶ）に比べて、Ｓｉ－Ｏ結合エネルギー（４．８ｅＶ）及びＳｉ－Ｎ結合エネルギー（４．５ｅＶ）の方が高いため、シリコン膜２１３のエッチング速度より、シリコン酸化膜２１２及びシリコン窒化膜２１４のエッチング速度が低くなる。このため、シリコン酸化膜２１２及びシリコン窒化膜２１４に対するシリコン膜２１３のエッチング選択比が確保できるが、より高い選択比が求められている。
これに対し、シリコン膜２１３に対するエッチングガスとしてＮＦ３を用い、添加ガスとしてＳｉＣｌ４を用いた場合について考える。なお、以下の説明では、シリコン酸化膜２１２をＳｉＯ２膜、シリコン膜２１３をＳｉ膜、シリコン窒化膜２１４をＳｉＮ膜とも表現する。シリコン窒化膜２１４（ＳｉＮ膜）に対しては、ＮＦ３のＦにより、ＳｉＮ膜のＳｉがＳｉＦ４となり揮発して除去される。一方、ＳｉＣｌ４からＳｉが供給されるので、ＳｉＮ膜から発生したＮ又はＳｉＮ膜表面に残留しているＮと反応して、ＳｉＮとなり堆積する。この堆積したＳｉＮが保護膜となることで、元々存在するＳｉＮ膜のエッチングが抑制される。
同様に、シリコン酸化膜２１２（ＳｉＯ２膜）に対しては、ＮＦ３のＦにより、ＳｉＯ２膜のＳｉがＳｉＦ４となり揮発して除去される。一方、ＳｉＣｌ４からＳｉが供給されるので、ＳｉＯ２膜から発生したＯ又はＳｉＯ２膜表面に残留しているＯと反応して、ＳｉＯ２となり堆積する。この堆積したＳｉＯ２が保護膜となることで、元々存在するＳｉＯ２膜のエッチングが抑制される。
これに対し、シリコン膜２１３（Ｓｉ膜）に対しては、ＮＦ３のＦにより、Ｓｉ膜のＳｉがＳｉＦ４となり揮発して除去される。また、ＳｉＣｌ４からＳｉが供給されてもＳｉ膜表面に残留するＮやＯがないため、エッチングの阻害要因となる保護膜を形成することはない。さらに、ＳｉＣｌ４からハロゲンであるＣｌが供給されるため、ＳｉがＳｉＣｌ４となり揮発して除去され、Ｓｉ膜のエッチングが促進される。このため、シリコン酸化膜２１２及びシリコン窒化膜２１４のエッチングを抑制しつつシリコン膜２１３のエッチングレートが上昇し、シリコン酸化膜２１２及びシリコン窒化膜２１４に対するシリコン膜２１３のエッチング選択比が向上する。
なお、上記の例では添加ガス（シリコン含有ガス）としてＳｉＣｌ４を用いたが、シリコン（Ｓｉ）と、ハロゲン及び水素のうち１つ又は複数とを有する化合物であれば他のガスでもよい。また、ハロゲン含有ガスとしてＮＦ３を用いたが、Ｓｉと反応して揮発するハロゲンを含むガスであれば他のガスでもよい。ただし、フルオロカーボンガスは、ＣＦ系の堆積物が生成されるため、Ｓｉ膜のエッチングレートが低下する虞がある。また、フルオロカーボンガスのＣと、ＳｉＮ膜及びＳｉＯ２膜のＮやＯとが反応してＣＮやＣＯとなって揮発するため、ＳｉＮ膜及びＳｉＯ２膜のエッチングが促進する虞がある。同様に、シリコン含有ガスとしてＴＥＯＳ（TetraEthyl OrthoSilicate）やアミノシラン系ガスを用いた場合も、これらのガスは炭素（Ｃ）を含むため、ＳｉＮ膜及びＳｉＯ２膜のエッチングが促進する虞がある。したがって、ハロゲン含有ガス及びシリコン含有ガスは、炭素（Ｃ）を含まないガスが望ましい。
次に、処理ガスにＯ２ガスが含まれている場合について考える。この場合、プラズマ中にＯが存在することになるため、ＳｉＮ膜、ＳｉＯ２膜及びＳｉ膜いずれにもＯが供給される。したがって、これらの膜のＳｉと反応して、いずれの膜に対しても保護膜（エッチング阻害膜）を形成することとなる。また、Ｏ２ガスがシリコン含有ガス（例えばＳｉＣｌ４）と反応することにより堆積物（例えばＳｉＣｌＯ）が生成され、ＳｉＮ膜、ＳｉＯ２膜及びＳｉ膜に堆積する。このため、ＳｉＮ膜及びＳｉＯ２膜のエッチングを抑制できたとしても、Ｓｉ膜のエッチングレートが減少してしまう。したがって、本実施形態では、堆積性のガスとしてＯ２ガスを導入せず、ＳｉＣｌ４のみを導入する。これにより、ＳｉＮ膜からのＮのみによるＳｉＮの保護膜、ＳｉＯ２膜からのＯのみによるＳｉＯ２の保護膜を、それぞれＳｉＮ膜上及びＳｉＯ２膜上に形成することができる。また、Ｓｉ膜上には、保護膜が形成されにくくなる。なお、処理ガスにＯ２ガスを添加しなくても、プラズマ処理チャンバ１１内には石英などの酸素を含むパーツが存在するため、そこからＯ２が供給されることがありうる。そこで、本実施形態ではＡｒをハロゲン含有ガス及びシリコン含有ガスの数十倍の流量で希釈ガスとして供給している。すなわち、希釈ガスであるＡｒの流量は、処理ガスである混合ガスの総流量のうち、７０％以上とすることが好ましく、９０％以上とすることがより好ましい。これにより、パーツ起因のＯ２の分圧を下げ、Ｏを含む保護膜がＳｉ膜上に形成されることを抑制することができる。
［実験結果］
続いて、図４を用いて実験結果について説明する。図４は、実験結果の一例を示す図である。図４では、本実施形態に係る実施例と、比較例１及び比較例２との実験結果を示している。比較例１は、ＳｉＣｌ４ガスを供給しない場合を示し、比較例２は、Ｏ２ガスを供給した場合を示す。各実験結果では、基板Ｗに対してブレイクスルー処理を行った後、下記の処理条件でエッチングを行った。なお、図４では、シリコン膜をＰｏｌｙと表記し、シリコン酸化膜をＯｘと表記し、シリコン窒化膜をＳｉＮと表記している。また、図４では、エッチング量をＥＡ（Etching Amount）と表記し、エッチング量の単位をÅと表記し、シリコン膜とシリコン酸化膜との選択比をＰｏｌｙ／Ｏｘと表記し、シリコン膜とシリコン窒化膜との選択比をＰｏｌｙ／Ｓｉｎと表記している。なお、処理条件において、ＲＦ信号の電力の「ＣＷ」は連続波を示す。
＜処理条件＞
プラズマ処理チャンバ１１内の圧力 ：３００ｍＴｏｒｒ（４０．０Ｐａ）
第１のＲＦ信号の電力（２７ＭＨｚ） ：５００Ｗ（ＣＷ）
第２のＲＦ信号の電力（１３ＭＨｚ） ：０Ｗ（ＣＷ）
処理時間 ：６０秒
温度 ：３０℃
処理ガス：
（実施例） ＮＦ３／ＳｉＣｌ４／Ａｒ＝１５／５／１２００ｓｃｃｍ
（比較例１）ＮＦ３／ＳｉＣｌ４／Ａｒ＝１５／０／１２００ｓｃｃｍ
（比較例２）ＮＦ３／Ｏ２／ＳｉＣｌ４／Ａｒ＝１５／５／２２／１２００ｓｃｃｍ
図４に示すように、実施例では、シリコン膜のエッチング量が１６７６．３Å、シリコン酸化膜のエッチング量が－４３．６Å、シリコン窒化膜のエッチング量が－２０．９Åとなった。シリコン酸化膜及びシリコン窒化膜のエッチング量のマイナスは、堆積物が堆積していることを示している。シリコン膜とシリコン酸化膜との選択比、及び、シリコン膜とシリコン窒化膜との選択比は、無限大（∞）となっている。なお、実施例では、Ａｒの流量は、処理ガスの総流量の９８．４％である。
比較例１では、シリコン膜のエッチング量が１９３．１Å、シリコン酸化膜のエッチング量が－９．９Å、シリコン窒化膜のエッチング量が－０．６Åとなった。シリコン膜とシリコン酸化膜との選択比、及び、シリコン膜とシリコン窒化膜との選択比は、実施例と同様に無限大（∞）となっている。しかしながら、実施例と比較例１とを比較すると、ＳｉＣｌ４ガスを供給することで、シリコン膜のエッチング量が大幅に増加していることがわかる。
比較例２では、シリコン膜のエッチング量が－２０．７Å、シリコン酸化膜のエッチング量が－３３．８Å、シリコン窒化膜のエッチング量が－８．６Åとなった。すなわち、シリコン膜のエッチングが進んでいないことがわかる。なお、シリコン膜とシリコン酸化膜との選択比は０．６、シリコン膜とシリコン窒化膜との選択比は２．４となっている。このように、実施例、比較例１及び比較例２の実験結果から、処理ガスにＳｉＣｌ４ガスを含み、Ｏ２ガスを含まないことで、高選択比かつ高エッチングレートでシリコン膜をエッチングすることができることがわかる。
［変形例］
上記した実施形態では、基板Ｗがシリコン膜とともに、シリコン酸化膜及びシリコン窒化膜の両方を有する場合において、シリコン膜をエッチングする一例を説明したが、これに限定されない。例えば、基板Ｗがシリコン膜とともに、シリコン酸化膜及びシリコン窒化膜のいずれか一方のみを有する場合において、シリコン膜をエッチングする場合でも、同様に高選択比かつ高エッチングレートでシリコン膜をエッチングすることができる。また、基板Ｗがシリコン膜とともに、ＳｉＯ２及びＳｉＮの混合化合物であるＳｉＯＮやＳｉＯＣＨ３（Ｌｏｗ－ｋ）の膜を有する場合において、シリコン膜をエッチングする場合でも、同様に高選択比かつ高エッチングレートでシリコン膜をエッチングすることができる。さらに、シリコン炭化膜（ＳｉＣ膜）についても、ハロゲンと反応してＳｉが揮発した後にＣが残留するため、シリコン酸化膜及びシリコン窒化膜の場合と同様に、シリコン含有ガスからのＳｉと残留したＣとの反応によってＳｉＣの保護膜を形成する。このため、基板Ｗがシリコン膜とともに、シリコン炭化膜を有する場合においてシリコン膜をエッチングする場合でも、同様に高選択比かつ高エッチングレートでシリコン膜をエッチングすることができる。
また、上記した実施形態では、処理ガスである混合ガスとして、ＮＦ３／ＳｉＣｌ４／Ａｒガスを用いたが、ハロゲン含有ガスとシリコン含有ガスは、上述したように、それぞれ各種のガスを用いることができる。混合ガスは、これらのガスの組み合わせのうち、ＮＦ３又はＳＦ６と、ＳｉＣｌ４又はＳｉＦ４と、Ａｒのみからなるガスが好ましい。
また、上記した実施形態では、シリコン膜として、ポリシリコン、アモルファスシリコン、単結晶シリコン等のシリコン（Ｓｉ）のみからなる膜を挙げたが、シリコン膜は、微量のホウ素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等のドープは許容するものである。
以上、本実施形態によれば、プラズマ処理システム１の制御部１００は、シリコンのみからなる第１の膜（シリコン膜２１３）と、シリコンを含む第２の膜（シリコン窒化膜２１４）とを有する基板Ｗを提供する工程と、ハロゲン含有ガスと、シリコン含有ガスとを含み、酸素含有ガスを含まない混合ガスにより生成したプラズマによって、第１の膜をエッチングする工程とを実行する。その結果、高選択比かつ高エッチングレートでシリコンをエッチングすることができる。
また、本実施形態によれば、第２の膜は、酸素、窒素及び炭素のうち、１つ又は複数を含む。その結果、第２の膜のエッチングを抑制することができる。
また、本実施形態によれば、第２の膜は、ＳｉＯ２、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、又は、ＳｉＯＣＨ３である。その結果、第２の膜のエッチングを抑制することができる。
また、本実施形態によれば、第１の膜は、ポリシリコン、アモルファスシリコン、又は、単結晶シリコンである。その結果、シリコンを高エッチングレートでエッチングすることができる。
また、本実施形態によれば、基板Ｗは、シリコンを含む第３の膜（シリコン酸化膜２１２）をさらに有する。その結果、第３の膜でシリコンのエッチングをストップすることができる。
また、本実施形態によれば、第１の膜及び第２の膜は、第３の膜上に形成され、第１の膜及び第２の膜の上面は、第３の膜の上面より高く形成され、第２の膜は、第１の膜の側面に接するように形成され、第１の膜、第２の膜及び第３の膜はプラズマ処理空間１１ｓに露出している。その結果、基板Ｗ上にフィン形状の膜を形成することができる。
また、本実施形態によれば、第３の膜と第２の膜とは、異なる組成の膜である。
また、本実施形態によれば、第３の膜は、ＳｉＯ２、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、又は、ＳｉＯＣＨ３である。その結果、第３の膜でシリコンのエッチングをストップすることができる。
また、本実施形態によれば、第２の膜は、ＳｉＮであり、第３の膜は、ＳｉＯ２である。
また、本実施形態によれば、ハロゲン含有ガスのハロゲンは、フッ素、塩素、臭素、及び、ヨウ素のうち、１つ又は複数を含む。その結果、高選択比かつ高エッチングレートでシリコンをエッチングすることができる。
また、本実施形態によれば、ハロゲン含有ガスは、炭素を含まない。その結果、高選択比かつ高エッチングレートでシリコンをエッチングすることができる。
また、本実施形態によれば、ハロゲン含有ガスは、ＮＦ３、ＳＦ６、Ｃｌ２、ＨＣｌ、ＢＣｌ３、ＨＢｒ、Ｂｒ２、及び、ＨＩのうち、１つ又は複数を含む。その結果、高選択比かつ高エッチングレートでシリコンをエッチングすることができる。
また、本実施形態によれば、シリコン含有ガスは、ＳｉＣｌ４、ＳｉＦ４、ＳｉＨ４、及び、ＳｉＨ２Ｃｌ２のうち、１つ又は複数を含む。その結果、高選択比かつ高エッチングレートでシリコンをエッチングすることができる。
また、本実施形態によれば、混合ガスは、希釈ガスをさらに含み、希釈ガスの流量は、混合ガスの総流量のうち、７０％以上である。その結果、プラズマ処理チャンバ１１内の部材から供給される酸素の影響を抑制することができる。
また、本実施形態によれば、希釈ガスは、希ガスである。その結果、プラズマ処理チャンバ１１内の部材から供給される酸素の影響を抑制することができる。
また、本実施形態によれば、混合ガスは、ＮＦ３又はＳＦ６と、ＳｉＣｌ４又はＳｉＦ４と、Ａｒのみからなる。その結果、高選択比かつ高エッチングレートでシリコンをエッチングすることができる。
また、本実施形態によれば、エッチングする工程は、バイアス用のＲＦ電力を印加しない。その結果、第３の膜のエッチングを抑制することができる。
今回開示された実施形態は、すべての点で例示であって、制限的なものではないと考えられるべきである。上記の実施形態は、添付の請求の範囲及びその主旨を逸脱することなく、様々な形体で省略、置換、変更されてもよい。
また、上記した実施形態では、プラズマ源として誘導結合型プラズマを用いて基板Ｗに対してエッチング等の処理を行うプラズマ処理装置１０を例に説明したが、開示の技術はこれに限られない。プラズマを用いて基板Ｗに対して処理を行う装置であれば、プラズマ源は誘導結合プラズマに限られず、例えば、容量結合プラズマ、マイクロ波プラズマ、マグネトロンプラズマ等、任意のプラズマ源を用いることができる。
１ プラズマ処理システム
１０ プラズマ処理装置
１１ プラズマ処理チャンバ
２０ 基板支持部
３０ 第２のＲＦ電力供給部
５０ ガス供給部
６２ アンテナ
７１ 第１のＲＦ電力供給部
１００ 制御部
２１２ シリコン酸化膜
２１３ シリコン膜
２１４ シリコン窒化膜
Ｗ 基板

Claims (19)

  1. 基板処理装置における基板処理方法であって、
    Ｓｉ膜、ＳｉＮ膜及びＳｉＯ２膜を有する基板を提供する工程と、
    ハロゲン含有ガス、シリコン含有ガス及び希ガスからなる混合ガスにより生成したプラズマによって、前記Ｓｉ膜をエッチングする工程と、を含み、
    前記混合ガスは炭素を含まず、
    前記Ｓｉ膜及び前記ＳｉＮ膜は前記ＳｉＯ２膜上に形成され、
    前記Ｓｉ膜及び前記ＳｉＮ膜の上面は前記ＳｉＯ２膜の上面より高く形成され、
    前記ＳｉＮ膜は前記Ｓｉ膜の側面に接するように形成され、前記Ｓｉ膜、前記ＳｉＮ膜及び前記ＳｉＯ２膜はプラズマ処理空間に露出している、
    基板処理方法。
  2. 基板処理装置における基板処理方法であって、
    シリコンのみからなる第１の膜と、シリコンを含む第２の膜と、シリコンを含む第３の膜とを有する基板を提供する工程と、
    ハロゲン含有ガスと、シリコン含有ガスとを含み、酸素含有ガスを含まない混合ガスにより生成したプラズマによって、前記第１の膜をエッチングする工程と、
    を有し、
    前記第１の膜及び前記第２の膜は、前記第３の膜上に形成され、
    前記第１の膜及び前記第２の膜の上面は、前記第３の膜の上面より高く形成され、前記第２の膜は、前記第１の膜の側面に接するように形成され、前記第１の膜、前記第２の膜及び前記第３の膜はプラズマ処理空間に露出している、
    する基板処理方法。
  3. 前記第３の膜と前記第２の膜とは、異なる組成の膜である、
    請求項２に記載の基板処理方法。
  4. 前記第３の膜は、ＳｉＯ２、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、又は、ＳｉＯＣＨ３である、
    請求項２又は３に記載の基板処理方法。
  5. 前記第２の膜は、ＳｉＮであり、前記第３の膜は、ＳｉＯ２である、
    請求項２～４のいずれか１つに記載の基板処理方法。
  6. 基板処理装置における基板処理方法であって、
    シリコンのみからなる第１の膜と、シリコンを含む第２の膜とを有する基板を提供する工程と、
    ハロゲン含有ガスと、シリコン含有ガスと、希釈ガスとを含み、酸素含有ガスを含まない混合ガスにより生成したプラズマによって、前記第１の膜をエッチングする工程と、
    を有し、
    前記希釈ガスの流量は、前記混合ガスの総流量のうち、７０％以上である、
    する基板処理方法。
  7. 前記希釈ガスは、希ガスである、
    請求項６に記載の基板処理方法。
  8. 基板処理装置における基板処理方法であって、
    シリコンのみからなる第１の膜と、シリコンを含む第２の膜とを有する基板を提供する工程と、
    ハロゲン含有ガスと、シリコン含有ガスとを含み、酸素含有ガスを含まない混合ガスにより生成したプラズマによって、前記第１の膜をエッチングする工程と、
    を有し、
    前記エッチングする工程は、バイアス用のＲＦ電力を印加しない、
    基板処理方法。
  9. 前記第２の膜は、酸素、窒素及び炭素のうち、１つ又は複数を含む、
    請求項２～８のいずれか１つに記載の基板処理方法。
  10. 前記第２の膜は、ＳｉＯ２、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、又は、ＳｉＯＣＨ３である、
    請求項９に記載の基板処理方法。
  11. 前記第１の膜は、ポリシリコン、アモルファスシリコン、又は、単結晶シリコンである、
    請求項２～１０のいずれか１つに記載の基板処理方法。
  12. 前記ハロゲン含有ガスのハロゲンは、フッ素、塩素、臭素、及び、ヨウ素のうち、１つ又は複数を含む、
    請求項１～１１のいずれか１つに記載の基板処理方法。
  13. 前記ハロゲン含有ガスは、炭素を含まない、
    請求項１２に記載の基板処理方法。
  14. 前記ハロゲン含有ガスは、ＮＦ３、ＳＦ６、Ｃｌ２、ＨＣｌ、ＢＣｌ３、ＨＢｒ、Ｂｒ２、及び、ＨＩのうち、１つ又は複数を含む、
    請求項１２又は１３に記載の基板処理方法。
  15. 前記シリコン含有ガスは、ＳｉＣｌ４、ＳｉＦ４、ＳｉＨ４、及び、ＳｉＨ２Ｃｌ２のうち、１つ又は複数を含む、
    請求項１～１４のいずれか１つに記載の基板処理方法。
  16. 前記混合ガスは、ＮＦ３又はＳＦ６と、ＳｉＣｌ４又はＳｉＦ４と、Ａｒのみからなる、
    請求項１～１１のいずれか１つに記載の基板処理方法。
  17. 前記混合ガスは、希釈ガスをさらに含み、
    前記希釈ガスの流量は、前記混合ガスの総流量のうち、７０％以上である、
    請求項１～５のいずれか１つに記載の基板処理方法。
  18. 前記エッチングする工程は、バイアス用のＲＦ電力を印加しない、
    請求項１～７のいずれか１つに記載の基板処理方法。
  19. 基板処理装置であって、
    処理容器と、
    前記処理容器内に配置され、基板を載置する載置台と、
    制御部と、を有し、
    前記制御部は、前記載置台にシリコンのみからなる第１の膜と、第２の膜とを有する基板を提供するよう前記基板処理装置を制御するように構成され、
    前記制御部は、ハロゲン含有ガスと、シリコン含有ガスとを含み、酸素含有ガスを含まない混合ガスにより生成したプラズマによって、バイアス用のＲＦ電力を印加せずに、前記第１の膜をエッチングするよう前記基板処理装置を制御するように構成される、
    基板処理装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015115002A1 (ja) 2014-01-29 2015-08-06 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
WO2019178030A1 (en) 2018-03-16 2019-09-19 Lam Research Corporation Plasma etching chemistries of high aspect ratio features in dielectrics

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4778563A (en) * 1987-03-26 1988-10-18 Applied Materials, Inc. Materials and methods for etching tungsten polycides using silicide as a mask
JP5607881B2 (ja) 2008-12-26 2014-10-15 東京エレクトロン株式会社 基板処理方法
JP2013110139A (ja) 2011-11-17 2013-06-06 Tokyo Electron Ltd 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015115002A1 (ja) 2014-01-29 2015-08-06 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
WO2019178030A1 (en) 2018-03-16 2019-09-19 Lam Research Corporation Plasma etching chemistries of high aspect ratio features in dielectrics

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