CN111063776A - 氮化物半导体元件 - Google Patents

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Abstract

公开了一种氮化物半导体元件。所述氮化物半导体元件包括：n型氮化物半导体层，包括第一下导电型半导体层和第一上导电型半导体层；超晶格层，位于所述n型氮化物半导体层上部；低浓度掺杂层，位于所述超晶格层上部；高浓度势垒层，位于所述低浓度掺杂层上部，相比于所述低浓度掺杂层而Si以更高浓度掺杂；活性层，位于所述高浓度势垒层上部；p型氮化物半导体层，位于所述活性层上部，其中，所述低浓度掺杂层的掺杂浓度小于所述高浓度势垒层和所述n型氮化物半导体层的掺杂浓度，V‑坑跨过所述超晶格层，低浓度掺杂层、高浓度掺杂层和活性层而形成。

Description

氮化物半导体元件
本申请是申请日为2014年10月28日、申请号为201410589701.3、发明名称为“半导体装置及其制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及一种半导体装置和一种制造该半导体装置的方法，更具体地讲，涉及一种可以改善静电放电特性的半导体装置和一种制造该半导体装置的方法。
背景技术
氮化物半导体用作显示装置、信号灯、照明装置和光学通讯装置的光源，并且可以用在蓝色或绿色发光二极管和激光二极管中。此外，氮化物半导体也可以用在异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)等中。
由于不容易得到晶格匹配的基底，因此可以在发生晶格失配的如蓝宝石基底、碳化硅基底或硅基底的这样的基底上生长氮化物半导体。因此，生长在这样的基底上的氮化物半导体具有大约1E9/cm2或更大的相当高的穿透位错密度(threading dislocationdensity,TDD)。
这样的穿透位错通过提供电子陷阱位引起非辐射复合或者提供电流泄露路径。当在这样状态下将诸如静电的过电压施加至半导体装置时，电流通过穿透位错而集中，从而因静电放电(ESD)而损坏半导体装置。
提出若干种方法来补偿氮化物半导体装置的不佳的静电特性。齐纳二极管通常与氮化物半导体装置一起使用。通过将齐纳二极管并联连接到氮化物半导体装置并将不期望的静电放电转移到齐纳二极管来保护氮化物半导体装置。然而，由于齐纳二极管的高价格和额外的工艺，成本和加工时间增加。
另一种方法是使用与氮化物半导体晶格匹配的诸如GaN基底的基底。然而，GaN基底因其相当高的制造成本而难于应用到除诸如激光器的特定装置之外的装置。
又一种方法是通过调整生长温度在活性层中生长具有V-坑的氮化物半导体层，然后通过在高温下生长p型半导体层来填充V-坑，以提高氮化物半导体装置的静电放电特性(KR专利号：10-1026031)。在该方法中，形成在活性层中的V-坑形成抵抗载流子的注入的电势阻挡，从而提高静电放电特性。然而，电流泄露可能因用于填充V-坑的p型半导体层的生长工艺的不足而根据掺杂条件增大。
发明内容
本发明的实施例提供了一种具有改善的静电放电特性的半导体装置及其制造方法。
根据本发明的一方面，一种半导体装置包括：第一导电型半导体层，包括第一下导电型半导体层和第一上导电型半导体层；V-坑，穿过第一上导电型半导体层的至少一部分；第二导电型半导体层，位于第一导电型半导体层上并填充V-坑；以及活性层，插入在第一导电型半导体层和第二导电型半导体层之间，V-坑穿过活性层，其中，第一上导电型半导体层具有比第一下导电型半导体层的缺陷密度高的缺陷密度，并且第一上导电型半导体层包括包含V-坑的起点的V-坑产生层。
第一上导电型半导体层还可以包括位于V-坑产生层上的超晶格层，V-坑的宽度可以由于超晶格层的晶格常数大于低温生长层的晶格常数导致的压缩应变而增加。在这种情况下，V-坑产生层和超晶格层可以包含铟(In)，V-坑产生层的In含量可以低于超晶格层的In含量。另外，第一上导电型半导体层还可以包括插入在V-坑产生层和超晶格层之间的低温生长掺杂层和/或位于超晶格层上的低浓度掺杂层。
V-坑的上部宽度可以与V-坑产生层的厚度成比例，V-坑产生层可以是未掺杂的GaN层。
V-坑产生层可以包含铟(In)，V-坑产生层可以具有AlInGaN基氮化物半导体层和AlGaN基氮化物半导体层彼此交替地堆叠的结构。
所述半导体装置还可以包括：低浓度掺杂层，插入在V-坑产生层和活性层之间；以及高浓度势垒层，插入在低浓度掺杂层和活性层之间，并且用Si掺杂，低浓度掺杂层的掺杂浓度可以低于高浓度势垒层和第一下导电型半导体层的掺杂浓度，以形成电容器。
所述半导体装置还可以包括：低浓度超晶格层，插入在低浓度掺杂层和高浓度势垒层之间。低浓度超晶格层的掺杂浓度可以等于或低于低浓度掺杂层的掺杂浓度，V-坑可以与高浓度势垒层交叉，从而高浓度势垒层具有三维形状。
所述半导体装置还可以包括：高电阻填充层，插入在活性层和第二导电型半导体层之间，并填充V-坑。高电阻填充层可以具有未掺杂层和掺杂层交替地堆叠一次或更多次的结构，从而空穴通过V-坑的内倾斜表面被注入到活性层中。
未掺杂层可以是uAlGaN层，掺杂层可以是p型氮化物半导体层。未掺杂层可以是uGaN层，掺杂层可以是p型氮化物半导体层。未掺杂层和掺杂层可以交替地堆叠三次。
所述半导体装置还可以包括：电子阻挡层，插入在活性层和高电阻填充层之间，并且填充V-坑的一部分，其中，高电阻填充层可以填充V-坑的剩余部分。
如上所述，根据本发明，半导体装置可以包括具有大尺寸和高密度的V-坑，从而有效地防止由于静电放电对半导体装置造成损坏。另外，可以通过半导体层的结构而不利用齐纳二极管来防止由于静电放电导致对半导体装置造成损坏，从而实现半导体装置的紧凑和高效。另外，能够通过有效地形成V-坑来制造免于静电放电的半导体装置。
可以通过采用低温生长层来增加V-坑的尺寸，可以通过高浓度势垒层将电子更有效地注入到活性层中，从而改善静电放电特性，而没有劣化氮化物半导体装置的发光强度或电学特性。
用高电阻填充层代替p型氮化物半导体层来填充V-坑，因此，不存在基于Mg掺杂条件的电流泄漏增加的问题。另外，通过用高电阻填充层填充V-坑，可以防止穿透位错作为泄漏电流路径，从而防止由于外部高电压对氮化物半导体装置造成损坏。
用高浓度Si掺杂的高浓度势垒层位于活性层的起始位置处，低浓度掺杂层插入在n型氮化物半导体层和高浓度势垒层之间，从而增加了氮化物半导体装置的内部电容，因此改善了静电放电特性。在这种情况下，内部电容与高浓度势垒层的面积成比例。因此，由于通过V-坑的面积增加了具有三维形状的高浓度势垒层的面积，所以内部电容增加，从而更加有效地改善了静电放电特性。
用高电阻填充层填充形成在氮化物半导体装置中的V-坑，从而防止V-坑作为电流泄漏路径。
通过将p型氮化物半导体层改变为AlGaN层来生长高电阻填充层，从而与现有技术相比生长了具有更强的耐性的氮化物半导体装置。另外，通过周期性地生长uAlGaN层和p型氮化物半导体层以及uGaN层和p型氮化物半导体层，空穴通过V-坑的内倾斜表面注入到活性层中的每个阱层中，从而提高了空穴注入效率。另外，空穴也可以被有效地注入到与n型氮化物半导体层最近的阱层中，其中，由于位于整个活性层上方的V-坑导致空穴难以注入到与n型氮化物半导体层最近的阱层中。
根据本发明的另一方面，一种氮化物半导体元件包括：n型氮化物半导体层，包括第一下导电型半导体层和第一上导电型半导体层；超晶格层，位于所述n型氮化物半导体层上部；低浓度掺杂层，位于所述超晶格层上部；高浓度势垒层，位于所述低浓度掺杂层上部，相比于所述低浓度掺杂层而Si以更高浓度掺杂；活性层，位于所述高浓度势垒层上部；p型氮化物半导体层，位于所述活性层上部，其中，其中，所述低浓度掺杂层的掺杂浓度小于所述高浓度势垒层和所述n型氮化物半导体层的掺杂浓度，V-坑跨过所述超晶格层，低浓度掺杂层、高浓度掺杂层和活性层而形成。
附图说明
通过结合附图对下面的实施例进行的详细描述，本发明的上面和其他方面、特征和优点将变得清楚，在附图中：
图1是根据本发明的第一实施例的半导体装置的剖视图；
图2是根据本发明的第二实施例的半导体装置的剖视图；
图3至图6是示出根据本发明的第二实施例的半导体装置的制造方法的剖视图；
图7是根据本发明的第三实施例的半导体装置的剖视图；
图8是根据本发明的第三实施例的半导体装置的局部剖视图；
图9是根据本发明的第三实施例的半导体装置的一个变型示例的局部剖视图；
图10是根据本发明的第三实施例的半导体装置的另一变型示例的局部剖视图；
图11是根据本发明的第三实施例的氮化物半导体装置的TEM图像；
图12是与在图11中示出的TEM图像相比较的传统氮化物半导体装置的TEM图像；
图13是根据本发明的第四实施例的半导体装置的局部剖视图；
图14是示出在根据本发明的第四实施例的半导体装置的V-坑内形成高电阻填充层的工艺的顺序图；
图15是示出根据本发明的第四实施例的半导体装置的V-坑内的高电阻填充层的局部剖视图；
图16是示出根据本发明的第四实施例的半导体装置的静电放电特性的曲线图。
<附图标号的图例>
21：基底 23：缓冲层
25：n型氮化物半导体层 27：低温生长层
28：低温生长掺杂层 29：超晶格层
30：低浓度掺杂层 31：高浓度势垒层
33：活性层 35：电子阻挡层
37：高电阻填充层 39：p型氮化物半导体层
41：透明电极 43：第一电极
45：第二电极
D：穿透位错 V：V-坑
具体实施方式
将参照附图更具体地描述本发明的示例性实施例。
图1是根据本发明的第一实施例的氮化物半导体装置的剖视图。
参照图1，氮化物半导体装置包括第一导电型半导体层、第二导电型半导体层、基底21以及活性层33，并且在氮化物半导体装置中形成有多个V-坑V。
基底21可以是能够生长第一导电型半导体层、第二导电型半导体层的基底，例如，可以是蓝宝石基底、碳化硅基底、硅基底、氮化物基底等。此外，基底21可以具有极性、非极性或半极性生长面。尽管在本发明的实施例中基底21可以是具有作为生长面(极性生长面)的c面的蓝宝石基底，但是应该理解的是，本发明不限于此。
氮化物半导体装置还可以包括插入在第一导电型半导体层和基底21之间的缓冲层(未示出)。缓冲层可以用作允许第一导电型半导体层生长的种子层。
第一导电型半导体层可以位于基底21上。第一导电型半导体层可以包括作为第一下导电型半导体层的n型氮化物半导体层25和位于n型氮化物半导体层25上的第一上导电型半导体层。此外，低温生长层27、低温生长掺杂层28、超晶格层29和低浓度掺杂层30可以顺序地形成在n型氮化物半导体层25上。在这种情况下，将低温生长层27、低温生长掺杂层28、超晶格层29和低浓度掺杂层30称为第一上导电型半导体层。第一上导电型半导体层可以具有比n型氮化物半导体层25高的缺陷密度。为此，n型氮化物半导体层25和第一上导电型半导体层可以在不同的温度下生长。
例如，n型氮化物半导体层25可以在1000℃或更高的高温下生长，第一上导电型半导体层可以在800℃至900℃的低温下生长，从而第一上导电型半导体层可以具有比n型氮化物半导体层25高的缺陷密度。当第一上导电型半导体层形成为具有较高的缺陷密度时，V-坑V可以形成为穿过第一上导电型半导体层的至少一部分。
n型氮化物半导体层25可以包括诸如(Al,Ga,In)N的氮化物半导体，并且掺杂有诸如Si的杂质以形成n型层。例如，n型氮化物半导体层25可以包括n型GaN。此外，n型氮化物半导体层25可以由单个层或多个层形成。
第一上导电型半导体层可以包括诸如(Al,Ga,In)N的氮化物半导体，并且可以掺杂有诸如Si的杂质以形成n型层或者可以包括未掺杂的氮化物半导体。此外，第一上导电型半导体层可以包括多个层。
如上所述，第一上导电型半导体层可以包括低温生长层27，并且还可以进一步包括位于低温生长层27上的超晶格层29。此外，第一上导电型半导体层还可以包括插入在低温生长层27和超晶格层29之间的低温生长掺杂层28和/或位于超晶格层29上的低温掺杂层30。
低温生长层27是用于产生V-坑V的V-坑产生层。低温生长层27可以在较低的温度(例如，800℃至900℃)下生长，并且可以包括未掺杂的GaN层。因此，低温生长层27可以具有较高的缺陷密度并且充当产生V-坑的起点。具体地，低温生长层27可以在控制生长条件下通过诱导三维生长来使V-坑V产生。此外，可以根据低温生长层27来调整V-坑V的尺寸和密度。
即，V-坑V的上部宽度可以与低温生长层27的厚度成比例，根据低温生长层27的生长条件，可以基于缺陷密度来确定V-坑V的密度。因此，在本发明的第一实施例中，氮化物半导体装置包括具有低温生长层27的第一上导电型半导体层，从而具有与现有技术中相比具有更大尺寸和更高密度的V-坑V，因此有效地防止因静电放电(ESD)而对装置造成损坏。
超晶格层29可以位于低温生长层27上并且在与低温生长层27的生长温度相似的温度范围内生长。超晶格层29可以包括堆叠有或重复地堆叠有GaN层、InGaN层、AlGaN层和AlInGaN层中的至少两个层的结构。第一上导电型半导体层包括超晶格层29，从而有效地补偿因生长温度较低而造成的缺陷密度增大和结晶度降低。因此，能够防止生长在导电型半导体层上的活性层33的结晶度降低。
低温生长掺杂层28可以插入在低温生长层27和超晶格层29之间，低浓度掺杂层30可以位于超晶格层29上。低温生长掺杂层28和低浓度掺杂层30可以掺杂有n型杂质并且可以包括例如n型GaN层。
活性层33可以位于第一上导电型半导体层上，可以具有交替地堆叠有势垒层和量子阱层的多量子阱结构或单量子阱结构。势垒层可以由具有比量子阱层的带隙宽的带隙的例如GaN、InGaN、AlGaN或AlInGaN的氮化镓半导体层形成。可以通过调整量子阱层中的氮化镓半导体的组分比来从活性层33发射期望波长的光。尽管活性层33的势垒层和量子阱层可以由没有用杂质掺杂的未掺杂层形成，但是为了提高有源区域的结晶质量，有源区域中的一些或全部可以用杂质掺杂以减小正向电压。
V-坑V可以穿过第一上导电型半导体层的至少一部分和活性层33。具有宽度从其下部至其上部逐渐增加的V形剖面的多个V-坑V可以形成为彼此分隔开。如上所述，V-坑V的上部宽度可以确定为与低温生长层27的厚度成比例，并且可以为例如60nm至220nm。同样地，根据本发明的第一实施例，V-坑V可以具有比现有技术中大得多的上部宽度，从而有效地阻挡由静电放电导致的反向电流。
第二导电型半导体层可以位于活性层33上，并且可以填充V-坑V。填满V-坑V的第二导电型半导体层的上表面可以是平坦的。
第二导电型半导体层可以包括诸如(Al,Ga,In)N的氮化物半导体，可以是掺杂有诸如Mg的杂质的p型氮化物半导体层39以形成p型层。此外，第二导电型半导体层可以包括例如覆层和接触层的多个层。
根据本发明的第一实施例，氮化物半导体层具有尺寸较大且密度较高的V-坑V，从而有效地防止因静电放电而对装置造成损坏。具体地，氮化物半导体装置的结构和构造可以应用于包括发光二极管、激光二极管、晶体管等的各种类型的半导体装置。
图2是根据本发明的第二实施例的半导体装置的剖视图。图2示出了利用根据第一实施例的氮化物半导体装置的发光二极管的示例，应该理解的是，本发明不限于此。
参照图2，根据本发明的第二实施例的氮化物半导体装置(即，发光二极管)可以包括第一导电型半导体层、活性层33和第二导电型半导体层，并且还可以包括基底21、第一电极43和第二电极45。
省略了对在图2中示出的与参照图1所描述的氮化物半导体装置的组件相同的氮化物半导体装置的组件的详细描述，将仅描述它们之间的差异。
氮化物半导体装置可以具有通过部分地去除第一导电型半导体层、活性层33和第二导电型半导体层而形成的n型氮化物半导体层25的暴露区域。这可以通过台面蚀刻来执行。
第一电极43可以设置在n型氮化物半导体层25的暴露区域上。因此，第一电极43可以将n型氮化物半导体层25电连接至外部电源。第二电极45可以设置在作为第二导电型半导体层的p型氮化物半导体层39上，并且可以将p型氮化物半导体层39电连接至外部电源。
根据本发明的第二实施例，V-坑(V)结构可以应用于诸如发光二极管的氮化物半导体装置，从而防止因静电放电而对氮化物半导体装置造成损坏。因此，能够在不使用齐纳二极管的情况下提高氮化物半导体装置的可靠性并且防止因静电放电而造成的损坏，从而实现紧凑且高效的氮化物半导体装置。
图3至图6是示出根据本发明的第二实施例的半导体装置的制造方法的剖视图。在下文中，将省略或简洁地给出与参照图1或图2描述的组件具有相同的附图标记的组件的重复描述，下面的描述将集中于它们之间的差异。
参照图3，在基底21上形成n型氮化物半导体层25。基底21可以是半导体层可以生长在其上的例如蓝宝石基底的基底。
n型氮化物半导体层25可以包括诸如(Al,Ga,In)N的氮化物半导体。n型氮化物半导体层25可以包括掺杂有诸如Si的杂质的n型GaN层以形成n型层。可以利用金属有机化学气相沉积(MOCVD)、分子束外延(MBE)或氢化物气相外延(HVPE)来在基底21上生长n型氮化物半导体层25。可以在例如1000℃或更高的较高温度下生长n型氮化物半导体层25。
还可以在形成n型氮化物半导体层25之前在基底21上形成缓冲层。可以在400℃至600℃的低温下生长缓冲层。
接下来，参照图4和图5，在n型氮化物半导体层25上形成导电型半导体层。此外，形成第一上导电型半导体层，然后形成V-坑以至少部分地穿过第一上导电型半导体层。
参照图4，利用MOCVD、MBE或HVPE在比n型氮化物半导体层25低的温度下在n型氮化物半导体层25上生长低温生长层27。低温生长层27可以包括氮化镓半导体并且可以不被掺杂。例如，可以利用MOCVD通过在800℃至900℃的温度下生长未掺杂的GaN层来形成低温生长层27。此外，低温生长层27可以三维地生长，因此可以具有不平坦的表面。
此外，形成第一上导电型半导体层的步骤还可以包括在形成低温生长层27之后热处理低温生长层27。可以利用包括氢气的环境气体在生长温度或更高的温度下热处理低温生长层27。因此，在热处理期间可以选择性地对位于低温生长层27的表面上的缺陷集中区域进行蚀刻，因此可以更容易地形成V-坑V。
低温生长层27可以在较低的温度下三维地生长，因此可以提供将形成V-坑的起点或种子。即，由于三维生长的主导作用和较高密度，低温生长层27可以提供V-坑V的起点。如上所述，通过在第一上导电型半导体层的下侧上形成低温生长层27可以将V-坑V形成为具有较大的尺寸和较高的密度。此外，低温生长层27可以设置有V-坑V的起点，而不需要单独蚀刻来形成V-坑V。因此，可以原位执行制造氮化物半导体装置的工艺，从而提高工艺效率。
参照图5，可以在低温生长层27上形成超晶格层29。此外，可以在低温生长层27和超晶格层29之间插入低温生长掺杂层28，还可以在超晶格层29上形成低浓度掺杂层30。
可以在例如800℃至900℃的较低温度下生长超晶格层29，并且可以通过堆叠或重复地堆叠GaN层、InGaN层、AlGaN层和AlInGaN层中的至少两层来形成超晶格层29。随着超晶格层29生长，V-坑V也可以生长成具有逐渐增大的宽度。
可以利用MOCVD在较低的温度下生长低温生长掺杂层28和低浓度掺杂层30。低温生长掺杂层28和低浓度掺杂层30可以掺杂有n型杂质并且可以包括例如n型GaN层。
参照图6，可以在第一上导电型半导体层上形成活性层33。活性层33可以包含铟(In)，并且可以在比第一上导电型半导体层低的温度下生长。活性层33可以从第一上导电型半导体层的表面生长，具体地，从除了形成有V-坑V的区域之外的表面生长。如图6中所示，随着活性层33生长，V-坑V可以沿活性层33的生长方向延伸并且穿过活性层33。
可以在活性层33上形成作为第二导电型半导体层的p型氮化物半导体层39以填充V-坑V，从而提供在图1中示出的氮化物半导体装置。
可以利用MOCVD在较高的温度下生长p型氮化物半导体层39。此外，p型氮化物半导体层39可以在使其表面平坦化的温度下生长，同时填充V-坑V。
图7是根据本发明第三实施例的氮化物半导体装置的剖视图，图8是根据本发明第三实施例的氮化物半导体装置的局部剖视图。图9和图10是根据本发明第三实施例的氮化物半导体装置的变型示例的局部剖视图。在本发明中，氮化物发光二极管将作为氮化物半导体装置的示例来描述。
参照图7，氮化物半导体装置包括基底21、n型氮化物半导体层25、低温生长层27、超晶格层29、活性层33、电子阻挡层35、高电阻填充层37和p型氮化物半导体层39。
基底21用来生长氮化镓半导体层，并且可以是蓝宝石基底、SiC基底、Si基底、尖晶石基底等。另外，可以生长缓冲层23，以提高在基底21上生长的氮化物半导体单晶的结晶质量。
缓冲层23通常包括低温缓冲层和高温缓冲层。低温缓冲层可以在400℃到600℃的低温下在基底21上由(Al,Ga)N形成，例如，低温缓冲层可以由GaN或AlN形成。低温缓冲层可以具有例如大约25nm的厚度。高温缓冲层可以在较高温度下生长，以减少基底21和n型氮化物半导体层25之间的诸如位错的缺陷。高温缓冲层可以由未掺杂的GaN或掺杂了n型杂质的GaN形成。在这种情况下，由于在形成缓冲层23的同时发生的晶格失配导致在基底21和缓冲层23之间产生穿透位错D。
n型氮化物半导体层25可以是用n型杂质掺杂的氮化物半导体层，并且可以由例如Si掺杂的氮化物半导体层形成。在n型氮化物半导体层25中掺杂的Si的浓度可以为5E17/cm2至5E10/cm2。n型氮化物半导体层25可以在1000℃至1200℃(例如，1050℃至1100℃)的温度以及150托至200托的生长压力下通过向利用MOCVD的室供给金属源气体来生长。在这种情况下，n型氮化物半导体层25可以在缓冲层23上连续地形成，在缓冲层23中形成的穿透位错D可以传递到n型氮化物半导体层25。
低温生长层27位于n型氮化物半导体层25上。在本发明的第三实施例中，低温生长层27可以按照一个或多于一个的AlInGaN层27a和AlGaN层27b彼此堆叠的结构形成。在这种情况下，堆叠的数量越多越好。然而，有利地是，AlInGaN层和AlGaN层堆叠到氮化物发光二极管的发光强度没有下降的程度。
另外，低温生长层27也可以由InGaN层和GaN层交替堆叠的超晶格层形成。在这种情况下，由包含InGaN层和GaN层的超晶格层形成的低温生长层27可以用于静电放电。基于XRF CAL，铟(In)的掺杂浓度可以为4.7％。
可以通过调节低温生长层27的堆叠循环来调整V-坑V的尺寸。InGaN层可以具有大约2nm的厚度，GaN层可以具有大约6nm的厚度。低温生长层27可以通过以三次循环堆叠超晶格层来形成。可以通过减少低温生长层27的超晶格循环来使V-坑V变得更小，并且可以通过增加低温生长层27的超晶格循环来使V-坑V变得更大。
可以在比n型氮化物半导体层25的生长温度低的温度下生长低温生长层27。在本发明的第三实施例中，低温生长层27可以在大约900℃的温度下生长。当如此生长时，通过人为地劣化结晶质量并且加速三维生长，低温生长层27可以用作V-坑V的种子，因此人为地增加了形成在活性层33中的V-坑V的尺寸。
为了更加有效地增加V-坑V的尺寸，可以使低温生长层27的晶格常数比n型氮化物半导体层25的晶格常数大。例如，低温生长层27可以包含铟(In)。这就是为什么如上所述地在低温生长层27中包含AlInGaN层27a的原因。当低温生长层27包含铟(In)时，在低温生长层27和n型氮化物半导体层25之间存在晶格常数的差异，并且穿透位错D的堆叠故障沿着V-坑形状以更快速度辐射，从而V-坑具有更清晰的界面并且变得更大。除了AlInGaN，可以使用InGaN或InAlN。
在本发明的第三实施例中，活性层33位于低温生长层27上，超晶格层29形成在低温生长层27和活性层33之间。超晶格层29可以由InGaN/InGaN形成。由于超晶格层29的平均晶格常数与低温生长层27和n型氮化物半导体层25的晶格常数之间的差异，导致V-坑的扩展加速。
例如，低温生长层27可以具有最小的晶格常数，超晶格层29可以具有中间的平均晶格常数，活性层33可以具有最大的晶格常数。因此，一直对V-坑V施加压缩应变，从而导致V-坑扩大。在另一示例中，低温生长层27可以具有最小的晶格常数，超晶格层29可以具有最大的平均晶格常数，活性层33的晶格常数可以具有中间的晶格常数。由于V-坑V的扩大与超晶格层29和低温生长层27之间的平均晶格常数的差异以及超晶格层29的厚度成比例，所以V-坑V可以进一步扩展。然而，当在超晶格层29和活性层33之间的晶格常数中存在大的差异时，由于量子受限斯塔克效应导致在活性层33的内量子阱层中压电电场可能增加，并且活性层33的内量子效率可能下降。因此，需要超晶格层29具有适当的厚度和组分比。在本发明的第三实施例中，超晶格层29可以具有大约70nm至100nm的平均厚度，并且可以为In比为5％至10％的InGaN层。另外，活性层33中的阱层可以为In比为10％至20％的InGaN层。低温生长层27可以具有5％或更小的In比。当上层比下层具有更高的In比时，向上层施加压缩应变，因此V-坑V可以逐渐扩展。
活性层33通过电子和空穴的复合来发射光。活性层33可以具有单量子阱结构或量子势垒层和量子阱层彼此交替地堆叠的多量子阱(MQW)结构。量子势垒层可以由带隙比量子阱层的带隙宽的诸如GaN、InGaN、AlGaN或AlInGaN的氮化物半导体层形成。在第三实施例中，量子势垒层可以由AlInGaN形成，从而提高载流子的复合效率。
量子阱层可以由带隙比量子势垒层窄的氮化物半导体层形成，例如，由诸如InGaN的氮化镓半导体层形成。可以通过期望的光波长来确定用于控制带隙的组分比。活性层33可以接触低温生长层27，或者，如本发明中，超晶格层29可以插入在活性层33和低温生长层27之间。可选地，电流扩展层(未示出)可以插入在活性层33和低温生长层27之间。
尽管活性层33的量子势垒层和量子阱层可以由没有被杂质掺杂的未掺杂层形成，从而来提高活性层33的结晶质量，但是可以用杂质来掺杂活性层的一些或整体，从而降低正向电压。
当活性层33的量子势垒层如上所述由AlInGaN形成时，可以在活性层33的上表面上形成V-坑V，穿透位错D作为V-坑V的中心。V-坑V可以形成为倒置六棱锥形状，并且根据低温生长层27的位置以及超晶格层29的组分比和厚度而可以使V-坑V更大。在这种情况下，在由InGaN/InGaN形成的超晶格层29与由AlInGaN形成的活性层33之间的晶格常数的差异导致的应力影响之下，V-坑V可以与超晶格层29和活性层33的生长一起连续地形成，并且在低温生长层27的影响之下，可以使V-坑V更大。
即使低温生长层27没有插入在n型氮化物半导体层25和超晶格层29之间，也可以在活性层33中形成V-坑V。然而，在这种情况下，V-坑V可以具有100nm或更小的尺寸。相反，当低温生长层27插入在n型氮化物半导体层25和超晶格层29之间，并且如在本发明的第三实施例中控制低温生长层27中所包含的In含量时，V-坑V可以具有100nm至200nm的尺寸。另外，可以使界面更清晰。这里，V-坑V的尺寸表示V-坑的最大宽度。
V-坑V可以形成在超晶格层29和活性层33中，在一些情况下，V-坑V可以深深地形成至低温生长层27的上端。
在第三实施例中，用高浓度Si掺杂的高浓度势垒层31可以位于活性层33生长的起点处。针对更高的Si掺杂，高浓度势垒层31可以快速生长，并且高浓度势垒层31可以用1E19/cm2至5E19/cm2的Si掺杂。高浓度势垒层31可以包含In或Al，以增加电子的水平扩展。在这种情况下，考虑到电子的水平扩展效应，高浓度势垒层31优选地形成为10nm或更大的厚度。另外，低浓度掺杂层30可以插入在高浓度势垒层31和n型氮化物半导体层25之间。插入在高浓度势垒层31和n型氮化物半导体层25之间的超晶格层29可以被掺杂为低浓度。按照这种方式，低浓度层形成在高浓度层之间，这产生电容器，从而改善静电放电特性。在这种情况下，超晶格层29的掺杂浓度可以等于或低于低浓度掺杂层30的浓度。
尽管未在图7和图8中示出，但是高浓度势垒层31可以插入在低浓度掺杂层30和掺杂为低浓度的超晶格层29之间以及活性层33和掺杂为低浓度的超晶格层29之间，以形成多个串联的内部电容器。按照这种方式，通过在高浓度层之间形成多个低浓度层来串联连接电容器，从而便于将电子注入到活性层33中，并且便于在正向电压的应用中增加电容。
V-坑V可以从低温生长层27开始，然后与高浓度势垒层31、低浓度掺杂层30和活性层33交叉。因此，与没有V-坑或者具有小的V-坑的现有技术相比，高浓度势垒层31形成为具有V-坑的三维形状，而不是2D层结构。由于如上所述以三维形状形成高浓度势垒层31导致V-坑V扩大，所以高浓度势垒层31的水平面积也增大，从而增加了电容器的电容，并因此进一步改善了静电放电特性。
如果形成了用高浓度Si掺杂的高浓度势垒层31，而没有低温生长层27，则V-坑V可以具有非常小的密度和小的尺寸。然而，即使在这种情况下，也可以改善静电放电特性。为此，形成低温生长层27来扩大V-坑V，并且形成高浓度势垒层31来在静电放电期间有效地阻挡穿过穿透位错D的电流泄漏，从而改善静电放电特性。
可以在生长低温生长层27之后执行退火。可以在生长低温生长层27之后通过将温度升高到1050℃并且降温来执行退火。当执行退火时，V-坑V的起点形成在低温生长层27上方，如图8中所示。相反，如在图9中示出的第三实施例的变型示例中，当省略退火时，V-坑V的起点形成在低温生长层27上。因此，与利用超晶格层29的组分比或厚度来控制V-坑V时相比，V-坑V的尺寸可以通过调节退火的最大温度和降温时间来精确地控制。
另外，如图10中所示，V-坑V可以在低温生长层27上从V-坑V的起点处形成。在这种情况下，如图10中所示，由于低温生长层27，V-坑V可以具有均匀的尺寸。
可以增加或省略用于控制V-坑V的尺寸的退火。
尽管高电阻填充层37可以直接形成在活性层33上，但是在本发明的第三实施例中，电子阻挡层(EBL)35插入在活性层33和高电阻填充层37之间。电子阻挡层35可以由AlGaN或AlInGaN形成。例如，电子阻挡层35可以由AlInGaN形成，以缓解与活性层33之间的晶格失配。电子阻挡层35可以包含大约25％的Al。尽管电子阻挡层35可以用诸如Mg的p型杂质掺杂，但是电子阻挡层35可以不用杂质故意掺杂。在本发明的第三实施例中，电子阻挡层35可以具有大约20nm至25nm的厚度。
电子阻挡层35位于活性层33上并且填充形成在活性层33和超晶格层29中的V-坑的一些部分。即，电子阻挡层35覆盖活性层33的上表面和V-坑V的表面。由于电子阻挡层35不具有能够完全覆盖活性层33和超晶格层29中的V-坑V的厚度，所以电子阻挡层35仅填充V-坑V的一些部分。
高电阻填充层37位于电子阻挡层35上。高电阻填充层37完全填充没有被电子阻挡层35填充的整个V-坑V。高电阻填充层37可以防止穿透位错D作为电流泄漏路径，从而改善根据本发明的氮化物发光二极管的静电放电特性。
由于用高电阻填充层37而不是用p型氮化物半导体层39填充V-坑V，所以V-坑V的内部区域的电阻率高于p型氮化物半导体层的电阻率。
具体地，高电阻填充层37可以由包含Al的AlGaN形成。可以通过用包含Al的高电阻填充层37填充V-坑V来进一步减小V-坑V的内部区域的电阻率，因此防止穿透位错D作为电流泄漏路径。
p型氮化物半导体层39可以由用诸如Mg的p型杂质掺杂的半导体层形成。p型氮化物半导体层39可以为单层或多层，并且可以包括p型覆层和p型接触层。诸如氧化铟锡(ITO)的透明电极41可以位于p型氮化物半导体层39上。可以通过部分去除p型氮化物半导体层39、高电阻填充层37、活性层33和低温生长层27，来在n型氮化物半导体层25的暴露区域上形成电极。第一电极43形成在n型氮化物半导体层25上，第二电极45形成在形成于p型氮化物半导体层39上的透明电极41上，从而完成了发光二极管。
图11是根据本发明第三实施例的氮化物半导体装置的TEM图像，图12是与图11中示出的TEM图像相比较的传统氮化物半导体装置的TEM图像。
如图11中所示，可以确定的是，在根据本发明第三实施例的氮化物发光二极管中形成的V-坑V具有大约191nm的最大宽度和大约153nm的深度。图12示出了在不包括低温生长层27的传统氮化物发光二极管中形成的V-坑V。可以确定的是，根据本发明的在包括低温生长层27的氮化物发光二极管中形成的V-坑V大于传统氮化物发光二极管的V-坑V。
图13是根据本发明第四实施例的氮化物半导体装置的局部剖视图。
在描述本发明的第四实施例的过程中，用相同的附图标记表示与第三实施例的组件相同的组件，并将省略对相同组件的详细描述。
在根据本发明的第四实施例的氮化物半导体装置中，V-坑V没有用高电阻填充层填充，p型氮化物半导体层变为高电阻填充层37。可以向高电阻填充层37中添加Al，以增加其电阻。
在下文中，将更详细地描述利用高电阻填充层37来填充V-坑V的利用p型氮化物半导体层的工艺。在利用p型氮化物半导体层填充V-坑V之前生长电子阻挡层35。与第三实施例不同，在本发明的第四实施例中，电子阻挡层35没有形成在V-坑V中，并且电子阻挡层35可以沿着V-坑的外围形成，如图13中所示。即，在本发明的第四实施例中，电子阻挡层35可以沿着V-坑V的外围形成在活性层33上。
尽管图13单独地示出了活性层33，但是如本发明的第三实施例中一样，可以与活性层33一起形成超晶格层29和高浓度势垒层31。
图14是示出通过利用u-AlGaN和p型氮化物半导体层在根据本发明第四实施例的氮化物半导体装置的V-坑内形成高电阻填充层的工艺的顺序图。图15是示出根据本发明第四实施例的氮化物半导体装置的V-坑内的高电阻填充层的局部剖视图。
参照图14和图15，生长厚度为30nm至40nm的未掺杂层37a，然后生长厚度为3nm至5nm的p型氮化物半导体层37b。此后，再次顺序地生长未掺杂层37a和作为掺杂层的p型氮化物半导体层37b。在本发明的第四实施例中，未掺杂层37a和p型氮化物半导体层37b顺序地生长三个循环。可以通过周期性地生长未掺杂层37a和p型氮化物半导体层37b来增加空穴注入。在未掺杂层37a和p型氮化物半导体层37b顺序地生长三个循环之后，通过形成未掺杂层37a可以使V-坑被高电阻填充层37填充，并且可以使V-坑平坦化。
在本发明的第四实施例中，V-坑V可以具有1E8cm-1至5E8cm-1的密度以及100nm至200nm的尺寸。利用所述密度和尺寸计算的V-坑的面积可以为整体面积的2％至23％，空穴注入效率可以对应于V-坑的面积而增加。空穴注入效率的增加可以不仅应用于高电阻填充层37，而且可以应用于高浓度势垒层31。
在图14中，TMGa表示Ga源，TMAl表示Al源，Cp2Mg表示Mg源。
图16是示出根据本发明第四实施例的半导体装置的静电放电特性的曲线图。
为了测量静电放电特性，向多个氮化物半导体装置连续施加3kV的反向电压和正向电压三次。在氮化物半导体装置的总数中，在-5V的电压下氮化物半导体装置的泄露电流为1μA或更小的氮化物半导体装置的数目被定义为良率。
根据本发明的第四实施例，可以看出，与现有技术相比，静电放电良率进一步提高。即，通过现有技术中的氮化物半导体装置的静电放电的缺陷率为1％至3％，而根据本发明第四实施例的氮化物半导体装置的静电放电的缺陷率为0％至1.5％的事实，可以确认的是，与现有技术相比，静电放电良率进一步提高。当氮化物半导体装置具有对静电放电的强的耐性时，能够防止发光二极管由于机械或人导致的静电而被损坏。
尽管已经参照附图通过实施例具体描述了本发明，但是已经通过本发明的示例的方式给出上面的描述。因此，本发明不应该被解释为仅限于所述实施例，并且应该理解，本发明的范围通过权利要求及其等同物来限定。

Claims (8)

1.一种氮化物半导体元件，包括：
n型氮化物半导体层，包括第一下导电型半导体层和第一上导电型半导体层；
超晶格层，位于所述n型氮化物半导体层上部；
低浓度掺杂层，位于所述超晶格层上部；
高浓度势垒层，位于所述低浓度掺杂层上部，相比于所述低浓度掺杂层而Si以更高浓度掺杂；
活性层，位于所述高浓度势垒层上部；以及
p型氮化物半导体层，位于所述活性层上部，
其中，所述低浓度掺杂层的掺杂浓度小于所述高浓度势垒层和所述n型氮化物半导体层的掺杂浓度，
V-坑跨过所述超晶格层，低浓度掺杂层、高浓度掺杂层和活性层而形成。
2.根据权利要求1所述的氮化物半导体元件，其中，掺杂于所述高浓度势垒层的Si的浓度是1E19/cm2以上且5E19/cm2以下。
3.根据权利要求1所述的氮化物半导体元件，其中，还包括：
低温成长层，位于所述n型氮化物半导体层的上部，相比于所述n型氮化物半导体层而在更低温度下成长，
其中，所述超晶格层位于所述低温成长层上部。
4.根据权利要求1所述的氮化物半导体元件，其中，所述超晶格层的掺杂浓度与所述低浓度掺杂层的掺杂浓度相同或低于所述低浓度掺杂层的掺杂浓度。
5.根据权利要求1所述的氮化物半导体元件，其中，所述V-坑与所述高浓度势垒层交叉，使得所述高浓度势垒层具有三维形状。
6.根据权利要求1所述的氮化物半导体元件，其中，还包括：
高电阻填充层，位于所述活性层与p型氮化物半导体层之间，并填充所述V-坑。
7.根据权利要求6所述的氮化物半导体元件，其中，还包括：
电子阻挡层，位于所述活性层与所述高电阻填充层之间，并填充所述V-坑的一部分，
其中，所述高电阻填充层填充所述V-坑的剩余部分。
8.根据权利要求3所述的氮化物半导体元件，其中，所述低温成长层在900度以下的温度下生长。
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