CN110637109B - SiC外延晶片及其制造方法 - Google Patents

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Abstract

本实施方式的SiC外延晶片的制造方法具有外延生长工序,所述外延生长工序中,向所述SiC单晶基板的表面供给Si系原料气体、C系原料气体和具有Cl元素的气体,在所述SiC单晶基板上生长所述外延层,所述外延生长工序的生长条件中,成膜压力为30托以下,Cl/Si比为8~12,C/Si比为0.8~1.2,生长速度从生长初期起为50μm/小时以上。

Description

SiC外延晶片及其制造方法
技术领域
本发明涉及SiC外延晶片及其制造方法。
本申请基于2017年5月26日在日本提出申请的专利申请2017-104625号主张优先权,将其内容引用于此。
背景技术
碳化硅(SiC)的绝缘击穿电场比硅(Si)大1个数量级,并且带隙大3倍,而且具有热传导率高3倍左右等特性。因此,期待碳化硅(SiC)应用于功率器件、高频器件、高温工作器件等。
为了促进SiC器件的实用化,不可缺少的是确立高品质SiC外延晶片和高品质的外延生长技术。
SiC器件是使用SiC外延晶片制作的,所述SiC外延晶片是采用化学气相生长法(Chemical Vapor Deposition:CVD)在SiC单晶基板上生长成为器件活性区域的外延层(膜)而得到的,所述SiC单晶基板是对采用升华再结晶法等生长出的SiC的体单晶进行加工而得到的。
更具体而言,在以从(0001)面向<11-20>方向具有偏离角的面为生长面的SiC单晶基板上,进行台阶流生长(从原子台阶起的横向生长),生长4H的外延层。
在SiC外延晶片中,作为对SiC器件引起致命缺陷的器件致命缺陷之一,已知基面位错(Basal plane dislocation:BPD)。
SiC单晶基板中的基面位错大多在形成外延层时向贯通刃状位错(Threadingedge dislocation:TED)转换。另一方面,从SiC单晶基板被外延层原样地继承的一部分基面位错成为器件致命缺陷。
因此,正在推进降低从SiC单晶基板被外延层继承的基面位错的比例,从而降低器件致命缺陷的研究。
例如专利文献1记载了通过控制结晶生长过程中的温度,来施加使附着在SiC单晶基板的原子的迁移变化那样的热应力,将3英寸SiC外延晶片中的基面位错密度设为10个/cm2以下。
另外,例如专利文献2中记载了通过控制结晶生长过程中的CVD的反应物浓度、压力、温度和气流等参数,来将SiC外延晶片中的基面位错密度设为10个/cm2以下。
此外,例如非专利文献1中记载了能够通过将外延层的生长速度设为50μm/小时,来将从SiC单晶基板被外延层继承的BPD比例降低到1%。在现阶段的技术水准下,在6英寸SiC单晶基板表面存在的基面位错为100~5000个/cm2左右。因此,将所述比例设为1%意味着在SiC外延晶片的表面产生10~50个/cm2的基面位错。
另外,台阶流生长中,已知如果在台面上产生二维核等的异物,则原子台阶的横向生长被阻碍,产生结晶缺陷。专利文献3中提出了下述方法:采用切换条件以使得SiC分解和再蒸发的工序,来促进二维核的分解和再蒸发。另外,专利文献3中记载了认为Si液滴(硅熔滴)的附着成为高密度异常生长核产生的原因。非专利文献2中研究了以高生长速度得到成为镜面的外延生长的条件,记载了以高生长速度条件得到镜面的C/Si比的条件范围变窄。
现有技术文献
专利文献
专利文献1:日本特开2011-219299号公报
专利文献2:日本特表2015-521378号公报
专利文献3:日本特开2011-219298号公报
非专利文献
非专利文献1:T.Hori,K.Dannno and T.Kimoto.Journal of Crystal Growth,306(2007)297-302.
非专利文献2:Y.Ishida,T.Takahashi,K.Kojima et.al.Materials ScienceForum Vol.457-460(2004)pp213-216.
发明内容
近年,为了提高由一个晶片得到的SiC器件的获取数目,从而降低制造成本,正在推进将SiC外延晶片大型化为6英寸以上的尺寸的尝试。因此,在6英寸以上的大型SiC外延晶片中,也要求基面位错密度少。
但是,上述文献所记载的SiC外延晶片中,SiC外延晶片的尺寸全都为6英寸以下。如果将上述条件简单地应用于6英寸的尺寸,则由于基板面积大,成膜条件会在SiC单晶基板的面内波动,得不到与4英寸同等的结果。
另外,为了加快生长速度,需要供给大量硅原料,变得容易产生Si液滴。因此,如果生长速度快,则即使在专利文献3所记载的高密度异常生长核不产生的条件下,也有时局部地产生硅过剩的区域。结果,在生长表面产生Si液滴,形成由该Si液滴引起的缺陷。近年的晶片要求高品质。因此,即使是作为微小缺陷的局部Si液滴引起的缺陷,那样的缺陷也需要降低。另外,同时要求从外延层极力排除作为器件致命缺陷的基面位错。
本发明是鉴于上述问题完成的,其目的在于得到成为器件致命缺陷的基面位错和Si液滴引起的缺陷少的SiC外延晶片及其制造方法。
本发明人专心研究的结果,发现了通过在高速的外延生长条件下,保持一定的C/Si比,并且提高Cl/Si,由此可得到基面位错少、并且Si液滴引起的缺陷少的SiC外延晶片。
即,本发明为了解决上述课题,提供以下手段。
(1)第1方案的SiC外延晶片,具有SiC单晶基板和设置在所述SiC单晶基板上的外延层,所述SiC单晶基板的主面相对于(0001)面具有0.4°~5°的偏离角,所述外延层中,从所述SiC单晶基板连接到外表面的基面位错密度为0.1个/cm2以下,Si液滴引起的缺陷密度为0.1个/cm2以下。
第1方案的SiC外延晶片优选包含以下特征。还优选将这些特征彼此组合。
(2)上述方案的SiC外延晶片中,所述Si液滴引起的缺陷可以是所述SiC单晶基板的面内方向中的与偏离方向垂直的方向上由蚀坑排列而成的集合缺陷、和/或分散存在的蚀坑。
(3)上述方案的SiC外延晶片中,所述Si液滴引起的缺陷密度可以为0个/cm2
(4)上述方案的SiC外延晶片中,从所述SiC单晶基板连接到外表面的基面位错和在所述外延层内转换为贯通刃状位错的基面位错的合计的基面位错密度可以为0.1个/cm2以下。
(5)上述方案的SiC外延晶片中,所述SiC单晶基板的口径可以为150mm以上。
(6)第2方案的SiC外延晶片的制造方法,是制造在SiC单晶基板上结晶生长外延层的SiC外延晶片的方法,所述SiC单晶基板的主面相对于(0001)面具有0.4°~5°的偏离角,所述制造方法具有外延生长工序,所述外延生长工序中,向所述SiC单晶基板的表面供给Si系原料气体、C系原料气体和具有Cl元素的气体,在所述SiC单晶基板上生长所述外延层,所述外延生长工序的生长条件中,成膜压力为30托以下,Cl/Si比为6~12,C/Si比为0.8~1.2,生长速度从生长初期起为50μm/小时以上。
第2方案的SiC外延晶片的制造方法优选包含以下特征。还优选将这些特征彼此组合。
(7)上述方案的SiC外延晶片的制造方法中,所述外延生长工序之前,可以还具有清洁化工序,所述清洁化工序中,在30托以下的压力的氢气氛下,将所述SiC单晶基板的表面加热到1550℃~1650℃,使表面清洁化。
(8)上述方案的SiC外延晶片的制造方法中,所述具有Cl元素的气体可以兼作为Si系原料气体。
本发明的SiC外延晶片中,对SiC器件的器件动作造成重大影响的基面位错缺陷密度低,能够实现更高的器件收率(成品率)和品质。
附图说明
图1是用于说明基面位错和贯通刃状位错的SiC外延晶片的截面示意图。
图2A是示意地示出SiC单晶基板与外延层的界面以及外延层内部的位错的行为的图。
图2B是示意地示出SiC单晶基板与外延层的界面以及外延层内部的位错的行为的图。
图2C是示意地示出SiC单晶基板与外延层的界面以及外延层内部的位错的行为的图。
图3A是改变SiC外延生长工序中的生长压力时的外延晶片表面的共焦微分干涉显微镜像。
图3B是改变SiC外延生长工序中的生长压力时的外延晶片表面的共焦微分干涉显微镜像。
图3C是改变SiC外延生长工序中的生长压力时的外延晶片表面的共焦微分干涉显微镜像。
图3D是改变SiC外延生长工序中的生长压力时的外延晶片表面的共焦微分干涉显微镜像。
图4A是改变SiC外延生长工序中的生长速度时的外延晶片表面的共焦微分干涉显微镜像。
图4B是改变SiC外延生长工序中的生长速度时的外延晶片表面的共焦微分干涉显微镜像。
图5A是改变SiC外延生长工序中的Cl/Si比时的外延晶片表面的共焦微分干涉显微镜像。
图5B是改变SiC外延生长工序中的Cl/Si比时的外延晶片表面的共焦微分干涉显微镜像。
图5C是改变SiC外延生长工序中的Cl/Si比时的外延晶片表面的共焦微分干涉显微镜像。
具体实施方式
以下,适当参照附图,对本实施方式的SiC外延晶片和SiC外延晶片的制造方法详细说明。为了容易理解本发明的特征,以下说明中使用的附图有时出于方便起见而将成为特征的部分放大表示。各构成要素的尺寸比率等与实际可以相同也可以不同。以下说明中例示的材质、尺寸、位置等为一例。本发明不限定于此,可以在不变更其主旨的范围适当变更地实施。
(基面位错(BPD)、贯通刃状位错(TED))
图1是用于说明基面位错和贯通刃状位错的SiC外延晶片的截面示意图。
图1所示SiC外延晶片10在SiC单晶基板1上具有外延层2。
在SiC单晶基板1存在基面位错(BPD)1A。基面位错如文字所示,是在SiC单晶的基面即(0001)面(c面)存在的位错。一般而言,SiC单晶基板1将从(0001)向<11-20>方向具有偏离角的面作为生长面1a。因此,图1中,基面位错1A相对于生长面1a倾斜存在。
SiC单晶基板1中的基面位错1A在外延层2的外延生长时造成影响,位错在外延层2内显示以下3种行为。图2A~2C是示意地示出SiC单晶基板1与外延层2的界面以及外延层2内部的位错的行为的图。
第一种行为如图2A所示,是在基面位错1A与外延层2的界面,从基面位错1A向贯通刃状位错(TED)2B转换的行为。
第二种行为如图2B所示,是基面位错1A原样地向外延层2继承的行为。被外延层2继承的位错变为基面位错2A。
另外,第三种行为如图2C所示,是在外延层2的内部从基面位错2A转换为贯通刃状位错2B的行为。
基面位错和贯通刃状位错具有相同的伯氏矢量,能够相互转换。贯通刃状位错是表示结晶的位移方向的伯氏矢量与位错线正交的结晶缺陷。作为结晶缺陷的形状,具有1枚剩余的原子面以刃状进入到完全的结晶面中的形状。
外延层中的基面位错对SiC器件造成恶劣影响。例如,如果沿具有基面位错的双极器件的正向流通电流,则在形成肖克利型堆垛层错的状态下缺陷放大,使器件的正向特性劣化。
因此,3种行为之中对SiC器件的影响最小的是图2A中示出的第1行为。相对于此,3种行为之中对SiC器件的影响最大的是图2B中示出的第2行为。
图2C中示出的第3行为的情况下,与图2B相比对器件的影响受到限定,但优选该行为少,更优选没有。如果使外延生长层充分厚,则在外延层2中的基面位错2A存在的部分不进行再结合,基面位错转换为堆垛层错的可能性变小。但是,如果外延层2厚则器件的正向电阻会变高。因此,外延层2在确保耐压设计方面必要的厚度的基础上,设计得尽量薄。因此,为了在高电流通电中防止残存于外延层2中的基面位错2A形成堆垛层错从而使器件特性劣化,优选外延生长中的基面位错2A少,更优选没有。
这样,为了避免对SiC器件的影响,在层叠外延层2的过程中,要求以高效率将SiC单晶基板1内的基面位错1A转换为贯通刃状位错2B。并且,作为从基面位错向贯通刃状位错转换的时机,如图2A所示,优选在SiC单晶基板1与外延层2的界面转换为贯通刃状位错2B。要求抑制图2C那样在外延层2的途中转换为贯通刃状位错2B的情况。
基面位错2A和贯通刃状位错2B能够根据通过对表面进行选择蚀刻而产生的蚀坑的形状和X射线形貌术得到的位错像来识别。另外,可以使用接触紫外光时缺陷发出的光致发光的光利用光致发光像来检测。基面位错2A在照射紫外光时发出波长为700nm以上的光。
基面位错转换为贯通刃状位错的位置可以通过沿厚度方向对外延层进行切片,并且利用其表面的选择蚀刻等测定基面位错来确认。
(Si液滴引起的缺陷)
SiC的生长中,同时供给Si原料和C原料。此时,如果Si过剩存在,则无助于生长的Si凝聚产生Si液滴,Si液滴附着在生长表面、和/或Si液滴在生长表面凝聚。Si液滴小时附着后发生再蒸发,因此没有问题。但是,Si液滴大时,再蒸发之前会干扰台阶流生长中的台阶推进而进入到层中。并且以进入了的Si液滴为起因产生缺陷。
Si液滴引起的缺陷根据外观被分为两种缺陷。一种是分散存在的蚀坑,另一种是看起来是线状的缺陷。这种看起来是线状的缺陷是蚀坑排列成一列而成的集合缺陷。因此,蚀坑分散存在还是集合存在的差异,仅在外观上可被确认,它们全都是以Si液滴为原因而形成的。
Si液滴引起的缺陷是以生长气氛中的Si过剩为原因而产生的。因此,能够通过将原料气体的C/Si比设定得高来抑制其产生。但是,C/Si比也会对其他特性造成影响。因此,为了得到器件能够使用的SiC外延层,由于Si液滴以外的原因,C/Si比需要设定在一定范围以内。
因此,对C/Si比以外的参数中,能够抑制Si液滴引起的缺陷的参数进行了研究,作为其一发现了外延生长时的成膜压力。定性地说,生长压力低时,附着在基板的Si液滴再蒸发,难以形成蚀坑。图3A~3D是表示使用共焦微分干涉光学系表面检查装置,对其他条件相同而改变生长时的成膜压力制成的、SiC外延晶片的表面的Si液滴引起的缺陷进行观察的例子的图。
图3A是生长压力为200托(torr)的情况,产生了Si液滴引起的缺陷(蚀坑)。在图3A中,蚀坑难以观察,所以用虚线包围蚀坑的周围。作为小的蚀坑产生的原因,也有贯通螺旋位错和贯通刃状位错,但它们的位置能够利用选择蚀刻和X射线形貌术等来确定,能够与Si液滴引起的蚀坑识别区分。如图3A所示,在成膜时的压力高(容易产生Si液滴)的条件下,Si液滴引起的蚀坑的产生个数多,也在晶片中央部分产生。另外,Si液滴引起的蚀坑一个一个地孤立。
图3B是对将生长压力降到100托时的Si液滴引起的缺陷进行观察的结果。在图3B中,缺陷难以观察,所以用虚线包围缺陷的周围。如图3B所示,没有看到许多孤立的典型性的Si液滴引起的蚀坑产生,但蚀坑局部集合地产生,确认到蚀坑以纵线状排列的特征性的集合缺陷。该集合缺陷产生在基板外周部的情况特别多。
另外,图3C是对将生长压力降到50托时的Si液滴引起的缺陷进行观察的结果。在图3C中,缺陷难以观察,所以用虚线包围缺陷的周围。如图3C所示,观察到蚀坑以纵线状排列的特征性的集合缺陷。
该集合缺陷内的蚀坑的密度在降低压力时下降。
图3D是对将生长压力降到25托时的Si液滴引起的缺陷进行观察的结果。孤立的蚀坑和以纵线状排列的集合缺陷都没有检测到。再者,没有集合缺陷的情况下,SiC外延晶片的表面是平坦的,难以在表面对焦。因此,对在照片下方存在异物的部位拍摄,在其表面对焦。
该以纵线状排列的特征性的集合缺陷,是利用高分辨率的光学显微镜着眼于其形态进行仔细检查而首次发现的。降低Si液滴最后残留的典型性的Si液滴引起的蚀坑以纵线状排列的理由可以理解如下。Si液滴在外延生长面容易在成为凹部的部分形成。台阶流生长中存在原子台阶部分,原子台阶部分变为台阶差。因此,Si液滴容易在该部分陷落而附着。原子台阶存在于与偏离生长方向正交的面内方向。因此,Si液滴容易在该方向上分散附着,推定该痕迹变为蚀坑以纵线状集合而成的集合缺陷。Si液滴的以纵线状排列的方向是台阶延伸的方向。
Si液滴引起的缺陷包含:缺陷存在比较多的情况下孤立地出现的蚀坑、和缺陷产生少的情况下看到的典型性的蚀坑以纵线状排列的集合缺陷这两者。缺陷的计数时,孤立的蚀坑将它们各自作为一个缺陷计数,蚀坑以纵线状排列的集合缺陷以一系列的排列计数为一个,由此来计数化。根据测定倍率,集合缺陷可能被作为分散的蚀坑来计数,但在以50倍以上的倍率确认缺陷时,利用能否看作线状来判断。测定倍率的上限在1000倍以下进行适当选择即可。
另外,在C/Si比以外的参数中,对由Si液滴引起的蚀坑产生造成影响的参数之一是外延层的生长速度。为了降低从基板被外延层继承的BPD的比例,优选将生长速度增大到一定值以上。但是,如果增大生长速度,则需要增加Si系气体的流量,从而变为Si液滴引起的缺陷容易产生的条件。
图4A~4B是其他条件相同,将生长速度设为40μm/小时的情况和将生长速度设为68μm/小时的情况下的SiC外延层的表面的微分干涉显微镜像。图4A中,观察到了贯通螺旋位错引起的缺陷(图4A的虚线区域内),但没有观察到Si液滴引起的缺陷。再者,贯通螺旋位错起因的缺陷仅根据形状难以判定,在照片拍摄后进行蚀刻来确认。另一方面,如果将生长速度提高到68μm/小时,则如图4B所示,Si液滴引起的蚀坑分散产生(图4B的虚线区域内)。
也就是说,为了将基面位错转换为贯通刃状位错,提高生长速度是有效的,但为了抑制Si液滴引起的缺陷,需要使生长速度变慢。换句话说,在减少基面位错的生长速度快的条件下,难以抑制Si液滴引起的缺陷。
另外,如图2A所示,在SiC单晶基板1与外延层2的界面,为了使基面位错1A转换为贯通刃状位错2B,从外延生长的刚开始后提高生长速度是有效的。但是,该情况下,会从生长刚开始后供给大量的硅原料,变得更容易产生Si液滴。也就是说,如果对从基面位错向贯通刃状位错的转换进行控制,则更加难以抑制Si液滴引起的缺陷。
因此,在C/Si比和生长速度受到限制的条件下,为了抑制Si液滴引起的缺陷的产生,要求也控制生长时的成膜压力以外的参数。作为其一种手段,可举出与原料气体一同向SiC单晶基板的表面流通包含Cl的气体的手段。
(SiC外延晶片的制造方法)
本实施方式的SiC外延晶片10的制造方法是在SiC单晶基板1上使外延层2结晶生长的方法,SiC单晶基板1的主面相对于(0001)面具有0.4°~5°的偏离角。
首先,准备SiC单晶基板1。SiC单晶基板1的制作方法不特别限定。
例如,通过对采用升华法等得到的SiC锭进行切片来得到。
SiC单晶基板1中,基面位错1A沿着(0001)面(c面)存在。在SiC单晶基板1的生长面1a露出的基面位错1A的个数优选少,但没有特别限定。现阶段的技术水准下,在6英寸SiC单晶基板1的表面(生长面)存在的基面位错1A的个数每1cm2为1000~5000个左右。
接着,在SiC单晶基板1上外延生长外延层2,制作SiC外延晶片10。外延层2采用例如化学气相生长(CVD)法等在SiC单晶基板1的生长面1a上进行台阶流生长(从原子台阶起横向生长)而得到。
外延生长在保持为高温的SiC单晶基板上,使原料气体、具有Cl元素的气体、载气、掺杂气体流通地进行。
“原料气体”是形成SiC外延膜时的成为原料的气体。一般而言,分为分子内包含Si的Si系原料气体和分子内包含C的C系原料气体。
Si系原料气体可以使用公知的气体,可举例如硅烷(SiH4)。此外,也可以使用二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯硅烷(SiCl4)等具有蚀刻作用的包含Cl的氯系Si原料含有气体(氯化物系原料)。作为C系原料气体,可以任意选择,可以使用例如丙烷(C3H8)等。
“具有Cl元素的气体”是作为构成气体的分子的构成元素包含Cl的气体。能够任意选择,但例如氯化氢(HCl)、SiH2Cl2、SiHCl3、SiCl4等是合适的。在此,SiH2Cl2、SiHCl3、SiCl4也是上述Si系原料气体。如这些气体那样,有时是“具有Cl元素的气体”,并且也是“Si系原料气体”。
“掺杂气体”是包含成为施主或受主元素的气体。用于生长N型的氮、用于生长P型的三甲基铝(TMA)和三乙基铝(TEA)等作为掺杂气体被使用。掺杂气体通常随着原料气体被同时供给。掺杂气体的流量一般少,所以在不特别说明的情况下,与流通原料气体同时地流通掺杂气体,其量被适当调整。
作为此外能够使用的气体,有用于将这些气体搬送到反应炉内的载气。载气优选使用惰性的氢。气氛或成膜气氛是在生长炉内的气体状态这一含义下使用的。因此能够指代包含氢气的状态,但氢不对外延生长的反应造成直接影响。
C/Si比是流通的原料气体中的C元素与Si元素的流量之比。在进行通常的掺杂的外延生长中,作为掺杂剂使用的元素的量比Si和C的量少,因此C/Si比由原料气体中的比率确定。
Cl/Si比是生长中的全部气体所含的Cl元素与Si元素的流量之比。
如上所述,具有Cl元素的气体有时也兼作为Si原料气体。该情况下,Si原料气体中的Cl元素也包含在生长中的全部气体所含的Cl元素的量中。因为包含Cl的Si原料气体在成为外延生长区域的高温下容易分解,从而放出Cl元素。
如果规定C/Si比和Cl/Si比,则Si、C和Cl的比率被一概确定。另外,如果确定C/Si比,则根据Si和C的流量来设定生长速度。即,如果确定生长速度、C/Si比和Cl/Si比,则会规定有助于生长的元素的条件。
本实施方式的SiC外延晶片的制造方法中,设定外延生长工序中的C/Si比、Cl/Si比、成膜压力和生长速度。另外,在外延生长工序之前,优选实行清洁化工序,对外延膜生长的SiC单晶表面进行清洁化。
在清洁化工序中,在CVD装置内配置了SiC单晶基板之后,流通作为载气的氢,在保持为预定压力的状态下升温。在减压状态下暴露在高温的氢气中,由此SiC单晶基板的表面被清洁化。使表面清洁化的温度可以任意选择,但优选在1550℃以上且1650℃以下,并且5分钟以上且60分钟以下进行。清洁化工序中的压力优选为30托(4kPa)以下,更优选设为15托~30托(2kPa~4kPa)的范围。如果压力过小,则容易在外延装置内引起放电。因此,清洁化工序中的压力优选设为15托以上。
接着,实行外延生长工序。在外延生长工序中,Si系原料气体与C系原料气体的流量优选为SiC外延层的生长速度变为50μm/小时以上的流量,更优选为生长速度变为60μm/小时以上的流量。生长速度的上限不特别限定,但例如可以是生长速度变为300μm/小时以下的流量,也可以是200μm/小时以下的流量。
通过从生长初期提高生长速度,能够在SiC单晶基板与外延层的界面将SiC单晶基板的基面位错高效率地转换为贯通刃状位错。即,能够抑制基面位错侵入外延层中之后向贯通刃状位错转换的图2C类型的转换。在此,生长初期是指原料气体供给开始的时间点,生长速度是根据流量求得的生长速度。即,从生长初期将生长速度设为预定值,意味着将原料气体供给开始时的条件设为生长速度变为预定值那样的条件。
在外延生长工序中,如果设置以50μm/小时以上的生长速度生长的期间,则在6英寸以上的SiC外延晶片10中,能够将从SiC单晶基板1没有转换为贯通刃状位错2B而是延伸存在的基面位错密度2A设为0.1个/cm2以下。另外,如果从生长初期以50μm/小时以上的生长速度生长,则能够将从SiC单晶基板连接到外表面的基面位错和在外延层内转换为贯通刃状位错的基面位错的合计基面位错密度设为0.1个/cm2以下。
在此,“6英寸以上”的SiC外延晶片10中,将从SiC单晶基板1没有转换为贯通刃状位错2B而延续存在的基面位错密度2A设为0.1个/cm2以下这点是非常重要的。在以往的4英寸以下的SiC外延晶片中,报道了将基面位错密度抑制为密度比较低的SiC外延晶片。但是,在6英寸以上的SiC外延晶片中,没有这样的报道。在6英寸以上的SiC外延晶片中,SiC单晶基板的成膜条件波动,难以得到与4英寸同等的结果。
另外,4英寸以下的SiC外延晶片10中,即使在外延层2的生长速度低于50μm/小时的情况下,基面位错密度也偶尔变为0.1个/cm2以下。例如,SiC单晶基板1本身具有的基面位错1A少的情况和成膜条件在特定条件下被固定的情况。
但是,实际上,SiC单晶基板1的状态不是相同的而是根据批次和加工尺寸而不同。另外,成膜条件也出于各种理由而需要变更。因此,即使是4英寸以下的SiC外延晶片10,也难以稳定地降低基面位错密度。
另外,SiC单晶基板内的基面位错越少,对于降低在外延层中传播的基面位错就越有利。但是,难以制造基面位错少的SiC单晶基板,基面位错少的6英寸以上的SiC单晶基板价格非常高。如果将外延层的生长速度设为60μm以上则能够将基面位错转换为贯通刃状位错的效率设为99.995%以上。为此,即使使用SiC单晶基板的基面位错在每1cm2为5000~1000个的比较便宜的基板,也能够将外延层内的基面位错设为0.1个/cm2以下。
在综合性地判断结晶缺陷的抑制时,希望C/Si比设为0.8~1.2。另外,外延生长工序中的成膜压力优选与SiC基板的清洁化工序中的腔室内的压力相同。如果压力相同则不发生压力变动引起气流扰乱,能够抑制Si液滴等的产生。
Si液滴的产生可以通过同时开始流通具有Cl元素的气体来防止。如果C/Si比大,则成膜环境中的Si不会变得过剩,认为似乎不会产生Si液滴。但是,Si液滴的生成会由于生长空间内的原料比的混乱而产生。因此,即使将C/Si比控制在合适的1附近的值,也难以完全地抑制由原料比的混乱而产生的局部的Si液滴产生。特别是在向6英寸以上的大口径基板上的外延生长中,原料比的局部波动容易发生,难以完全使其消失。通过与原料气体的流通同时地流通具有Cl元素的气体以变为一定以上的Cl/Si比,由此能够遍及SiC基板整个面地抑制Si液滴的产生。
在此,同时是指在实质的生长开始时,Si系原料气体、C系原料气体和具有Cl元素的气体以预定流量流动的状态。在开始生长之前,即使特定的气体以短时间或微量流通,若是不进行生长而不对基板表面造成影响的状态则被允许。
Cl/Si比为8以上。通过将Cl/Si比设为该范围,能够切实地抑制Si液滴的产生。Cl/Si比根据生长速度和生长温度而受到影响,但如果Cl/Si比大于6则可抑制Si液滴的产生,如果Cl/Si比为8以上则能够将Si液滴的产生抑制到预定值以下。通过使Si原料气体和不含Si而具有Cl元素的气体合流,能够将Cl/Si比设为大于3的值。Si原料气体为三氯硅烷的情况下,该气体组成中的Cl/Si比为3,通过加入HCl,能够使Cl/Si比大于6。
另外,Cl/Si比优选为12以下,更优选为10以下。如果Cl/Si比过大则产生梯形缺陷和/或表面粗糙度变大,形貌恶化。另外,如果使用的Cl增加,则对生长装置的负荷变大,排气气体处理也需要费用。
图5A~5C是改变Cl/Si比进行生长的SiC外延晶片的表面的微分干涉显微镜像。作为Si系原料气体使用三氯硅烷,作为C系原料气体使用丙烷,作为氯系气体使用HCl气体进行外延生长。生长温度为1600℃,C/Si比为1,生长速度为60μm/小时。
图5A是HCl/三氯硅烷=1,且将Cl/Si比设为4的情况。确认到Si液滴引起的蚀坑以线状产生的集合缺陷(图示用虚线包围的区域内)。
图5B是HCl/三氯硅烷=3,且Cl/Si比设为6的情况。Si液滴相比于图5A的情况Si滴引起的蚀坑减少,看到了增大Cl/Si比的效果,但在晶片内产生一部分Si液滴引起的集合缺陷(图示用虚线包围的区域内)。
图5C是HCl/三氯硅烷=5,且Cl/Si比设为8的情况。没有确认到Si液滴引起的缺陷。
此外,当提高Cl/Si比的情况下,例如将Cl/Si比设为19的情况下,产生了梯形缺陷。梯形缺陷是在高Cl/Si比下使表面形貌恶化的典型性缺陷。梯形缺陷是将基板的偏离方向的垂直方向、即台阶的方向上延伸的缺陷作为上底,被外延生长层继承而形成的缺陷,在表面看时是梯形的缺陷。梯形缺陷以存在于基板的位错等的缺陷为起因,通过在外延生长前选择性地局部蚀刻而产生。
也就是说,如果Cl/Si比过高,则在生长初期变为基板的表面被蚀刻的状态,变得容易产生梯形缺陷。而且,Cl/Si比高时的形貌恶化可以作为表面粗糙度使用AFM等来测定。
具有Cl元素的气体和原料气体优选同时开始流通。当作为Si系原料气体使用包含Si和Cl的气体的情况下,自动地同时供给Si和Cl。因此,优选具有Cl元素的气体兼作为Si系原料气体。
为了将Cl/Si比设为8以上,即使在具有Cl元素的气体兼作为Si系原料气体的情况下,也需要流通HCl那样的不含Si的Cl系气体。该情况下,通过将不含Si的Cl系气体与其他原料气体同时开始流通,由此与生长开始同时地在基板上存在一定量的Cl,但优选在生长前产生不存在Cl的状态。如果在生长开始前存在Cl系气体,则基板表面被腐蚀的可能性提高。如果基板表面被腐蚀,则产生梯形缺陷和/或表面粗糙度变大,形貌恶化。
如上所述,根据本实施方式的SiC外延晶片的制造方法,通过提高生长速度,能够提高从基面位错1A向贯通刃状位错2B的转换效率,将从晶片中的SiC单晶基板1没有转换为贯通刃状位错2B而是延伸存在的基面位错密度设为0.1个/cm2以下。
另外,通过将生长速度设为预定速度以上,在不同的SiC单晶基板、不同的成膜条件下,都能够再现性高且稳定地将基面位错密度设为0.1个/cm2以下。
另外,通过以一定条件的C/Si比和Cl/Si比同时供给原料气体和具有Cl元素的气体开始生长,能够抑制Si液滴引起的缺陷产生,将Si液滴引起的缺陷的密度设为0.1个/cm2以下。
此外,通过将Cl/Si比设为预定值以上,能够制造没有Si液滴引起的缺陷产生的晶片。
(SiC外延晶片)
本实施方式的SiC外延晶片采用上述制造方法得到。
本实施方式的SiC外延晶片如图1所示,具有SiC单晶基板1和SiC外延层2。
SiC单晶基板1的主面相对于(0001)面具有0.4°~5°的偏离角。如果偏离角在该范围,则能够在维持器件所要求的偏离角的状态下生长外延层2。
从外延层2的SiC单晶基板1连接到外表面的基面位错密度为0.1个/cm2以下,Si液滴引起的缺陷为0.1个/cm2以下。另外,根据制造条件,也能够将Si液滴引起的缺陷设为0。
基面位错采用光致发光法来检测。将波长400nm以下的光设为激励光,将以700nm以上的波长发光的外延生长的台阶流方向上延伸的线状缺陷作为基面位错检测出。测定在晶片的整个面内进行。具体而言,在将外周端部除外的晶片的80%以上的面积进行测定。并且,对测出的SiC外延晶片内的基面位错的数目进行计数,除以SiC外延晶片的面积,由此求得基面位错密度。
Si液滴引起的缺陷利用倍率20倍以上的共焦微分干涉显微镜检测。Si液滴引起的缺陷包含孤立的蚀坑、和蚀坑纵向排列而成的典型性集合缺陷这两者。孤立的蚀坑将其各自分别计为一个,集合缺陷将一系列的排列计为一个,由此计数化。测定与基面位错的计测同样地在晶片的整个面内进行。并且,对测出的SiC外延晶片内的Si液滴引起的缺陷的数目进行计数,除以晶片的面积,由此求得Si液滴引起的缺陷密度。
SiC单晶基板的口径优选为150mm以上(6英寸以上)。为6英寸以上是重要的,这能够增加能够从1枚SiC外延晶片制作的SiC器件的获取数目,能够实现SiC器件的低价格化。SiC器件存在性能非常好但与Si器件相比成本高这样的课题,大型且基面位错密度少的SiC器件使得成本大幅降低。
外延层的厚度不特别限定,但优选为10μm以上。
SiC外延晶片的形状不特别限定。可以是一般使用的圆形、定向平面(OF)等的具有切口的形状。
本实施方式的SiC外延晶片由于在外延层中成为SiC器件的致命器件缺陷的基面位错(BPD)少、且Si液滴引起的缺陷也少,因此SiC器件的品质提高。
另外,面向汽车的模块等用一个器件处理100A级的大电流,因此由SiC外延晶片生产的SiC芯片(SiC器件的基板)被大型化为10mm见方的级别。在这样的大型SiC芯片中,基面位错密度对获取效率的影响极高,能够降低基面位错密度极其重要。
实施例
以下,对本发明的实施例进行说明。再者,本发明不仅限定于以下实施例。
(实施例1)
准备了6英寸的SiC单晶基板。准备好的SiC单晶基板是4H型的多型,具有主面从(0001)向<11-20>方向具有4°的偏离角的Si面。
接着,将SiC单晶基板导入生长炉内,实行对生长面使用氢气进行气体蚀刻的清洁化工序。蚀刻温度设为与外延生长时的温度相同的1600度,压力设为30托。
接着,对蚀刻后的4H-SiC单晶基板的表面,在流通氢的状态下保持相同压力,将作为原料气体的三氯硅烷、丙烷、作为包含Cl元素的气体的HCl同时地开始供给,生长外延层。
在外延生长工序中,设定C系原料气体与Si系原料气体的比率以使得C/Si比变为1.0,设定气体的流量以使得生长速度变为50μm/小时。
设定三氯硅烷和HCl的流量以使得Cl/Si比变为8。在该条件下进行10μm的SiC外延生长。
然后,使用(PHOTON Design公司制的光致发光成像装置)对制作出的SiC外延晶片评价了基面位错密度。另外,利用共焦微分干涉光学系表面检查装置(SICA),对Si液滴引起的蚀坑进行计数。基面位错为0.02个/cm2(3个/晶片),Si液滴引起的蚀坑为0.03个/cm2(6个/晶片)。
(实施例2)
实施例2除了进行设定使得Cl/Si比变为10以外,与实施例1相同。
评价得到的SiC外延晶片的基面位错密度,基面位错为0.04个/cm2,没有Si液滴引起的蚀坑。
(实施例3)
实施例3除了进行设定使得生长速度变为65μm/小时以外,与实施例1相同。评价得到的SiC外延晶片的基面位错密度,基面位错为0.01个/cm2,Si液滴引起的蚀坑为0.053个/cm2
(比较例1)
比较例1在将生长速度设为45μm/小时这点与实施例1不同。其他条件与实施例1相同。评价得到的SiC外延晶片的基面位错密度,基面位错为8个/cm2,Si液滴引起的蚀坑为0.02个/cm2
(比较例2)
比较例2在不流通HCl、并将Cl/Si比设为3这点与实施例1不同。其他条件与实施例1相同。评价得到的SiC外延晶片的基面位错密度,基面位错为0.01个/cm2,Si液滴引起的蚀坑为10个/cm2
表1
Figure BDA0002276664780000191
产业上的可利用性
通过本发明,能够得到成为器件致命缺陷的基面位错(BPD)少且Si液滴引起的缺陷少的SiC外延晶片及其制造方法。
附图标记说明
1 SiC单晶基板
2 外延层
10 SiC外延晶片
1a 生长面
1A、2A 基面位错
2B 贯通刃状位错。

Claims (7)

1.一种SiC外延晶片,具有SiC单晶基板和设置在所述SiC单晶基板上的外延层,所述SiC单晶基板的主面相对于(0001)面具有0.4°~5°的偏离角,
所述外延层中,从所述SiC单晶基板连接到外表面的基面位错密度为0.1个/cm2以下,Si液滴引起的缺陷密度为0.1个/cm2以下,
所述SiC单晶基板的口径为150mm以上。
2.根据权利要求1所述的SiC外延晶片,所述Si液滴引起的缺陷是所述SiC单晶基板的面内方向中的与偏离方向垂直的方向上由蚀坑排列而成的集合缺陷、和/或分散存在的蚀坑。
3.根据权利要求2所述的SiC外延晶片,所述Si液滴引起的缺陷密度为0个/cm2
4.根据权利要求1~3中任一项所述的SiC外延晶片,从所述SiC单晶基板连接到外表面的基面位错和在所述外延层内转换为贯通刃状位错的基面位错的合计的基面位错密度为0.1个/cm2以下。
5.一种SiC外延晶片的制造方法,是制造在SiC单晶基板上结晶生长外延层的SiC外延晶片的方法,所述SiC单晶基板的主面相对于(0001)面具有0.4°~5°的偏离角,所述制造方法具有外延生长工序,
所述外延生长工序中,向所述SiC单晶基板的表面供给Si系原料气体、C系原料气体和具有Cl元素的气体,在所述SiC单晶基板上生长所述外延层,
所述外延生长工序的生长条件中,成膜压力为30托以下,Cl/Si比为8~12,C/Si比为0.8~1.2,生长速度从生长初期起为50μm/小时以上。
6.根据权利要求5所述的SiC外延晶片的制造方法,所述外延生长工序之前,还具有清洁化工序,所述清洁化工序中,在30托以下的压力的氢气氛下,将所述SiC单晶基板的表面加热到1550℃~1650℃,使表面清洁化。
7.根据权利要求5或6所述的SiC外延晶片的制造方法,具有Cl元素的气体兼作为Si系原料气体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6585799B1 (ja) * 2018-10-15 2019-10-02 昭和電工株式会社 SiC基板の評価方法及びSiCエピタキシャルウェハの製造方法
JP7023882B2 (ja) * 2019-02-04 2022-02-22 株式会社東芝 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置
FR3118284B1 (fr) * 2020-12-17 2022-11-04 Commissariat Energie Atomique Dispositif électronique en siliciure de carbone et son procédé de fabrication
CN116259534A (zh) * 2023-05-12 2023-06-13 比亚迪股份有限公司 碳化硅外延方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101194052A (zh) * 2005-06-08 2008-06-04 克里公司 低基面位错块体生长的SiC晶片
CN102576666A (zh) * 2009-08-28 2012-07-11 昭和电工株式会社 SiC外延晶片及其制造方法
CN104246979A (zh) * 2012-09-11 2014-12-24 道康宁公司 SiC上的高电压功率半导体器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5068423B2 (ja) * 2004-10-13 2012-11-07 新日本製鐵株式会社 炭化珪素単結晶インゴット、炭化珪素単結晶ウェハ及びその製造方法
JP5353800B2 (ja) 2010-04-07 2013-11-27 新日鐵住金株式会社 炭化珪素エピタキシャル膜の製造方法
JP4850960B2 (ja) 2010-04-07 2012-01-11 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
SE536605C2 (sv) 2012-01-30 2014-03-25 Odling av kiselkarbidkristall i en CVD-reaktor vid användning av klorineringskemi
US9988738B2 (en) * 2013-02-13 2018-06-05 Mitsubishi Electric Corporation Method for manufacturing SiC epitaxial wafer
KR20150025648A (ko) 2013-08-29 2015-03-11 엘지이노텍 주식회사 에피택셜 웨이퍼
JP6723219B2 (ja) * 2015-03-03 2020-07-15 昭和電工株式会社 SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造方法
JP6762484B2 (ja) * 2017-01-10 2020-09-30 昭和電工株式会社 SiCエピタキシャルウェハ及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101194052A (zh) * 2005-06-08 2008-06-04 克里公司 低基面位错块体生长的SiC晶片
CN102576666A (zh) * 2009-08-28 2012-07-11 昭和电工株式会社 SiC外延晶片及其制造方法
CN104246979A (zh) * 2012-09-11 2014-12-24 道康宁公司 SiC上的高电压功率半导体器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Thick 4H-SiC Epitaxial Growth and Defect Reduction for Very High Voltage Bipolar Devices;Miyazawa, Tetsuya;《CS JOURNAL OF SOLID STATE SCIENCE AND TECHNOLOGY》;20130619;N3036-N3040 *

Also Published As

Publication number Publication date
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