JP6723219B2 - SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造方法 - Google Patents

SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造方法 Download PDF

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Description

本発明は、SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造方法に関する。本願は、2015年03月03日に、日本に出願された特願2015−041315に基づき優先権を主張し、その内容をここに援用する。
炭化珪素(SiC)は、シリコン(Si)に対して、バンドギャップが約3倍、絶縁破壊電界強度が約10倍、熱伝導度が約3倍という優れた物性を有している。そのため、SiCは、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。
SiCエピタキシャルウェハを用いた半導体デバイスとして、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)が知られている。MOSFETは、SiCエピタキシャル層上に熱酸化などを用いてゲート酸化膜を形成し、そのゲート酸化膜の上にゲート電極を形成することで得られる。形成されるゲート酸化膜が局所的な厚みのバラツキを有すると、厚みが薄い部分を起点に電流リークが発生する。電流リークは、ゲート酸化膜が部分的に破壊されることで生じ、MOSFETの重要な劣化モードであると言われる。ゲート酸化膜の局所的な厚みバラツキは、SiCエピタキシャルウェハ上に存在する欠陥により生じる。表面の凹凸であるステップバンチングは、ゲート酸化膜の局所的な厚みバラツキを生み出す原因の一つである。
高品質のSiCエピタキシャルウェハ、及び高品質のエピタキシャル成長技術の確立が、SiCエピタキシャルウェハを用いた半導体デバイスの実用化の促進に求められている。
しかしながら、SiC単結晶の製造は、2000℃以上の高温成長を必要とし、結晶欠陥が発生しやすい。結晶欠陥の無い完全結晶を実現することは、現段階ではできない。SiCのバルク結晶から切り出されたSiC単結晶基板は、エピタキシャル成長を行う前の段階から転位をはじめとする欠陥を有する。そのため、SiC単結晶基板上にSiC層をエピタキシャル成長させることで得られるSiCエピタキシャルウェハも、ある程度の欠陥を有することは避けられない。
SiCエピタキシャルウェハには、種々の欠陥が存在する。これらの欠陥は、すべてが半導体デバイスに悪影響を及ぼす訳ではない。欠陥の種類によっては、半導体デバイスへの影響が無い又は影響が小さいものも存在する。種々の欠陥の内、半導体デバイスへの影響が大きい欠陥を特定し、その欠陥の発生を抑制することが求められている。
半導体デバイスへの影響が大きい欠陥の一つとしては、台形欠陥が知られている(例えば、非特許文献1〜3)。台形欠陥は、エピタキシャル成長前にエッチング工程を行うことによりSiC単結晶基板上に発生するショートステップバンチング(以下、「SSB」という。)が起点となり、エピタキシャル層の成長中に形成される欠陥である。
台形欠陥は、エピタキシャル層表面において、SSB直上に形成されるライン状の欠陥と、SSBが原因となりステップフロー下流側に形成されるライン状の欠陥とを有する。それぞれの欠陥が、台形の上底、下底となり、全体として台形状の欠陥となる。エピタキシャル表面視で視認される見かけが台形状であるため、一般に台形欠陥と言われている。
ステップバンチングは、基板表面にステップが階段状に存在するとき、結晶成長中にこれらステップ列が合体して束となった巨大なステップである。ステップバンチングは結晶成長中に形成される。この他、ステップバンチングは成長を伴わない熱処理による表面原子の移動でも形成される。結晶面が結晶成長面に対して微傾斜した基板を用いる場合、一般的なステップバンチングは、微傾斜方向に略垂直な方向に延伸した巨視的な長さを持ち、一定の面積を有する表面荒れとして観察される。これに対し、本明細書で言うショートステップバンチング(SSB)は、そのような一般的にみられる巨視的な長さのものとは区別される。SSBは、転位などの微小欠陥を起点として発生し、表面において原子ステップ(通常2〜10原子層程度)が集まって合体したものであり、孤立して存在する。この表面の段差自体を指してSSBということもある。SSBは、典型的には数十μmから1mm以下程度の短く限られた長さをもち、個々の原因欠陥に付随して発生する。
一般的に、SiC単結晶基板を熱処理した状態で生じている原子ステップの集合体をショートステップバンチング(SSB)と呼ぶことが多い。そのため本明細書でもその意味で用い、エピタキシャル成長後の表面に生じるステップバンチングは、エピタキシャル層表面のショートステップバンチング(エピタキシャル層表面のSSB)と呼んで区別する。
台形欠陥を抑制するために、種々の検討が進められている。例えば、非特許文献1には、台形欠陥をもつエピタキシャルウェハ表面に酸化膜を形成した時に、台形欠陥の下底の上に形成された酸化膜の厚さが不均一になることが記載されている。エピタキシャル層表面における台形欠陥の上底側の欠陥(ステップフロー上流側の欠陥、SSB直上の欠陥)は、初期のSSBの長さとほぼ同等の長さを有し、初期のSSBの段差と比較してあまり大きな段差とならない。ここで、「初期のSSB」とは、SiC単結晶基板上にエピタキシャル層を成長させはじめた直後に生じているSSBを意味する。これに対し、エピタキシャル層表面における下底(ステップフロー下流側)側の欠陥は、初期のSSBの段差と比較して大きな段差となる。その為、上底上に形成された酸化膜の厚さは均一であるのに対し、下底上に形成された酸化膜の厚さはばらつく。そのため下底上に形成された酸化膜には局所的に薄い部分が存在し、その部分でリークが発生しやすくなる。つまり、半導体デバイスへの影響が大きいのは、エピタキシャル層表面における下底側の欠陥であることが記載されている。
また例えば、非特許文献2では、基底面転位、貫通刃状転位、貫通螺旋転位、加工スクラッチに起因する転移ループ等が起因となり台形欠陥が発生することが記載されている。これらの転位等の全てから台形欠陥が発生するのではなく、条件により確率で台形欠陥が発生することも記載されている。
さらに、非特許文献3では、エピタキシャル成長前の水素エッチング条件を変えることで、SiC単結晶基板上のSSBの長さが変わることが記載されている。
台形欠陥を抑制するという目的ではないが、エピタキシャル成長前にエッチングを行うことで、エピタキシャル層の表面粗さを低減する方法も知られている。例えば、特許文献1では、Siドロップレットの発生を抑制するために、エッチングガスとして水素ガスに加えて珪素と塩素を含むガスを用いている。特許文献2では、エッチングガスに塩化水素ガスを添加することが記載されている。
国際公開2012/067112号 国際公開2010/087518号
J.Sameshima et.al Materials Science Forum Vols.740−742(2013)pp.745. T.Yamashita et.al Materials Science Forum Vols.778−780(2014)pp.374. 田村他 SiC及び関連半導体研究第22回講演会予稿集(p.140)
上述のように、台形欠陥自体の分析は進んでいるが、台形欠陥による半導体デバイスへの影響を抑制しようとする試みは十分に進んでいない。
例えば、非特許文献1及び2では、台形欠陥の発生メカニズムを分析しているだけであり、この台形欠陥による半導体デバイスへの影響を抑制するための手段については記載されていない。
非特許文献3には、SiC単結晶基板に局所的に生じるSSBの長さを制御できることが記載されている。これは、台形欠陥の上底の長さを制御することに繋がる。しかしながら、半導体デバイスへ大きな影響を及ぼすのは、台形欠陥の下底の段差である。上底を制御できても、下底を制御できなければ、半導体デバイスへの影響を十分抑制することはできない。
特許文献1及び2では、マクロなエピタキシャル層の表面の粗さについては言及しているが、よりミクロ(局所的)なエピタキシャル層表面のSSBについては注目されていない。特にエピタキシャル成長直後に局所的に発生するSSBが起因となって発生する台形欠陥の改善については記載も示唆もない。
本発明は上記問題に鑑みてなされたものであり、MOSFETデバイス等に悪影響を及ぼす台形欠陥の形状を制御し、MOSFETデバイス等にも利用可能な高品質なSiCエピタキシャルウェハを得ることを目的とする。
本発明者らは、鋭意検討の結果、所定の条件でSiCエピタキシャル膜を成長させることで、台形欠陥の形状を制御できることを見出し、本発明を完成させた。すなわち、本発明は、上記課題を解決するため、以下の手段を提供する。
(1)本発明の一態様に係るSiCエピタキシャルウェハは、(0001)面から<11−20>方向に4度以下のオフセット角を有するSiC単結晶基板上にSiCエピタキシャル層が形成されたSiCエピタキシャルウェハであって、前記SiCエピタキシャルウェハに含まれる台形欠陥が、ステップフロー下流側の下底の長さがステップフロー上流側の上底の長さ以下である反転した台形欠陥を含む。
(2)上記(1)に記載のSiCエピタキシャルウェハにおいて、前記台形欠陥中の前記反転した台形欠陥の割合が、50%以上でもよい。
(3)上記(1)または(2)のいずれかに記載のSiCエピタキシャルウェハにおける前記反転した台形欠陥において、前記ステップフロー下流側の下底の長さが0であり、形状が三角形状となるものがあってもよい。
(4)本発明の一態様に係るSiCエピタキシャルウェハの製造方法は、上記(1)〜(3)のいずれか一つに記載のSiCエピタキシャルウェハの製造方法であって、SiC単結晶基板上をエッチングするエッチング工程と、エッチング後のSiC単結晶基板上にエピタキシャル層を成長させるエピタキシャル成長工程とを有し、前記エピタキシャル成長工程において、Si系原料ガスとC系原料ガスの濃度比C/Siを1.0以下とする。
(5)上記(4)に記載のSiCエピタキシャルウェハの製造方法において、前記エピタキシャル成長工程における温度を1630℃以下としてもよい。
(6)上記(4)または(5)のいずれかに記載のSiCエピタキシャルウェハの製造方法における前記エッチング工程において、エッチングガスをシラン(SiH)ガスとしてもよい。
(7)上記(4)〜(6)のいずれか一つに記載のSiCエピタキシャルウェハの製造方法において、前記エッチング工程における温度を前記エピタキシャル成長工程の温度より低くしてもよい。
本発明の一態様に係るSiCエピタキシャルウェハは、(0001)面から<11−20>方向に4度以下のオフセット角を有するSiC単結晶基板上にSiCエピタキシャル層が形成されたSiCエピタキシャルウェハであって、前記SiCエピタキシャルウェハに含まれる台形欠陥が、ステップフロー下流側の下底の長さがステップフロー上流側の上底の長さ以下である反転した台形欠陥を含む。台形欠陥中の反転した台形欠陥の割合は、50%以上であることが好ましい。
本発明の一態様に係るSiCエピタキシャルウェハは、従来のSiCエピタキシャルウェハと比較して、台形欠陥の形状が制御されている。すなわち、このSiCエピタキシャルウェハを用いることで、台形欠陥に伴う半導体デバイスへの影響を抑制することができる。
反転した台形欠陥において、ステップフロー下流側の下底の長さが0で、形状が三角形状となるものがあってもよい。上述のように、台形欠陥の下底の段差は、半導体デバイスへ大きな影響を及ぼす。この構成によれば、下底が存在しなくなるため、より台形欠陥に伴う半導体デバイスへの影響を抑制することができる。
本発明の一態様に係るSiCエピタキシャルウェハの製造方法は、上述のSiCエピタキシャルウェハの製造方法であって、SiC単結晶基板上をエッチングするエッチング工程と、エッチング後のSiC単結晶基板上にエピタキシャル層を成長させるエピタキシャル成長工程とを有し、エピタキシャル層を成長させる工程において、SiHガスとCガスの濃度比C/Siを1.0以下とする。エピタキシャル成長工程における温度は、1630℃以下としてもよい。
この構成によれば、台形欠陥の下底側の長さが、上底側の長さより短くなるように台形欠陥の形状を制御することができる。すなわち、台形欠陥に伴う半導体デバイスへの影響を抑制することができる。
エッチング工程において、エッチングガスをシラン(SiH)ガスとしてもよい。さらに、エッチング工程における温度を、エピタキシャル成長工程の温度より低くしてもよい。
この構成によれば、台形欠陥の上底の長さを決定するSSBの長さを短くすることができる。そのため、相対的に台形欠陥の形状を小さくすることができ、台形欠陥に伴う半導体デバイスへの影響をより抑制することができる。
従来のSiCエピタキシャルウェハ上に確認された台形欠陥の光学表面検査装置画像である。 従来のSiCエピタキシャルウェハに確認された台形欠陥の断面模式図である。 SiC単結晶基板の表面がエッチングされる様子を模式的に示した断面模式図である。 本発明のSiCエピタキシャルウェハ上に確認された反転した台形欠陥の光学表面検査装置画像である。 実施例1のSiCエピタキシャルウェハ上に確認された台形欠陥の光学表面検査装置画像である。 実施例2のSiCエピタキシャルウェハ上に確認された台形欠陥の光学表面検査装置画像である。 比較例1のSiCエピタキシャルウェハ上に確認された台形欠陥の光学表面検査装置画像である。 実施例1、2及び比較例1のC/Si比と、上底及び下底と垂直な垂線と台形欠陥の斜辺がなす角θとの関係を示す。 比較例1及び参考例1、2のエピタキシャル成長温度と、上底及び下底と垂直な垂線と台形欠陥の斜辺がなす角θとの関係を示す。 参考例1、3及び4のエピタキシャル成長速度と、上底及び下底と垂直な垂線と台形欠陥の斜辺がなす角θとの関係を示す。 CVD装置の実施例3及び実施例4における昇温条件を模式的に示す。 エッチング温度に対するエピタキシャル層表面の台形欠陥の上底の長さを示したグラフである。 SiCエピタキシャルウェハの測定位置毎に確認された台形欠陥のSICA像である。
以下、本発明を適用したSiCエピタキシャルウェハおよびSiCエピタキシャルウェハの製造方法について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
「台形欠陥」
本発明の構成を説明する前に、台形欠陥について説明する。図1は、従来のSiCエピタキシャルウェハ上に確認された台形欠陥の光学表面検査装置画像である。図1では、台形欠陥を区別しやすい様に一つの台形欠陥の周囲を点線で囲っている。
図1に示すように、従来のSiCエピタキシャルウェハにおける台形欠陥20は、オフセット方向のステップフロー上流側(図示−X方向)にオフセット方向と垂直すなわちステップフロー成長方向と垂直な方向に延伸して形成された上底21と、オフセット方向のステップフロー下流側(図示+X方向)にオフセット方向垂直な方向に延伸して形成された下底22とを有する。このとき、台形欠陥20の形状は等脚台形であり、下底22の長さは、上底21の長さより長い。そのため、上底21及び下底22と垂直な垂線と、台形欠陥20の斜辺がなす角θは、上底21から下底22へ向かって広がる角度を正とすると、常にθ>0が成り立つ。
本明細書において、基板のオフセット角度をつけた方向にステップフローが成長することから、基板のオフセット角度をつけた方向をオフセット方向、あるいはステップフロー成長方向とすることがあるが、これらは同じ方向を意味している。ステップフローが成長する方向を下流とし、その方向をオフセット下流、反対方向をオフセット上流ということがある。
図2は、従来のSiCエピタキシャルウェハ上に確認された台形欠陥の断面模式図である。SiCエピタキシャルウェハ100は、SiC単結晶基板1とSiCエピタキシャル層2を有する。SiCエピタキシャル層2は、SiC単結晶基板1から(11−20)方向に、ステップフロー成長を行う。そのため、SiC単結晶基板1上にSSB11があると、成長過程でこの段差が拡大しながら伝播する。この伝播した段差は、SiCエピタキシャルウェハ100の表面においては、台形欠陥20の下底22として確認される。すなわち、台形欠陥20の下底22は、SSB11がステップフロー成長方向の平面視の長さ方向にも、断面視の高さ方向にも拡大しながら伝播した段差であり、エピタキシャル層表面のSSBとなる。
これに対し、エピタキシャル層2の表面かつSSB11から(0001)方向に進んだ位置にも段差が現れる。この段差は、SiCエピタキシャルウェハ100の表面に形成される台形欠陥20の上底21に対応する。上底21の段差は、SSB11の段差から大きく拡大することがないため、段差としては下底22の段差より比較的小さい。つまり、SSB11を起点として、そのほぼ直上と、オフセット下流側に欠陥が2つの辺として形成され、この2辺を結んだものが台形欠陥20となる。
「ショートステップバンチング(SSB)」
次いで、台形欠陥20の起点となるSSB11について説明する。ステップバンチングの形成される理由は種々考えられるが、そのうちの転位などの欠陥に起因しエッチングにより発生するSSBについて図3を用いて説明する。
図3は、SiC単結晶基板1の表面を拡大した断面模式図である。SiC単結晶基板1の表面は、オフセット角を有し、(0001)面からわずかに傾いている。そのため、原子レベルのテラス12と、ステップ13が組合されて、SiC単結晶基板1の表面が構成される。このSiC単結晶基板1に気相エッチングを加えると、ステップ13の端部から順にエッチングが進み、理想的には表面形状に影響は生じない。しかしながら、例えば、基底面転位、貫通刃状転位、貫通螺旋転位、加工スクラッチに起因する転移ループ等が表面にあると、その欠陥の基板表面に露出している部分でエッチングの速度が速くなる。その結果、その部分を中心にオフセット方向とは垂直な方向にエッチングが進む。エッチングを終えた後には、テラス12に対して、ステップ13の段差がその他の部分と比較して大きくなる部分ができる。この大きな段差が、SSB11の一態様である。そのため、SSB11は、オフセット方向に垂直な(1−100)方向に、起点となる欠陥を中心にしてライン状に形成される。このため、SSB11に伴い形成される台形欠陥20の上底21及び下底22も、オフセット方向に垂直な(1−100)方向に形成される。
上述の台形欠陥20及びSSB11が形成される理由を踏まえた上で、本発明のSiCエピタキシャルウェハについて説明する。
(SiCエピタキシャルウェハ)
本発明の一態様に係るSiCエピタキシャルウェハは、(0001)面から<11−20>方向に4度以下のオフセット角を有するSiC単結晶基板上にSiCエピタキシャル層が形成されたSiCエピタキシャルウェハである。SiCエピタキシャルウェハには台形欠陥が含まれる。台形欠陥の中には、ステップフロー下流側の下底の長さが、ステップフロー上流側の上底の長さ以下である反転した台形欠陥が含まれる。
SiC単結晶基板は多くのポリタイプを有するが、実用的なSiCデバイスを作製する為に主に使用されているのは4H−SiCである。SiCデバイスは、SiCエピタキシャルウェハ上に作製される。SiCエピタキシャルウェハは、昇華法等で作製したバルク結晶から加工したSiC単結晶ウェハ上に、SiCデバイスの活性領域となるSiCエピタキシャル層を化学的気相成長法(CVD)によって形成することで得られる。エピタキシャル層を形成中にはSiC単結晶基板に用いているポリタイプと異なるポリタイプが混入しやすい。例えば、SiC単結晶基板に4H−SiCを使った場合には、エピタキシャル層に3C−SiCや8H−SiCが混入する。エピタキシャル成長時には、これらの混入を抑制するため、SiC単結晶基板を微傾斜(オフセット角分傾斜)させたステップフロー成長(原子ステップからの横方向成長)を行うのが一般的である。
図4は、本発明の一態様に係るSiCエピタキシャルウェハ上に確認された反転した台形欠陥25の光学表面検査装置画像である。図4において−X方向がオフセット上流であり、+X方向がオフセット下流である。図4に示すように、本発明の一態様に係るSiCエピタキシャルウェハは、下底27の長さが上底26の長さ以下である反転した台形欠陥25を有する。図1に示す従来の台形欠陥20では、上底21の長さは下底22の長さより短い。反転した台形欠陥25は、上底と下底の長さの関係が従来の台形欠陥20と異なる。そのため、図4における反転した台形欠陥25では、上底26及び下底27と垂直な垂線と台形欠陥25の斜辺がなす角θは、図1における上底21から下底22へ向かって広がる角度を正とした場合に、常にθ<0となる。
上述のように、半導体デバイスに大きな影響を及ぼすのは、台形欠陥の下底22、27の段差である。反転した台形欠陥25は、従来の台形欠陥20と比較して下底27の長さが短い。すなわち、反転した台形欠陥25は、従来の台形欠陥20と比較して半導体デバイスへの影響が少ない欠陥であると言える。つまり、本発明の一態様に係るSiCエピタキシャルウェハは、台形欠陥の一部が反転した台形欠陥25であり、半導体デバイスへの悪影響を抑制することができる。具体的には、本発明の一態様に係るSiCエピタキシャルウェハを用いることで、MOSキャパシタの耐圧異常や、リーク電流の発生等を抑制することができる。
SiCエピタキシャルウェハに存在する台形欠陥中の反転した台形欠陥25の割合は、50%以上であることが好ましく、75%以上であることがより好ましい。反転した台形欠陥の割合が大きくなればなるほど、半導体デバイスへの影響を抑制できる。台形欠陥の形状は、SiCエピタキシャルウェハ面内で全て同一の形状ではなく、SiCエピタキシャルウェハの中央に近い程、下底の長さが短くなることが確認されている。すなわち、同一条件でSiCエピタキシャルウェハを形成した場合でも、中央部分は反転した台形欠陥25であり、SiCエピタキシャルウェハの端部に近づくに従い、通常の台形欠陥20となる場合もある。そのため、SiCエピタキシャルウェハに存在する台形欠陥中の反転した台形欠陥25の割合が所定の割合であるということは、SiCエピタキシャルウェハの中央から所定の割合の部分は、半導体デバイスに好適に用いることができることを意味する。
台形欠陥中の反転した台形欠陥25の割合が、50%以上であれば、高い歩留りでSiCエピタキシャルウェハから半導体デバイスを作製することができる。
反転した台形欠陥25において、下底27の長さは0であることが好ましい。すなわち、反転した台形欠陥25が三角形状を有していることが好ましい。下底27が存在しなくなれば、より台形欠陥に伴う半導体デバイスへの影響を抑制することができる。
反転した台形欠陥25における下底27の長さを0とするための具体的な構成について説明する。台形欠陥の上底26と下底27との距離をdとし、上底26の長さをDとする。このとき、下底27の長さは、D+2dtanθ(θ<0)で表記される。すなわち、D+2dtanθ<0となる場合において、反転した台形欠陥25の下底27の長さが0となり、形状が三角形状となる。オフセット角が一定の場合、反転した台形欠陥25が三角形状となる場合の条件は、エピタキシャル層2の厚みhで決定される。オフセット角をφとすると、tanφ=h/dが成り立つ。そのため、D+2htanθ/tanφ<0を満たすように、エピタキシャル層2の厚みhを設定することで、反転した台形欠陥25の形状を三角形状とすることができる。
SiC単結晶基板におけるSSB11の長さは、300μm以下であることが好ましい。SiC単結晶基板におけるSSB11の長さは、ステップフロー上流側の上底の長さと対応する。その意味では、ステップフロー上流側の上底の長さが、300μm以下であることが好ましい。SSB11の長さが300μm以下であれば、エピタキシャル層2の厚さが薄くても、下底27の長さを十分短くすることができる。つまり、必要以上にエピタキシャル層2の厚みを厚くする必要が無くなり、効率的に半導体デバイスに用いることができる高品質なSiCエピタキシャルウェハを得ることができる。
一方で、SSB11の長さが一定以上の長さであっても、所定の条件でエピタキシャル層を形成することで、下底27の長さを自由に制御できる。SiC単結晶基板におけるSSB11の長さは、ステップフロー上流側の上底の長さと対応するので、ステップフロー上流側の上底が一定以上の長さであっても、所定の条件でエピタキシャル層を形成することで、下底の長さを自由に制御できるともいえる。例えば、SSB11の長さが300μm以上であっても、エピタキシャル層表面において下底27長さを上底26の長さ以下とすることにより、デバイスに与える影響を小さくできる。すなわち、SSB11の長さが300μm以上であっても、デバイス不良の発生を抑制できる。これに対し、従来のSiCエピタキシャルウェハは、台形欠陥の上底より下底の長さが長い。そのため、SSB11の長さが300μm以上の場合、台形欠陥の下底の長さが300μm以上となり、デバイスに大きな影響を与える。つまり、SSB11の長さが300μm以上であるにもかかわらず、言変えればステップフロー上流の上底の長さが300μm以上であるにもかかわらす、デバイスに好適に用いることができるSiCエピタキシャルウェハは、本発明で初めて実現可能となったものである。
SSB11の長さは、気相エッチングの影響を受けて変化する。一方で、気相エッチングの条件は、台形欠陥以外の欠陥にも影響を与えるため、台形欠陥以外の要因も考慮して決められる。従来は、上底の長さ(SSBの長さ)が一定以下となる条件の中で、気相エッチングの条件を選択する必要があったのに対し、本発明の一態様に係るSiCエピタキシャルウェハの製造方法では、気相エッチング条件としてSSB11が一定以上の長さとなるような条件を採用できる。すなわち、台形欠陥の抑制と、その他の欠陥発生抑制とを両立できる。
上述のように本発明の一態様に係るSiCエピタキシャルウェハは、MOSFET等の半導体デバイスを作製する場合に好適に用いられる。本発明の一態様に係るSiCエピタキシャルウェハは、大きな段差を有する下底27が小さいため、その上に積層される酸化膜に局所的に薄い部分が少ない。そのため、均一な厚さの酸化膜を形成することができる。すなわち、MOSキャパシタの耐圧異常やリーク電流の発生等の問題を抑制したMOSFETデバイスを実現することができる。
(SiCエピタキシャルウェハの製造方法)
本発明の一態様に係るSiCエピタキシャルウェハの製造方法について説明する。
本発明の一態様に係るSiCエピタキシャルウェハは、上述のようなSiCエピタキシャルウェハの製造方法であって、SiC単結晶基板上をエッチングするエッチング工程と、エッチング後のSiC単結晶基板上にエピタキシャル層を成長させるエピタキシャル成長工程とを有する。そして、エピタキシャル層を成長させる工程において、Si系原料ガスとC系原料ガスの濃度比C/Siを1.0以下とする。
本発明者らの検討の結果、C/Si比を制御することで、台形欠陥の下底の長さを制御できることを見出した。C/Si比を1.0以下とすることで、SiCエピタキシャルウェハに含まれる台形欠陥の中に、ステップフロー下流側の下底の長さがステップフロー上流側の上底の長さ以下である反転した台形欠陥が発生する。C/Si比が小さくすると、台形欠陥の中の反転した台形欠陥の割合を大きくすることができる。一方で、C/Si比をあまり小さくしすぎるとカーボンリッチなSiCエピタキシャル層となってしまう。現実的にはC/Si比を0.8以上1.0以下とすることが好ましい。
エピタキシャル成長工程における温度を制御して、台形欠陥の下底の長さを制御することもできる。エピタキシャル成長時の温度を下げると、台形欠陥の下底の長さが短くなる。具体的には、エピタキシャル成長工程における温度を1630℃以下とすることが好ましい。エピタキシャル成長工程における温度があまり低温すぎると、原料ガスの分解が適切に生じない。そのため、エピタキシャル成長工程における温度は、1600℃〜1630℃の範囲内であることが好ましい。
台形欠陥の下底を制御するのみならず、上底も制御し、台形欠陥全体の形状を制御することが好ましい。上述のように、上底はSiC単結晶基板上に形成されるSSBの長さをそのまま反映するため、SiC単結晶基板表面のSSBの長さを制御することで、台形欠陥の上底の長さを制御することができる。
エッチングガスとしては、水素ガス、塩化水素ガス、シラン(SiH)ガス等を用いることができるが、シランガスを用いることが好ましい。シランガスは、水素ガス等と比較してエッチング性が高くないため、急激なエッチングに伴うSSBの発生を抑制することができる。また、これらのガスを混合して用いることができる。
エッチング工程における温度は、エピタキシャル成長工程の温度より低いことが好ましい。エッチングのガスの温度を低くすることで、形成されるSSBの長さを短くすることができる。すなわち、エピタキシャル成長後に形成される台形欠陥の上底の長さを短くすることができる。従来、シランガスをエッチングガスとして用いる場合は、シリコンドロップレットが発生する可能性が高まるため、エッチング時の温度をエピタキシャル成長工程の温度より低くすることは避けられていた。しかしながら、本発明者らは、鋭意検討の結果、エッチング温度を1500〜1550℃とすることで、シリコンドロップレットの発生を抑制しつつ、SSBの長さを十分短くできることが分かった。
エッチング工程は、他の欠陥の低減量(数)を指標に独立にあらかじめ設定することができる。さらにあらかじめ台形欠陥の面内の分布を測定し、エピ成長条件や成長装置の部材の構造を調整することにより、面内における台形欠陥が占める割合を小さくなるように調整することができる。
独立に設定したエッチング条件で上底の長さを予測し、あらかじめ測定して把握した台形欠陥の形状の分布と必要な成長膜厚から、台形欠陥が下底の長さが所定以下となるエピ成長条件を設定する。これにより、例えばSiCエピタキシャルウェハ中に存在する台形欠陥2中の反転した台形欠陥の割合を50%以上、あるいは75%以上とすることができ、キラー欠陥となる台形欠陥の下底の総延長量を小さく抑えかつ他の欠陥の低減と両立することができる。
以下、本発明の実施例について説明する。本発明は以下の実施例のみに限定されるものではない。
「C/Si比による影響」
(実施例1)
SiC単結晶基板として、3インチの4H−SiC単結晶基板を用意した。4H−SiC単結晶基板は、(0001)Si面に対して<11−20>方向に4度のオフセット角を有する。ここで、4度のオフセット角は、±0.5°程度のずれは許容される。
次いで、準備した3インチの4H−SiC単結晶基板をホットウォールプラネタリ型ウェハ自公転型のCVD装置に設置し、4H−SiC単結晶基板の表面に対して、水素ガスを用いたガスエッチングを行った。エッチングの温度は、エピタキシャル成長の温度と同一の1630℃とした。
エッチング後の4H−SiC単結晶基板の表面に、原料ガスとしてシラン、プロパン、キャリアガスとして水素を供給しながら、成長圧力15kPa、成長温度1630℃の条件のもとで、エピタキシャル層の厚みが10μmに至るまで、エピタキシャル成長を行った。このとき、C/Si比は、0.95とした。
図5は、実施例1のSiCエピタキシャルウェハ上に確認された台形欠陥の光学表面検査装置画像である。光学表面検査装置としては、光学表面検査装置カンデラ(KLA Tencor社製 Candela6300)を用いた。図示左側が、オフセット上流である。この画像は、光学表面検査装置カンデラ以外に、コンフォーカル微分干渉光学系表面検査装置SICA(レーザーテック社製)を用いて確認することもできる(図視略)。
上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θは、上底から下底へ向かって広がる角度を正とした際に、θ=−62°であった。
角度θは、SiCエピタキシャルウェハ中央から28mmの位置に存在する任意の10点の台形欠陥の平均値として求めた。ウェハ自公転型の為、ほぼ円対象の分布となっていて、28mmよりも内側の台形欠陥の角度θは−62°よりも小さい(下底がより短くなる角度)分布となっていた。このとき、SiCエピタキシャルウェハ内に存在する台形欠陥の90%以上が反転した台形形状となっていた。
(実施例2)
C/Si比を1.00とした点以外は、実施例1と同様の条件でSiCエピタキシャルウェハを作製した。図6は、実施例2のSiCエピタキシャルウェハ上に確認された台形欠陥の光学表面検査装置画像である。図示左側が、オフセット上流である。上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θは、上底から下底へ向かって広がる角度を正とした際に、θ=0°であった。
(比較例1)
C/Si比を1.05とした点以外は、実施例1と同様の条件でSiCエピタキシャルウェハを作製した。図7は、比較例1のSiCエピタキシャルウェハ上に確認された台形欠陥の光学表面検査装置画像である。図示左側が、オフセット上流である。上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θは、上底から下底へ向かって広がる角度を正とした際に、θ=75°であった。
図8に実施例1、2及び比較例1のC/Si比に対する上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θの関係を示す。θ≦0であるということは、ステップフロー下流側の下底の長さが、ステップフロー上流側の上底の長さ以下である。C/Si比が1.0以下であれば、台形欠陥の一部を反転した台形欠陥とすることができる。
「エピタキシャル成長温度による影響」
(参考例1)
成長温度を1650℃とした点以外は、比較例1と同様の条件でSiCエピタキシャルウェハを作製した。その結果、上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θは、上底から下底へ向かって広がる角度を正とした際に、θ=80°であった。
(参考例2)
成長温度を1610℃とした点以外は、比較例1と同様の条件でSiCエピタキシャルウェハを作製した。その結果、上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θは、上底から下底へ向かって広がる角度を正とした際に、θ=66°であった。
図9に比較例1及び参考例1、2のエピタキシャル成長温度に対する上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θの関係を示す。図9に示すように、温度が低くなるにつれて、角度θが小さくなっている。すなわち、実施例1及び実施例2のエピタキシャル成長時の温度条件を下げることで、より下底の長さが小さい反転した台形欠陥が得られる。
「エピタキシャル成長速度による影響」
(参考例3)
エピタキシャル層の成長速度を参考例1の1.5倍としたこと以外は、参考例1と同様の条件でSiCエピタキシャルウェハを作製した。上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θは、上底から下底へ向かって広がる角度を正とした際に、θ=87°であった。
(参考例4)
エピタキシャル層の成長速度を参考例1の2倍としたこと以外は、参考例1と同様の条件でSiCエピタキシャルウェハを作製した。上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θは、上底から下底へ向かって広がる角度を正とした際に、θ=86°であった。
図10に参考例1、3及び4のエピタキシャル成長速度に対する上底及び下底と垂直な垂線と、台形欠陥の斜辺がなす角θの関係を示す。図10に示すように、台形欠陥の形状は、エピタキシャル成長の成長速度に依存していない。
「エッチング温度による影響」
(実施例3)
エッチングの温度を1550℃としたこと以外は、実施例1と同様の条件で、SiCエピタキシャルウェハを作製した。図11にCVD装置の実施例3及び後述する実施例4における昇温条件を模式的に示した。図11に示すように、エッチング温度に至るまで昇温後、所定のエッチング温度(図11のEt温度)に達した時点から15分間温度を維持しながらエッチングを行った。その後、5分かけて所定のエピタキシャル成長温度(エピ温度)まで昇温し、1分保持後に、エピタキシャル成長を行った。
(実施例4)
エッチングの温度を1500℃としたこと以外は、実施例3と同様の条件で、SiCエピタキシャルウェハを作製した。
図12は、エッチング温度に対するエピタキシャル層表面の台形欠陥の上底の長さを示したグラフである。台形欠陥の上底の長さは、上述のSICAを用いて、任意の10点を計測し、平均値を値として求めた。実施例1の台形欠陥の上底の長さは328μmであり、実施例3の台形欠陥の上底の長さは135μmであり、実施例4の台形欠陥の上底の長さは90μmであった。エッチング温度が低い程台形欠陥の上底の長さを短くできた。
また、別途同様のエッチング温度で基板をエッチングのみ行いエピタキシャル成長を行わないで取り出した基板の表面をSICAで同様に測定して比較し、エピタキシャル成長後の表面の台形欠陥の上底の長さが、エッチングのみでエピタキシャル成長を行う前のSSBの長さとほぼ一致することも確認した。
「SiCエピタキシャルウェハの面内の位置による影響」
比較例1のSiCウェハを用いて、SiCエピタキシャルウェハの測定位置に伴う台形欠陥の形状を確認した。図13は、SiCエピタキシャルウェハの測定位置毎に確認された台形欠陥のSICA像である。図示右側から、SiCエピタキシャルウェハの中央、SiCエピタキシャルウェハの中央から28mmの位置、SiCエピタキシャルウェハの中央から31mmの位置を測定した画像である。図13に示すように、SiCエピタキシャルウェハの端部に近づきに従い、下底の長さが長くなっている。これは、SiCエピタキシャルウェハ面内でもわずかなC/Si比のバラツキが生じているためと考えられる。
1:SiC単結晶基板、11:ショートステップバンチング(SSB)、12:テラス、13:ステップ、2:SiCエピタキシャル層、20:台形欠陥、21:上底、22:下底、25:反転した台形欠陥、26:上底、27:下底、100:SiCエピタキシャルウェハ

Claims (7)

  1. (0001)面から<11−20>方向に4度以下のオフセット角を有するSiC単結晶基板上にSiCエピタキシャル層が形成されたSiCエピタキシャルウェハであって、
    前記SiCエピタキシャルウェハに含まれる台形欠陥が、ステップフロー下流側の下底の長さがステップフロー上流側の上底の長さ以下である反転した台形欠陥を含むことを特徴とするSiCエピタキシャルウェハ。
  2. 前記台形欠陥中の前記反転した台形欠陥の割合が50%以上である請求項1に記載のSiCエピタキシャルウェハ。
  3. 前記反転した台形欠陥において、前記ステップフロー下流側の下底の長さが0であり、形状が三角形状であるものを有する請求項1又は2のいずれかに記載のSiCエピタキシャルウェハ。
  4. 請求項1〜3のいずれか一項に記載のSiCエピタキシャルウェハの製造方法であって、
    SiC単結晶基板上をエッチングするエッチング工程と、エッチング後のSiC単結晶基板上にエピタキシャル層を成長させるエピタキシャル成長工程とを有し、
    前記エピタキシャル成長工程において、Si系原料ガスとC系原料ガスの濃度比C/Siを0.95以上1.0以下とするSiCエピタキシャルウェハの製造方法。
  5. 前記エピタキシャル成長工程における温度を1630℃以下とする請求項4に記載のSiCエピタキシャルウェハの製造方法。
  6. 前記エッチング工程において、エッチングガスをシラン(SiH)ガスとする請求項4又は5のいずれかに記載のSiCエピタキシャルウェハの製造方法。
  7. 前記エッチング工程における温度を、前記エピタキシャル成長工程の温度より低くする請求項4〜6のいずれか一項に記載のSiCエピタキシャルウェハの製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111799324B (zh) * 2015-05-18 2024-09-13 住友电气工业株式会社 碳化硅外延基板、碳化硅半导体装置及其制造方法
JP6690282B2 (ja) * 2016-02-15 2020-04-28 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6832240B2 (ja) * 2017-05-26 2021-02-24 昭和電工株式会社 SiCエピタキシャルウェハ及びその製造方法
JP6585799B1 (ja) 2018-10-15 2019-10-02 昭和電工株式会社 SiC基板の評価方法及びSiCエピタキシャルウェハの製造方法
JP7230551B2 (ja) * 2019-02-07 2023-03-01 住友電気工業株式会社 炭化珪素エピタキシャル層の厚みの測定方法
JP2020170816A (ja) * 2019-04-05 2020-10-15 三菱電機株式会社 炭化珪素エピタキシャルウエハ、炭化珪素エピタキシャルウエハの製造方法、電力変換装置
CN113463191B (zh) * 2021-07-23 2022-11-29 上海天岳半导体材料有限公司 一种表面颗粒物少的晶片及其处理方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4581081B2 (ja) 2004-03-25 2010-11-17 独立行政法人産業技術総合研究所 エピタキシャルウエハ作製時に用いる炭化珪素平滑化基板の作製方法、炭化珪素基板表面の平滑化及びSiCエピタキシャル成長に用いる装置
JP2006273631A (ja) * 2005-03-28 2006-10-12 Komatsu Electronic Metals Co Ltd シリコン単結晶の製造方法およびアニールウェーハおよびアニールウェーハの製造方法
JP4987792B2 (ja) * 2008-04-17 2012-07-25 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
WO2010087518A1 (ja) 2009-01-30 2010-08-05 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
JP4959763B2 (ja) * 2009-08-28 2012-06-27 昭和電工株式会社 SiCエピタキシャルウェハ及びその製造方法
JP4887418B2 (ja) * 2009-12-14 2012-02-29 昭和電工株式会社 SiCエピタキシャルウェハの製造方法
JP5152435B2 (ja) 2010-11-17 2013-02-27 新日鐵住金株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
JP5897834B2 (ja) * 2011-07-19 2016-03-30 昭和電工株式会社 SiCエピタキシャルウェハの製造方法
JP5961357B2 (ja) * 2011-09-09 2016-08-02 昭和電工株式会社 SiCエピタキシャルウェハ及びその製造方法
JP6112712B2 (ja) * 2013-03-27 2017-04-12 国立研究開発法人産業技術総合研究所 炭化珪素エピタキシャルウエハの製造方法

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