JP2017095305A - 半導体基板の製造方法、半導体基板および半導体装置 - Google Patents

Abstract

【課題】結晶欠陥による亀裂が抑制された半導体基板を生産性良く製造する方法を提供する。
【解決手段】半導体基板１の製造方法はシリコン基板２上に炭化緩衝層３を形成し、シリコンが昇華しない第１温度で炭化緩衝層３上に第１炭化シリコン層５を形成し、第１温度を超える第２温度で第１炭化シリコン層５上に第２炭化シリコン層７を形成する。第１温度は７００度以上１１００度以下である。第２温度は７００度以上１３５０度以下である。第１炭化シリコン層５の厚みは５０ｎｍ以上５０００ｎｍ以下である。
【選択図】図２

Description

本発明は、半導体基板の製造方法、半導体基板および半導体装置に関するものである。

従来、主に電力用途に用いられる高耐圧の半導体素子としてパワーデバイスと呼ばれるものがある。炭化シリコン（ＳｉＣ）は、単結晶シリコンに比べ２倍以上のバンドギャップを有することから、このような高耐圧デバイス用の半導体材料として注目されている。炭化シリコンの単結晶形成法には昇華法によるバルク成長と基板上へのエピタキシャル成長による薄膜形成がある。バルク成長による炭化シリコンの形成では、高温相の結晶多形である六方晶（４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ）を形成することができるが、欠陥（マイクロパイプ）の低減や、結晶の大口径化が難しいという課題がある。

また、エピタキシャル成長による薄膜形成による炭化シリコンの形成は、シリコン基板等の立方晶単結晶基板上に低温相の結晶多形である立方晶炭化シリコン（３Ｃ−ＳｉＣ）を形成させる方法がとられる。しかしながら、エピタキシャル成長による薄膜形成では大口径の単結晶膜形成、膜形成中での不純物添加が可能である一方、単結晶基板と３Ｃ−ＳｉＣ膜との物性差による結晶欠陥発生が問題となる。例えば、単結晶基板としてシリコン基板を用いた場合、シリコン、３Ｃ−ＳｉＣの格子定数はそれぞれ０．５４３ｎｍ、０．４３６ｎｍで、熱膨張係数もそれぞれ２．５５×１０^-6Ｋ^-1、２．７７×１０^-6Ｋ^-1と差がある。このため、３Ｃ−ＳｉＣ膜中に物性差に起因した結晶欠陥や内部応力が発生してしまうという問題がある。

上記の課題又は問題の解決のための技術は従来から検討されており、例えばエピタキシャル成長による薄膜形成において、特許文献１には、シリコン基板上に緩衝層としての炭化シリコン膜を形成し、当該炭化シリコン膜の上に炭化シリコン単結晶膜を形成することが記載されている。

特開２０１０−２２５７３３号公報

しかしながら、エピタキシャル成長による薄膜形成の場合には、しばしばエピタキシャル成長中にシリコン基板からシリコンが蒸発してしまう現象が見られる。この場合、基板表面にはシリコンが蒸発することによる空孔が形成され、当該空孔の近辺ではシリコン基板から蒸発したシリコン原子の影響を受け、局所的に炭化シリコン膜および炭化シリコン単結晶膜の成長阻害が起きるなど、結晶欠陥密度の高い領域が形成されてしまうという問題があった。

本発明は、上述した課題および問題の少なくともひとつを解決するためになされたものであり、以下の形態または適用例を取ることができる。

［適用例１］
本発明に係る半導体基板の製造方法は、シリコン基板上に炭化緩衝層を形成し、シリコンが昇華しない第１温度で前記炭化緩衝層上に第１炭化シリコン層を形成し、前記第１温度を超える第２温度で前記第１炭化シリコン層上に第２炭化シリコン層を形成することを特徴とする。

この方法によれば、炭化緩衝層形成の後にシリコンが昇華しない第１温度で第１炭化シリコン層を形成することにより炭化緩衝層に形成されたシリコンが昇華する経路を塞ぐことができ、第１炭化シリコン層上に形成する第２炭化シリコン層の結晶欠陥を少なくすることを図ることができる。

シリコン基板上に形成される炭化緩衝層は、ヘテロエピタキシャル成長により形成される炭化シリコンの層である。炭化緩衝層は、シリコンの格子定数と炭化シリコンの格子定数の違いを緩和する役割を有し、当該格子定数の違いによる結晶欠陥を抑制することを目的とする。当該ヘテロエピタキシャル成長に好ましい温度は、シリコン基板からのシリコンの昇華を招く温度でもある。このシリコンの昇華は、シリコン基板表面に欠損部分（ピット）を形成する共に炭化緩衝層に昇華経路としてピンホール（空洞）のような欠陥部位（ボイド）を形成してしまう要因となる。このため、炭化緩衝層には、格子定数の違いが原因である結晶欠陥とシリコンの昇華が原因である結晶欠陥の２種類の結晶欠陥が存在することになる。

しかしながら、炭化緩衝層の形成後、シリコンが昇華しない第１温度で第１炭化シリコン層を形成することで、上述したシリコン基板におけるピット及び炭化緩衝層おけるボイドに炭化シリコンが形成され、ピットおよびボイドを塞ぐことができる。これにより、シリコンが昇華する経路が塞がれ、以降はシリコンの昇華が原因となる結晶欠陥の発生を抑制することが可能となる。これにより、第１炭化シリコン層上に形成される第２炭化シリコン層においてシリコンの昇華による結晶欠陥を防ぐことができる。

炭化シリコンの層である炭化緩衝層の格子定数および第１炭化シリコン層の格子定数は、同じである。このため、第１炭化シリコン層を形成するエピタキシャル成長はホモエピタキシャル成長であり、比較的低温でエピタキシャル成長を行わせても、成長速度が遅くなるものの、この２つの層の界面が起点となる格子定数が原因の新たな結晶欠陥は生じにくい。

また、第２炭化シリコン層を形成するホモエピタキシャル成長における温度である第２温度は、第１温度よりも高い温度であり、第２炭化シリコン層の成長は第１炭化シリコン層の成長よりも早い。従って、より短時間で質の良い炭化シリコン層の形成が可能となる。

これにより第１温度よりも高い第２温度で第１炭化シリコン層上に第２炭化シリコン層をエピタキシャル成長させることで、第２炭化シリコン層をシリコンの昇華やシリコンの昇華に伴う結晶欠陥の影響の少ない、より質の高い炭化シリコン層とすることができる。

［適用例２］
上記の適用例における半導体基板の製造方法において、前記第１温度は７００度以上１１００度以下であることが好ましい。

この方法によれば、第１温度を７００度以上１１００度以下にすることにより、シリコン基板からのシリコンの昇華を抑えながら第１炭化シリコン層を形成することができる。

［適用例３］
上記の適用例における半導体基板の製造方法において、前記第２温度は１３５０度以下であることが好ましい。

この方法によれば、第１温度よりも高い第２温度を１３５０度以下とすることで、シリコン基板の溶融を防ぎながら、第２炭化シリコン層をエピタキシャル成長により形成することができる。シリコンの溶融温度は約１４１４度であり、シリコン基板に損傷を与えることなく炭化シリコン層を備える半導体基板の製造を行なうことができる。

［適用例４］
上記の適用例における半導体基板の製造方法において、前記第１炭化シリコン層の厚みは５０ｎｍ以上５０００ｎｍ以下であることが好ましい。

この方法によれば、第１炭化シリコン層の厚みが５０ｎｍから５０００ｎｍとなるようにエピタキシャル成長をさせることで、シリコン基板表面のピットおよび炭化緩衝層のボイドを塞ぐ厚さの炭化シリコンの層を形成することができる。炭化緩衝層は、異なる格子定数の緩和を目的とするものであり、１原子分の厚み以上であればよい。従って、炭化緩衝層の厚さは、第１炭化シリコン層の厚さが５０ｎｍから５０００ｎｍとなるようにしたときに上述したピット及びボイドが塞がれる厚さであれば十分に役割を果たすことができる。これにより、製造時における炭化緩衝層の厚さの上限値を規定することができ、製造装置の制御の容易化を図ることができる。

［適用例５］
上記の適用例における半導体基板の製造方法において、前記第２炭化シリコン層を形成する前に、前記第１炭化シリコン層上に開口部を有する所定の厚さのマスク層を設置することが好ましい。

この方法によれば、第１炭化シリコン層上に開口部を有する所定の厚さのマスク層を形成することで、第１炭化シリコン層から伝播した上述した格子定数の違いに基づく結晶欠陥をマスク層により終端させることができる。

第２炭化シリコン層の形成前は、マスク層の開口部には第１炭化シリコン層が露出しており、第１炭化シリコン層の表面には、シリコンの昇華に伴う結晶欠陥はないものの、上述した格子定数に基づく結晶欠陥が残されている可能性がある、この格子定数に基づく結晶欠陥は第２炭化シリコン層にも引き継がれる。しかしながら、この結晶欠陥は第１炭化シリコン層表面から斜め方向に成長する結晶欠陥であり、マスク層の側壁で終端することができる。終端された結晶欠陥はそれ以上の成長はなく、第２炭化シリコン層のマスク層よりも上に形成された部分は質の良い炭化シリコンの層とすることができる。マスク層の厚さは、結晶欠陥を終端するのに十分な厚さがあればよい。

［適用例６］
上記の適用例における半導体基板の製造方法において、前記マスク層の厚さは、前記開口部の幅の√２倍以上であることが好ましい。

この方法によれば、マスク層の厚さをマスク層の開口部の幅の√２倍以上にすることで、開口部から成長してくる上述した格子定数に基づく結晶欠陥を確実に終端させることができる。

［適用例７］
本発明に係る半導体基板は、シリコン基板と、前記シリコン基板上に設置された炭化緩衝層と、前記炭化緩衝層上に設置された第１炭化シリコン層と、前記第１炭化シリコン層上に設置された第２炭化シリコン層と、を備え、前記炭化緩衝層における欠陥部分が前記第１炭化シリコン層により塞がれていることを特徴とする。

この構成によれば、炭化緩衝層における欠陥部分が第１炭化シリコン層により塞がれていることで、第２炭化シリコン層を当該ボイドが原因となる結晶欠陥が存在しない層とすることができる。

［適用例８］
上記の適用例における半導体基板において、前記欠陥部分は前記シリコン基板の表面の結晶空孔に続いており、前記欠陥部分が、前記第１炭化シリコン層にて塞がれていることが好ましい。

この構成によれば、欠陥部分に繋がるシリコン基板の部分に空孔があるときに、欠陥部分が第１炭化シリコン層に塞がれていることで、第２炭化シリコン層を欠陥部が原因となる結晶欠陥が存在しない層とすることができる。また、基板内に空孔が存在することによる応力の発生を防ぐことが可能な半導体基板とすることができる。

［適用例９］
上記の適用例における半導体基板において、更に、前記第１炭化シリコン層上に開口部を有するマスク層を有し、前記第２炭化シリコン層は、前記マスク層上及び前記開口部における前記第１炭化シリコン層上に設置されており、前記マスク層上の前記第２炭化シリコン層には、略垂直に会合欠陥が存在することが好ましい。

この構成によれば、第２炭化シリコン層にはボイド及びピットが要因となる結晶欠陥はないものの不測の原因により結晶欠陥が生成される場合があるが、このような結晶欠陥はマスク層において除去され、複数の開口部において成長した炭化シリコンはマスク層上で会合することになり会合欠陥を形成する。このため、会合欠陥はマスク層上に略垂直に形成される。しかしながら、基板に形成する半導体素子内に会合欠陥が存在すると当該半導体素子は正しく動作することができない。会合欠陥はマスク層上に形成され、マスク層の開口部の位置から存在する場所を容易に識別することができる。このため、半導体素子を形成するのに不都合な部分を容易に識別することが可能な炭化シリコン層を有する半導体基板とすることができる。

［適用例１０］
本発明に係る半導体装置は、上記の適用例の半導体基板を用い、半導体素子が前記会合欠陥を避けて配置されていることを特徴とする。

この構成によれば、半導体素子が会合欠陥のある部分に形成されていないので、動作が保証された半導体装置とすることができる。

第１実施形態にかかわる半導体基板を示す概略斜視図。 半導体基板の部分側断面図。 半導体基板の製造方法のフローチャート。 半導体基板の製造方法を説明する図。 半導体基板の製造方法を説明する図。 半導体基板の製造方法を説明する図。 半導体基板の製造方法を説明する図。 半導体基板の製造方法を説明する図。 半導体基板の製造方法を説明する図。 第３実施形態にかかわる半導体装置の構成を示す概略斜視図。

以下、実施形態について図面に従って説明する。尚、説明に用いる図は便宜上のものであり、各図面における各部材は、各図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせて図示している。

（第１実施形態）
本実施形態は、本発明に係る半導体基板の一実施形態について示すものである。図１に本発明に係る半導体基板１の概略斜視図を示す。半導体基板１は、円盤状のシリコン基板上に本発明に係る炭化シリコン層を形成したものであり、ベースとなったシリコン基板と同じ円盤状の形状を有する。当該炭化シリコン層に形成される半導体素子は高耐圧なものとなる。

図２は半導体基板１の厚さ方向における部分断面図である。半導体基板１は、シリコン基板２上に炭化緩衝層３、第１炭化シリコン層５、マスク層６及び第２炭化シリコン層７がこの順に積層されている。マスク層６は開口部を有し、第２炭化シリコン層７はマスク層６の開口部に露出された第１炭化シリコン層５の表面を起点として形成されている。

シリコン基板２は、例えばＣＺ法（チョクラルスキー法）により引上げられたシリコン単結晶インゴットをスライス、研磨して形成された基板である。このシリコン基板２の表面はミラー指数（１００）で表される結晶面を成している。シリコン基板２の表面は単結晶シリコンであり、また、単結晶シリコンの格子定数は０．５４３ｎｍである。

炭化緩衝層３はシリコン基板２の表面に形成される。炭化緩衝層３は立方晶炭化シリコンの単結晶層または多結晶層である。炭化緩衝層３は、シリコン基板２表面の炭化処理によって形成される。炭化緩衝層３の厚みは少なくとも１原子層分の厚みで形成されていればよく、例えば２ｎｍ以上３０ｎｍ以下の厚みで良い。

炭化緩衝層３の役割は、第１炭化シリコン層５を形成する際にシリコン基板２表面からのＳｉ蒸発を抑制するとともに、シリコン基板２と第１炭化シリコン層５との格子不整合を緩和し、第１炭化シリコン層５に転移欠陥が発生するのを抑制することである。

しかしながら、炭化緩衝層３中には結晶欠陥、ピンホール等の欠陥部分３ａが存在している場合がある。炭化緩衝層３は、シリコン基板２の表面を炭化処理されて形成されるが、この際にシリコン基板２から蒸発したＳｉが供給されることで立方晶炭化シリコンの層として形成される。

上記したように単結晶シリコンの格子定数は０．５４３ｎｍであり、これに対して立方晶炭化シリコンの格子定数は０．４３６ｎｍであり、この格子定数の違いが結晶欠陥を発生させる。また、蒸発するＳｉが炭化緩衝層３中にピンホール状の欠陥部分３ａを生成するとともに、シリコン基板２の表面に空孔２ａを形成する。尚、結晶欠陥の生成には、上記した格子定数の違いだけでなく、シリコンと炭化シリコンとの熱膨張係数の違いも影響する。シリコンの熱膨張係数は２．５５×１０^-6Ｋ^-1であり、炭化シリコンの熱膨張係数は２．７７×１０^-6Ｋ^-1である。尚、本明細書においては、当該結晶欠陥を積層によるものであることから積層欠陥と呼ぶことがある。本実施形態においては、シリコン基板２の表面は（１００）面である。シリコン基板２の表面が（１００）面であるとき、積層欠陥４は（１１１）面に沿って伝播する。シリコン基板２の表面と積層欠陥４とがなす積層欠陥面角度４ａは５４．７３度になる。

第１炭化シリコン層５は、炭化緩衝層３上にエピタキシャル成長により形成された立方晶炭化シリコンの単結晶層である。第１炭化シリコン層５はシリコン昇華温度以下の温度で形成される。このため、第１炭化シリコン層５の形成中にシリコンが蒸発することは無く、炭化緩衝層３中の欠陥部分３ａと欠陥部分３ａの下にあるシリコン基板２の空孔２ａにも第１炭化シリコン層５が形成されている。欠陥部分３ａおよび空孔２ａを塞ぐことで、以降の製造過程でシリコン基板２の表面からＳｉが脱離することが抑制される。

第１炭化シリコン層５の厚みは、炭化緩衝層３中の欠陥部分３ａが充分に塞がれる膜厚であればよく、例えば５０ｎｍ以上５０００ｎｍ以下の厚みで良い。

マスク層６は、第１炭化シリコン層５の表面に形成される。マスク層６は、第１炭化シリコン層５の表面が露出する複数の開口部６ａを有する。マスク層６は、例えば酸化シリコン（ＳｉＯ₂）を含んで構成されている。なお、マスク層６は窒化シリコンや酸化アルミニウムを含んで構成されていてもよい。尚、図２に示すように、マスク厚６ｂは、シリコン基板２の表面に直交する方向におけるマスク層６の長さ（マスク層６の高さ）であり、開口部幅６ｃは、開口部６ａの幅である。

第１炭化シリコン層５により欠陥部分３ａは遮断できるものの、積層欠陥４を完全除去することはできないが、マスク厚６ｂおよび開口部幅６ｃを適切な値に設定することにより、第２炭化シリコン層７における積層欠陥４を遮断することが可能となる。

第２炭化シリコン層７は、開口部６ａに露出した第１炭化シリコン層５を起点にエピタキシャル成長し、マスク層６を覆って形成された、立方晶炭化シリコン層である。立方晶単結晶シリコン（３Ｃ−ＳｉＣ）はバンドギャップ値が２．２ｅＶ以上と広く、熱伝導率や絶縁破壊電界が高いため、パワーデバイス用のワイドバンドギャップ半導体として好適である。尚、第２炭化シリコン層７においては、マスク層６により積層欠陥４が遮断され、積層欠陥４はマスク層６の高さ以上の高さには伝播されない。

上記たように第２炭化シリコン層７におけるマスク層６の高さ以上の部分には、欠陥部分３ａおよび積層欠陥４のいずれも存在しない。しかしながら、マスク層６における複数の開口部６ａの位置や形状により違いが出るものの、マスク層６の直上にエピタキシャル成長による第２炭化シリコン層７が会合して形成された会合欠陥７ａが存在する。会合欠陥７ａの位置は、半導体基板１を平面視したときのマスク層６における開口部６ａの形状から特定することが可能である。第２炭化シリコン層７において、会合欠陥７ａを除いた領域は積層欠陥が存在せず、無欠陥領域となる。当該無欠陥領域に半導体素子や配線等を配置することにより、半導体装置としての歩留りの低減を図ることができる。

このような無欠陥領域はマスク厚６ｂと開口部幅６ｃとの関係が所定の関係を満たすことにより形成される。本実施形態において、マスク厚６ｂは開口部幅６ｃの√２倍以上の高さとなる。例えば、マスク厚６ｂは８００ｎｍであり、開口部幅６ｃは５００ｎｍである。上記関係を満たす場合、積層欠陥面角度４ａが５４．７３度であるため、開口部６ａで第２炭化シリコン層７に伝播する積層欠陥４は開口部６ａの側面にて伝播が終端される。その結果、第２炭化シリコン層７の表面は会合欠陥７ａを除いた領域で積層欠陥４のない無欠陥領域となる。

尚、本実施形態では、シリコン基板２として単結晶シリコン基板を用いているが、これに限らない。例えば、石英、サファイヤ、ステンレスからなる基板上に単結晶シリコン膜を形成したものでもよい。また、結晶面の結晶軸が数度傾いたオフセット基板を用いてもよい。

（第２実施形態）
本実施形態は、第１実施形態で示した半導体基板１の製造方法について示すものである。尚、本実施形態を含め、以降の実施形態及び実施例において、第１実施形態で説明した構成要素と同様の構成要素については同じ番号を付与しその説明を省略する場合がある。尚、本実施形態の説明に用いる図４から図８は、いずれもシリコン基板２の厚さ方向の断面図として示している。

図３に、本実施形態に係る半導体基板製造工程のフローチャートを示す。本製造方法は基板洗浄工程（Ｓ１）、炭化緩衝層形成工程（Ｓ２）、第１炭化シリコン層形成工程（Ｓ３）、マスク層形成工程（Ｓ４）、第２炭化シリコン層形成工程（Ｓ５）を含む。

まず、基板洗浄工程（Ｓ１）について説明する。本工程は、シリコン基板２を洗浄する工程であり、シリコン基板２をエピタキシャル成長装置の真空チャンバー内に設置し、減圧雰囲気下で熱処理することで行う。当該熱処理は、シリコン基板２の表面に付着した不純部等を除去できればよく、例えば７５０℃で５分間加熱することでもよい。図４は、洗浄されたシリコン基板２を示すものである。

次に、炭化緩衝層形成工程（Ｓ２）について説明する。尚、以降の説明において、「基板温度」とはシリコン基板２の温度のことをいう。

シリコン基板２を真空チャンバー内に設置したまま、基板温度を所定温度、例えば６００℃で安定させた後、炭化緩衝層の原料ガスをチャンバー内に導入し、基板温度を１０００℃程度まで上昇させて一定時間、例えば１０分維持する。この処理によりシリコン基板２の一面に炭化緩衝層３が形成される。図５に、炭化緩衝層３が形成されたシリコン基板２の状態を示す。炭化緩衝層３には、空孔２ａ、欠陥部分３ａおよび積層欠陥４が形成されている。

炭化緩衝層３の原料ガスとしては、例えばエチレン（Ｃ₂Ｈ₄）ガスやネオペンタン（ｎｅｏ−Ｃ₅Ｈ₁₂）ガスを用いる。原料ガスの流量としては、例えばエチレン（Ｃ₂Ｈ₄）ガスの流量を３０ｓｃｃｍとする。

次に、第１炭化シリコン層形成工程（Ｓ３）について説明する。第１炭化シリコン層５の原料ガスをチャンバー内に導入し、基板温度を７００度以上１０００度未満に設定し、第１炭化シリコン層５が所望の膜厚に成長するまで熱処理する。所望の膜厚とは炭化緩衝層３中の欠陥部分３ａが充分に塞がれる膜厚で、例えば２００ｎｍ程である。

第１炭化シリコン層５の原料ガスとしては、エチレン（Ｃ₂Ｈ₄）及びジクロルシラン（ＳｉＨ₂Ｃｌ₂）の混合ガスや、四塩化シリコン、トリクロロシラン（ＳｉＨＣｌ₃）、モノシラン（ＳｉＨ₄）、ジシラン（Ｓｉ₂Ｈ₆）、その他の有機シランガスを混合したものを用いることもできるが、比較的低温でＳｉＣ層を形成可能なモノメチルシラン（ＳｉＨ₃ＣＨ₃）ガスがより好ましい。原料ガスの流量としては、例えばモノメチルシランガスの場合、３ｓｃｃｍとする。

図６に、第１炭化シリコン層５が形成された状態を示す。第１炭化シリコン層５は、空孔２ａおよび欠陥部分３ａのないものが形成され、その影響は除去されている。しかしながら、積層欠陥４は第１炭化シリコン層５においても伝播されている。

続いて、マスク層形成工程（Ｓ４）について説明する。まず、高密度プラズマＣＶＤ装置等を用いて第１炭化シリコン層５の表面に酸化シリコン膜を８００ｎｍ堆積させる。次に、酸化シリコン膜に開口部６ａを形成し、第１炭化シリコン層５の表面の一部を露出させる。

開口部６ａの形成は、例えば、形成した酸化シリコン膜にレジストを塗布し、フォトリソグラフィ法によりレジストを所望の形状にパターニングし、パターニングされたレジストをマスクとしエッチングを施すことで行うことでよい。これにより、酸化シリコン膜が所望の形状にパターニングされ、開口部６ａを有するマスク層６が形成され、開口部６ａに第１炭化シリコン層５の表面を露出させることができる。開口部６ａの形状は特に限定されないが、ストライプ状やマトリックス状等の規則的な形状でもよい。また、酸化シリコン膜のエッチングは、開口部６ａの側壁の垂直性が必用となるため、反応性イオンエッチングなど、ドライエッチングによる異方性エッチングで行うことが好ましい。マスク層６が形成された状態の基板の断面図を図７に示す。

次に、第２炭化シリコン層形成工程（Ｓ５）について説明する。マスク層６の形成された基板をエピタキシャル成長装置の真空チャンバーに収容し、第２炭化シリコン層７の原料ガスをチャンバー内に導入して熱処理する。これにより、開口部６ａから露出した第１炭化シリコン層５を起点として立方晶炭化シリコン膜がエピタキシャル成長される。この立方晶炭化シリコン膜が成長し、マスク層６を覆うことで第２炭化シリコン層７が形成される。

尚、第２炭化シリコン層７が成長する過程で、積層欠陥４はマスク層６の側面に衝突して終端される。従って、第２炭化シリコン層７で、マスク層６の上部の領域では積層欠陥４が排除される。しかしながら、マスク層６上において会合欠陥７ａが形成されるが、会合欠陥７ａ以外の部分は無欠陥領域となる。図８に第２炭化シリコン層７が形成された基板の断面図を示す。

第２炭化シリコン層７の原料ガスとしては、第１炭化シリコン層５の場合と同様にエチレン（Ｃ₂Ｈ₄）及びジクロルシラン（ＳｉＨ₂Ｃｌ₂）の混合ガスや、四塩化シリコン、トリクロロシラン（ＳｉＨＣｌ₃）、モノシラン（ＳｉＨ₄）、ジシラン（Ｓｉ₂Ｈ₆）、その他の有機シランガスを混合したものでよい。本実施形態では、例えば、エチレンガスを２．５ｓｃｃｍ、ジクロロシランガスを１０ｓｃｃｍ導入する。

第２炭化シリコン層７を形成する際の基板温度は７００度以上１３５０度以下でよい。基板温度は、より高温のほうが第２炭化シリコン層７の成長速度が上がることから、設定可能であれば上記の温度範囲の中でより高温であることが好ましい。また、シリコン基板２からのシリコン蒸発は炭化緩衝層３及び第１炭化シリコン層５で抑制されるため、基板温度は１１００度以上に設定することができる。本実施形態では、例えば、基板温度を１１５０度とした。

以上の工程により、半導体基板１が形成される。尚、図９に本実施形態における基板温度のプロファイルを示す。図９において横軸は時間、縦軸はシリコン基板２の基板温度を示す。本実施形態では一例として、洗浄工程（Ｓ１）では基板温度を７５０度に設定し、５分間熱処理する。炭化緩衝層形成工程（Ｓ２）では基板温度を６００度で安定させた後、炭化緩衝層の原料ガスを導入し、１０００度まで昇温して、１０分熱処理する。第１炭化シリコン層形成工程（Ｓ３）では基板温度を９００度に設定し、１時間熱処理する。第１炭化シリコン層形成工程（Ｓ３）後はチャンバーから基板を取り出し、マスク層形成工程（Ｓ４）を実施する。マスク層形成工程後、再びチャンバー内に基板を収容し、第２炭化シリコン層形成工程（Ｓ５）を実施する。第２炭化シリコン層形成工程では基板温度を１１５０度に設定し、基板温度が安定した後、第２炭化シリコン層の原料ガスを導入して第２炭化シリコン層が所望の膜厚になるまで処理を続ける。

（第３実施形態）
本実施形態は、半導体基板１を用いた半導体装置の一実施形態を示すものである。半導体基板１から、例えば図１０に示す半導体装置１７が複数個製造される。半導体装置１７は、その構成要素として半導体素子１９、端子２０および配線２１が形成されている。半導体装置１７は、第２炭化シリコン層７の無欠陥領域に複数個形成され、所定の大きさに切断される。半導体装置１７は、所定のケースにパッケージされる等して利用されることになる。

以上、本発明に係る実施形態について説明を行ったが、本発明は上述した実施形態に限られるものではない。本発明は、本発明の主旨を逸脱しない範囲において広く適用が可能である。

１…半導体基板、２…シリコン基板、３…炭化緩衝層、３ａ…欠陥部分、５…第１炭化シリコン層、６…マスク層、６ａ…開口部、６ｂ…マスク層の厚みとしてのマスク厚、７…第２炭化シリコン層、１７…半導体装置、１９…半導体素子。

Claims (10)

1. シリコン基板上に炭化緩衝層を形成し、
   シリコンが昇華しない第１温度で前記炭化緩衝層上に第１炭化シリコン層を形成し、
   前記第１温度を超える第２温度で前記第１炭化シリコン層上に第２炭化シリコン層を形成することを特徴とする半導体基板の製造方法。
2. 請求項１に記載の半導体基板の製造方法であって、
   前記第１温度は７００度以上１１００度以下であることを特徴とする半導体基板の製造方法。
3. 請求項１または２に記載の半導体基板の製造方法であって、
   前記第２温度は１３５０度以下であることを特徴とする半導体基板の製造方法。
4. 請求項１〜３のいずれか一項に記載の半導体基板の製造方法であって、
   前記第１炭化シリコン層の厚みは５０ｎｍ以上５０００ｎｍ以下であることを特徴とする半導体基板の製造方法。
5. 請求項１〜４のいずれか一項に記載の半導体基板の製造方法であって、
   前記第２炭化シリコン層を形成する前に、前記第１炭化シリコン層上に開口部を有する所定の厚さのマスク層を設置することを特徴とする半導体基板の製造方法。
6. 請求項５に記載の半導体基板の製造方法であって、
   前記マスク層の厚さは、前記開口部の幅の√２倍以上であることを特徴とする半導体基板の製造方法。
7. シリコン基板と、
   前記シリコン基板上に設置された炭化緩衝層と、
   前記炭化緩衝層上に設置された第１炭化シリコン層と、
   前記第１炭化シリコン層上に設置された第２炭化シリコン層と、を備え、
   前記炭化緩衝層における欠陥部分が前記第１炭化シリコン層にて塞がれていることを特徴とする半導体基板。
8. 請求項７に記載の半導体基板であって、
   前記欠陥部分は前記シリコン基板の表面の空孔に続いており、
   前記欠陥部分が、前記第１炭化シリコン層にて塞がれていることを特徴とする半導体基板。
9. 請求項７または８に記載の半導体基板であって、
   更に、前記第１炭化シリコン層上に開口部を有するマスク層を有し、
   前記第２炭化シリコン層は、前記マスク層上及び前記開口部における前記第１炭化シリコン層上に設置されており、
   前記マスク層上の前記第２炭化シリコン層には、略垂直に会合欠陥が存在することを特徴とする半導体基板。
10. 半導体装置であって、請求項９に記載の半導体基板を用い、半導体素子が前記会合欠陥を避けて配置されていることを特徴とする半導体装置。

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