CN109742037A - 一种测试基板及其制作方法、测试方法 - Google Patents

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Abstract

本申请实施例提供一种测试基板及其制作方法、测试方法，涉及显示技术领域，用于解决在显示电路的电学测试中，显示周边区域的测试单元的电学性能无法真实反映显示区中电路的电学特征的问题。测试基板制作方法，包括：在一显示基板上确定待测试的至少一个目标TFT；在显示基板上划分出至少一个测试区，每个目标薄膜晶体管位于一个测试区内；对测试区进行构图工艺，以形成至少一个测试孔；每个测试孔的底部暴露出目标薄膜晶体管的源极、漏极或栅极；在每个测试孔内形成测试管脚，测试管脚与目标薄膜晶体管的源极、漏极或栅极耦接。

Description

一种测试基板及其制作方法、测试方法
技术领域
本发明涉及显示技术领域，尤其涉及一种测试基板及其制作方法、测试方法。
背景技术
目前，为了对显示不良进行分析，通常采用光镜检查、扫描电子显微镜等对显示电路中的结构进行测试。然而，上述方式无法对电路进行电学方面的测试。
为了解决上述问题，通常会在显示区周边设置测试单元，以通过对上述测试单元进行测试获得显示区的电路的电学性能。然而，受到显示基板制作工艺稳定性的影响，周边区域测试单元的电学性能并不能直接表征显示区中电路的电学特征，因此降低了电学性能测试的准确性。
发明内容
本发明的实施例提供一种测试基板及其制作方法、测试方法，用于解决在显示电路的电学测试中，显示周边区域的测试单元的电学性能无法真实反映显示区中电路的电学特征的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本申请实施例提供一种测试基板制作方法，包括：在一显示基板上确定待测试的至少一个目标薄膜晶体管；在显示基板上划分出至少一个测试区，每个目标薄膜晶体管位于一个测试区内；对所述测试区进行构图工艺，以形成至少一个测试孔；每个所述测试孔的底部暴露出所述目标薄膜晶体管的源极、漏极或栅极；在每个所述测试孔内形成测试管脚，所述测试管脚与所述目标薄膜晶体管的源极、漏极或栅极耦接。由上述可知，在薄膜晶体管的栅极通过过孔与数据引线DL耦接的情况下，当向目标薄膜晶体管的栅极提供电压时，可以将测试设备的探针与上述数据引线搭接，从而通过该数据引线向目标薄膜晶体管的栅极提供测试的电压。或者，当目标薄膜晶体管的栅极上方具有测试孔，且该栅极与位于测试孔中的测试管脚耦接时，可以将电学测试设备的测试探针直接与上述测试管脚相接触。此外，当目标薄膜晶体管的源极上方具有测试孔，且该源极与位于测试孔中的测试管脚耦接时，可以将电学测试设备的测试探针直接与上述测试管脚相接触。和/或，当目标薄膜晶体管的漏极上方具有测试孔，且该漏极与位于测试孔中的测试管脚耦接时，可以将电学测试设备的测试探针直接与上述测试管脚相接触。这样一来，电学测试设备的测试探针通过直接与上述测试管脚，就可以直接向目标薄膜晶体管的源极、漏极或栅极提供测试的电压，以直接对上述目标薄膜晶体管的电学性能进行测试。在此情况下，无论上述目标薄膜晶体管位于显示区还是位于该显示区周边的周边区域，上述测试设备都可以直接对其电学性能进行测试，而无需通过位于上述周边区域的测试单元的电学性能表征存在缺陷的目标薄膜晶体管自身的电学性能。达到提高电学测试准确性的目的。
可选的，在每个测试孔内形成测试管脚之后，方法还包括：将测试管脚与该测试管脚相邻的一条数据引线耦接。
可选的，上述方法还包括：去除位于测试管脚周围的残留金属。
可选的，上述方法还包括：在相邻两个测试区的交界位置，将多层依次堆叠的薄膜层切断。
可选的，对测试区进行构图工艺，以形成至少一个测试孔包括：采用聚焦离子束溅射工艺，根据至少一个溅射计算模型，在对应每个目标薄膜晶体管的源极、漏极或栅极的位置分别进行离子束溅射，形成测试孔；其中，溅射计算模型中的参数包括待形成的测试孔开口的尺寸、待形成的测试孔的深度、施加至离子束的的电流和/或电压。
可选的，对所述测试区进行构图工艺，以形成至少一个测试孔还包括：在对应每个目标薄膜晶体管源极、漏极或栅极的位置，分别进行离子束溅射时，采用终点检测方式对待形成的测试孔的溅射深度进行检测；当目标深度与检测到的深度之间的深度差，位于深度阈值范围时，获取待形成的测试孔的离子束图像，和/或，电子束图像；根据离子束图像，和/或，电子束图像，对待形成的测试孔继续进行聚焦离子束溅射工艺，直至待形成的测试孔的实际深度与目标深度相同。
可选的，测试孔的底部仅暴露出目标薄膜晶体管的源极、漏极或栅极。
可选的，去除位于测试管脚周围的残留金属包括：采用聚焦离子束溅射工艺，去除在采用沉积工艺制作测试管脚时，位于目标薄膜晶体管的源极、漏极以及栅极周围的残留金属；获取目标薄膜晶体管的离子束图像，和/或，电子束图像，判断残留金属是否完全去除。
可选的，在一显示基板上确定待测试的至少一个目标薄膜晶体管包括：对显示基板进行点灯测试，获取缺陷所在的位置；将缺陷所在位置处的薄膜晶体管作为目标薄膜晶体管。
可选的，在一显示基板上确定待测试的至少一个目标薄膜晶体管之前，方法还包括制作显示基板的方法；制作显示基板的方法包括：在衬底基板上形成多晶硅薄膜层，采用构图工艺以及离子掺杂工艺，形成薄膜晶体管的有源层，以及分别位于有源层两侧的源极和漏极；在形成有上述结构的衬底基板上，依次形成第一栅极绝缘层以及第一金属层，并对第一金属层进行构图工艺，形成薄膜晶体管的栅极；在形成有上述结构的衬底基板上，形成层间绝缘层，并通过构图工艺，在层间绝缘层和第一栅极绝缘层上，且至少在对应薄膜晶体管栅极的位置形成过孔；在形成有上述结构的衬底基板上，形成第二金属层，并对第二金属层进行构图工艺，形成与至少一个目标薄膜晶体管的栅极耦接的数据引线。
本申请实施例的另一方面，提供一种测试基板，包括衬底基板以及位于衬底基板上的多个薄膜晶体管；多个薄膜晶体管中的至少一个为目标薄膜晶体管；测试基板具有至少一个测试区；每个测试区内具有一个目标薄膜晶体管；测试基板还包括至少一个测试孔和至少一个测试管脚；每个测试管脚位于一个测试孔内；测试管脚穿过测试孔，与目标薄膜晶体管的源极、漏极或栅极耦接。上述测试基板具有与前述实施例提供的测试基板的制作方法相同的技术效果，此处不再赘述。
可选的，测试基板还包括多条数据引线，测试管脚与该测试管脚相邻的一条引线耦接；同一目标薄膜晶体管中，该目标薄膜晶体管源极、漏极和栅极分别耦接的两个测试管脚，所耦接的数据引线不同。
可选的，测试基板中，同一层薄膜层在相邻两个测试区的交界处断开。
本申请实施例的另一方面，提供一种对如上所述的测试基板进行测试方法，方法包括：向一个目标薄膜晶体管的栅极、源极以及漏极施加电压；获取目标薄膜晶体管的转移特性曲线；根据转移特性曲线获取目标薄膜晶体管的多种电学特征参数；将每一种电学特征参数与该电学特性参数相匹配的典型值进行比对，得出存在异常的电学特征参数。上述测试基板的测试方法，具有与前述实施例提供的测试基板相同的技术效果，此处不再赘述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请的以下实施例提供的一种显示面板的像素电路结构示意图；
图2为本申请的一些实施例提供的一种测试基板的制作方法流程图；
图3为本申请实施例提供的测试基板的一种局部结构示意图；
图4a、图4b、图4c、图4d、图4e、图4f以及图4g为制作图3所示的测试基板的各个步骤对应的结构示意图；
图5a为本申请实施例提供的一种测试基板的另一种局部结构示意图；
图5b为申请实施例提供的一种测试基板的另一种局部结构示意图；
图6为图5a中测试孔的位置示意图；
图7为在图6所示的测试孔形成的测试管脚的一种结构示意图；
图8为在图6所示的测试孔形成的测试管脚的另一种结构示意图；
图9a为在图6所示的测试孔形成的测试管脚之后，在测试管脚周边具有残留金属的一种示意图；
图9b为在图6所示的测试孔形成的测试管脚之后，在测试管脚周边具有残留金属的另示意图；
图10为本申请实施例提供的一种测试基板的另一种局部结构示意图；
图11为本申请实施例提供的一种测试基板的测试方法流程图；
图12为图11中的S202获得的TFT的特性转移曲线图。
附图标记：
01-显示基板；02-衬底基板；20-有源层；21-源极；22-漏极；23-栅极；24-电容上电极图案；25-电容下电极图案；100-测试区；101-第一栅极绝缘层；102-第一金属层；103-层间绝缘层；104-第二金属层；110-过孔；111-多晶硅薄膜层；121-第二栅极绝缘层；200-测试孔；201-测试管脚；300-残留金属。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本文中，“上”和“下”等方位术语是相对于附图中的测试基板示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据测试基板所放置的方位的变化而相应地发生变化。
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)的阵列基板上，以及OLED(Organic Light Emitting Diode，有机发光二极管)显示器的TFT背板上，在每个亚像素(Sub Pixel)内设置有像素电路。
其中，TFT-LCD的阵列基板上的像素电路通常设置有一个与像素电极耦接的TFT。OLED显示装置的TFT背板上的像素电路通常设置有多个TFT，例如如图1所示的7个TFT以及1个电容。
此外，上述TFT-LCD以及OLED显示装置的非显示区内，采用GOA(Gate Driver onArray，阵列基板行驱动)设计，将多个TFT构成的栅极驱动电路集成在显示面板上。
上述主要由TFT构成的像素电路，或者栅极驱动电路中，TFT的电学特性，特别是具有带载功能的驱动TFT的电学性能，直接对具有该TFT的像素电路或栅极驱动电路的电学特性造成影响。而上述像素电路或栅极驱动电路的电学特性又会对显示装置的显示效果造成影响。
因此，通过对显示装置中，像素电路或栅极驱动电路中的TFT的电学特性进行测试，以改善TFT的制作工艺，从而能够达到提高显示装置显示效果的目的。
为了直接对像素电路或栅极驱动电路中的TFT的电学特性进行测试，本申请实施例提供一种测试基板制作方法。
通过该制作方法获得的测试基板，在TFT电学测试的过程中，能够直接对存在问题的TFT进行测试，从而指导生产过程中产品上的TFT制作工艺，达到提高产品良率的目的。
以下测试基板为具有如图1所示的像素电路的显示基板01为例，对该测试基板的制作方法进行详细的说明。
该测试基板制作方法如图2所示，包括S101～S103。
S101、如图3所示，在一显示基板01上确定待测试的至少一个目标TFT(图中以及以下描述中，简称Tg)。此外，在显示基板01上划分出至少一个测试区100，每个Tg位于一个测试区100内。
由图3可以看出，显示基板01中具有多条数据引线(Data Line，DL)。
其中，有的数据引线DL作为信号线用于传输信号，例如发光信号EM、第一供电电压Vdd、复位信号Reset、初始信号Vinit、栅极扫描信号Gate、数据信号Vdata以及第二供电电压Vss。
此外，有的数据引线DL用于将部分Tg的栅极与上述信号线耦接。
例如，在本申请实施例中，是以将图3中的T3的栅极通过上述数据引线DL与信号线耦接。其余TFT的栅极通过与该栅极同层的引线耦接于上述信号线上为例进行的说明。当然，在本申请的另一些实施例中，图3所示的结构中，除了T3以外，其余TFT的栅极也可以通过数据引线DL与信号线耦接。或者，T3的栅极也可以通过与该栅极同层的引线耦接于上述信号线上。本申请对像素电路中各个TFT的栅极与信号线的耦接方式不做限定。
需要说明的是，本申请对TFT的结构不做限定，可以为底栅型TFT，也可以为顶栅型TFT。为了方便举例说明。以下均是以TFT为如图4c所示的，顶栅型TFT为例进行的说明。
基于此，在执行上述S101之前，上述方法还包括制作显示基板01的方法。上述制作显示基板01的方法包括：
首先，如图4a所示，在衬底基板02上形成多晶硅薄膜层111，采用构图工艺以及离子掺杂工艺，形成如图4b所示的TFT的有源层20，以及分别位于有源层20两侧的源极21和漏极22。
其中，构成上述多晶硅薄膜层111的材料包括LTPS(Low Temperature Poly-silicon，低温多晶硅)。在上述离子掺杂工艺中，有源层20所在的区域属于离子轻掺杂区。源极21和漏极22所在的区域属于离子重掺杂区。
由图3可知，一个TFT的源极(或漏极)会与另一个TFT的漏极(或源极)耦接。例如，T3的源极与T6的漏极耦接。
在此情况下，在对图4a中的多晶硅薄膜层111进行构图工艺以及离子掺杂工艺时，可以将所有TFT源极21和漏极22同时形成，且需要耦接的TFT，例如T3的源极与T6的漏极，不仅同层同材料而且为一体结构。
需要说明的是，在本公开的一些实施例中，构图工艺，可指包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。
其中，本公开的实施例中的一次构图工艺，是以通过一次掩膜曝光工艺形成不同的曝光区域，然后对不同的曝光区域进行多次刻蚀、灰化等去除工艺最终得到预期图案为例进行的说明。
接下来，如图4c所示，在形成有上述结构的衬底基板02上，依次形成第一栅极绝缘层101以及第一金属层102，并对第一金属层102进行构图工艺，形成如图4c或图3所示的如图4d所示的TFT的栅极23以及电容下电极图案25。
其中，构成上述第一栅极绝缘层101的材料可以包括氧化硅。
接下来，如图4e所示，在形成有上述结构的衬底基板02上，形成层间绝缘层103，并通过构图工艺，在层间绝缘层103和第一栅极绝缘层101上，且至少在对应TFT栅极23的位置形成过孔110。
其中，构成上述层间绝缘层103的材料包括一层氧化硅和一层氮化硅。
需要说明的是，在显示基板01的制作过程中，为了在像素电路中形成如图3所示的电容Cst。在形成上述层间绝缘层103之前，还需要在形成有TFT的栅极23的衬底基板02上，依次形成第二栅极绝缘层121和第三金属层(图中未示出)。该第三金属层的材料可以与第一金属层的材料相同。
然后，对该第三金属层进行构图工艺，形成位于电容下电极图案25上方的电容上电极图案24，该电容上电极图案24与第一金属层102的一部分的位置重叠，从而构成上述电容。
其中，构成上述第二栅极绝缘层121的材料包括氮化硅。
在此情况下，如图4e所示制作的上述过孔110也会贯穿上述第二栅极绝缘层121。
接下来，在形成有上述结构的衬底基板02上，如图4f所示，形成第二金属层104，并对上述第二金属层104进行构图工艺，形成如图3所示的各条数据引线DL。上述第二金属层104可以称为SD金属层。
其中，如图3所示，像素电路中部分TFT，例如T3的栅极通过单独的数据引线DL与信号线耦接。因此上述数据引线DL如图4g所示，通过上述过孔110与T3的栅极23相接触。
基于此，上述测试区100除了包括一个Tg以外，还包括Tg与衬底基板02之间的其他薄膜层，例如缓冲层、遮光层等(图中未示出)、在Tg远离衬底基板02的一侧，依次覆盖上述Tg的其他薄膜层，例如用于形成数据引线DL的第二金属层104、该第二金属层104与栅极23之间的上述第一栅极绝缘层101、第二栅极绝缘层121以及层间绝缘层103等。
在此基础上，在执行S101中，在一显示基板01上确定待测试的多个目标TFT包括：
首先，对上述显示基板01进行点灯测试，获取缺陷，例如亮点所在的位置。
然后，将上述缺陷所在位置处的TFT，特别是缺陷所在位置处的驱动TFT(例如图3中的T3)作为Tg。
S102、如图5a或图5b所示，对上述测试区100进行构图工艺，以形成至少一个测试孔200。每个测试孔200的底部暴露出Tg的源极21、漏极22或栅极23。
在本申请的一些实施例中，作为Tg的TFT，例如图3中的T3，其栅极23如图4g所示，通过上述数据引线DL与信号线耦接。
此时，可以无需在该Tg的栅极23上方形成上述测试孔200。测试设备的探针可以搭接于上述数据引线DL上，即可以实现向Tg的栅极23提供测试的电压。此时，测试基板的结构，如图5a所示，Tg的源极21和漏极22上方分别形成有上述测试孔200。
或者，在本申请的另一些实施例中，作为Tg的TFT，例如图3中除了T3以外的其余TFT，其栅极23通过与该栅极同层的引线耦接于上述信号线上时。
由于该上述TFT的栅极23上方覆盖有多层无机层，例如第一栅极绝缘层101、第二栅极绝缘层121以及层间绝缘层103，测试设备的探针无法与其栅极23直接接触。因此，上述Tg的栅极23的上方需要设置测试孔。此时，测试基板的结构，如图5b所示，将图3中的T3的栅极通过上述数据引线DL与信号线耦接。其余TFT的源极21、漏极22以及栅极23上方，均形成有上述测试孔200。
其中，上述S102具体可以包括：
首先，采用聚焦离子束(Focused Ion Beam，FIB)溅射工艺，根据至少一个溅射计算模型，在对应每个Tg的源极21、漏极22或栅极23的位置分别进行离子束溅射，形成上述测试孔200。
其中，FIB溅射工艺中，通过向液态金属(例如，Ga)离子源发出离子束施加很高的电压，使得离子束获得能量。上述获得能量的FIB能够对待溅射的基材表面，根据上述溅射计算模型中的溅射图形(pattern)进行轰击。从而在上述基材上形成具有预设的pattern的测试孔200。
图5a是以测试孔200的pattern为矩形为例进行的说明。上述测试孔200的pattern还可以为圆形，或任意形状。
需要说明的是，上述溅射计算模型中的参数包括待形成的测试孔200开口的形状、尺寸、待形成的测试孔200的深度、施加至离子束的电压和/或电流等。
上述施加至离子束的电压或电流能够决定离子束的溅射速率。其中，施加至离子束的电压越大，离子束获得的能量就越多；施加至离子束的电流越大，离子束中离子的个数就越多，从而使得离子束的溅射速率越快，反之越慢。
在此情况下，在FIB溅射过程中，通过采用上述溅射计算模型，可以确定出溅射速率与溅射深度、测试孔开口尺寸的关系，以达到精确控制测试孔尺寸的目的。
此外，在采用FIB溅射工艺制作测试孔200的过程中，为了使得溅射更加均匀，可以增加上述溅射计算模型的数量。例如采用两个溅射计算模型，通过溅射计算模型的相互叠加，以获得更良好的溅射效果。
其中，当采用至少两个溅射计算模型时，该两个模型中测试孔200的开口的尺寸和形状应当相同。例如，均为如图5a所示的矩形。
此外，在溅射过程中，可以根据测试孔200孔底的平整情况，实时调整溅射位置及大小，保证溅射的均匀性。
基于此，为了获取上述测试孔200孔底的平整情况，上述S102还包括：
首先，在对应每个Tg的源极21、漏极22或栅极23的位置，分别进行离子束溅射时，采用终点(End-point)检测方式，对待形成的测试孔200的溅射深度进行检测。
接下来，当目标深度H与检测到的深度Ha之间的深度差△H＝H-Ha，位于深度阈值范围时，可以证明测试孔200的溅射深度已经可以粗略的达到上述目标深度H。
在此情况下，获取待形成的测试孔200的离子束图像，和/或，电子束(E-beam)图像。
其中，在采用FIB溅射的过程中，通过离子束成像即可以同时获得上述离子束图像。而电子束图像可以通过高精度的电子显微镜获取。
然后，根据上述离子束图像，和/或，电子束图像，对待形成的测试孔200继续进行FIB溅射工艺，直至待形成的测试孔200的实际深度与目标深度H相同。
需要说明的是，这里的测试孔200的实际深度与目标深度H相同，是指测试孔200的实际深度与目标深度H深度差的绝对值，在溅射工艺的制作公差范围内。
由上述可知，一方面，采用终点(End-point)检测方式，通过FIB溅射工艺先将测试孔200粗略溅射至目标深度H，以提高形成测试孔200的速率。
另一方面，继续进行上述FIB溅射工艺，与此同时，在溅射过程中，实时根据离子束图像，和/或，电子束图像对测试孔200的深度进行精细化的判断，使得在溅射公差允许的范围内，能够让测试孔200的实际深度与目标深度H相同，从而达到提高测试孔200溅射精度的目的。
此外，为了使得测试孔200的底部能够平整，在本申请的一些实施例中，如图6所示，上述测试孔200可以仅暴露出Tg的源极21、漏极22或栅极23。
这样一来，测试孔200的底部不存在与上述源极21、漏极22或栅极23不同层的其他薄膜层，从而避免了测试孔200的底部出现膜层段差，而影响了测试孔200底部的平整度。
为了达到上述目的，在建立上述溅射计算模型时，该溅射计算模型中测试孔200开口的尺寸，例如测试孔200开口为矩形时，该矩形的任意一条边的长度小于或等于Tg的源极21、漏极22或栅极23的线宽。
或者，又例如，测试孔200开口为圆形时，该圆形的直径小于或等于Tg的源极21、漏极22或栅极23的线宽。
S103、如图7所示，在每个测试孔200内形成测试管脚201。
该测试管脚201与上述测试孔200底部的Tg的源极21、漏极22或栅极相接触，从而使得测试管脚201能够与Tg的源极21、漏极22或栅极23耦接。
在本申请的一些实施例中，上述测试管脚201可以采用沉积工艺，例如FIB沉积工艺。该FIB沉积工艺中，离子源发出上述FIB。
此外，气体喷射装置，向测试孔200内喷出含有待沉积金属，例如，铂(Pt)或钨(W)的有机气体。在FIB的轰击作用下，上述有机气体被分解，该有机气体中的金属离子得到电子后形成原子，并沉积于测试孔200内，以形成测试管脚201。
需要说明的是，本申请对构成测试管脚201的材料不做限定。为了提高对Tg电学性能的测试效果，可以选择电阻率小的金属，例如钨。
或者，在本申请的另一些实施例中，还可以采用溅镀(Sputter)工艺。在真空环境下，通入适当的惰性气体作为媒介，靠惰性气体加速撞击靶材，使靶材表面原子被撞击出来，并在测试孔200内形成镀膜，所述镀膜即为上述测试管脚201。
又或者，在本申请的另一些实施例中，还可以采用化学汽相淀积(Chemical VaporDeposition)工艺。在激光催化的作用下，在测试孔200内实现定点沉积，以形成上述测试管脚201。
在此情况下，当上述S102中制作的测试孔200的底部具有良好的平整度时，S103中制作于该测试孔200中的测试管脚201可以与该测试孔200底部的Tg的源极21、漏极22或栅极具有良好的接触性，从而有利于提高Tg电学性能的测试效果。
在此情况下，通过分别向Tg的栅极23、源极21以及漏极22提供电压，就可以直接对上述Tg的电学性能进行测试。
其中，由上述可知，在TFT的栅极23如图4g所示，通过过孔110与数据引线DL耦接的情况下。在向Tg的栅极23提供电压时，可以将测试设备的探针与上述数据引线DL搭接，从而通过该数据引线DL向TFT的栅极23提供测试的电压。
或者，当Tg的栅极23上方，如图5b所示，具有测试孔200，且该栅极23与位于测试孔200中的测试管脚201耦接时，可以将电学测试设备的测试探针直接与上述测试管脚201相接触。
此外，当Tg的源极21上方具有测试孔200，且该源极21与位于测试孔200中的测试管脚201耦接时，可以将电学测试设备的测试探针直接与上述测试管脚201相接触。
和/或，当Tg的漏极22上方具有测试孔200，且该漏极22与位于测试孔200中的测试管脚201耦接时，可以将电学测试设备的测试探针直接与上述测试管脚201相接触。
综上所述，采用本申请实施例提供的制作方法获得的测试基板中，可以通过测试孔200将位于测试区100中的Tg的源极21、漏极22或栅极23暴露出来。然后再在上述测试孔200内形成测试管脚201。该测试管脚201可以与测试孔200底部暴露的源极21、漏极22或栅极23耦接。
这样一来，电学测试设备的测试探针通过直接与上述测试管脚201，就可以直接向Tg的源极21，和/或，漏极22，和/或栅极23提供测试的电压，以直接对上述Tg的电学性能进行测试。
在此情况下，无论上述Tg位于显示区还是位于该显示区周边的周边区域，上述测试设备都可以直接对其电学性能进行测试，而无需通过位于上述周边区域的测试单元的电学性能表征存在缺陷的Tg自身的电学性能。达到提高电学测试准确性的目的。
在此基础上，在S103之后，上述方法还包括如图8所示，将测试管脚201与该测试管脚201相邻的一条数据引线DL耦接。
例如，可以在S103之后，继续进行上述FIB沉积工艺，以使得已经制作好的测试管脚201通过上述继续沉积的金属与该测试管脚201相邻的一条数据引线DL耦接。
在此情况下，通过将测试管脚201与数据引线DL相连接，可以将测试设备的探针直接与数据引线DL相接触，即可以向与该数据引线DL耦接的测试管脚201提供电压，以实现对Tg的测试。由于数据引线DL的尺寸相对于测试管脚201而言，尺寸较大，从而使得测试设备的探针更容易与数据引线DL相接触，使得测试操作简单易行。
此外，上述测试基板的制作方法还包括去除位于测试管脚201周围的残留金属300(如图9a或图9b所示)。
例如，在采用上述FIB溅射工艺，形成测试孔200的过程中，该测试孔200的周边会覆盖有溅射过程中，被溅射的基材中的金属材料会产生上述残留金属300。
或者，在采用上述FIB沉积工艺，在测试孔200内形成测试管脚201之后，该上述测试孔200或测试管脚201周围，会覆盖与形成的测试管脚201材料相同的残留金属300。
上述残留金属300具有导电性。因此该残留金属300会增加测试管脚201与其周边的其他金属导线短路的风险。
在本申请的一些实施例中，为了去除上述残留金属300，可以采用上述FIB溅射工艺，并利用具有XeF2(氟化氙)的刻蚀气体与上述残留金属300发生反应，从而对上述残留金属300进行刻蚀。
为了判断残留金属300的清除效果，可以获得如图9a或图9b所示的Tg的离子束图像和/或，电子束图像，通过对上述离子束图像和/或，电子束图像进行观测，判断残留金属300是否完全去除。
例如，图9b中的残留金属300相对于图9a中的残留金属300有所减小，但是并没有完全去除，上述残留金属300。因此需要采用上述FIB溅射工艺，对上述残留金属300继续进行清除。
此外，由上述可知，在S101可以对显示基板01进行测试，可以确定出多个Tg，因此在该显示基板01上可以划分出多个测试区100。该测试区100与Tg一一对应。
在此情况下，为了避免电学测试过程中，相邻两个测试区100的金属层耦接，而影响测试结果。上述测试基板的制作方法还包括将相邻两个测试区100中的金属层断开。
例如，如图10所示，在相邻两个测试区200的交界位置，将多层依次堆叠的薄膜层切断。
示例性的，可以沿垂直于衬底基板02成膜面A的方向从上至下，采用FIB溅射工艺，将如图4f所示的第二金属层104(用于形成数据引线DL)、层间绝缘层103、第三金属层(用于形成电容上电极图案24)、第二栅极绝缘层121、第一金属层102(用于形成Tg的栅极23)、第一栅极绝缘层101等薄膜层切断。
需要说明的是，上述是以测试基板为具有如图1所示的像素电路的显示基板01为例，对该测试基板的制作方法进行的说明。当该测试基板为具有GOA电路，或其他具有TFT的电路的显示基板时，该测试基板的制作方法同上所述，此处不再赘述。
本申请的实施例提供一种测试基板，如图10所示，包括衬底基板02以及位于衬底基板02上的多个TFT。上述多个TFT中的至少一个为Tg。
上述测试基板具有至少一个测试区100。每个测试区100内具有一个Tg。
此外，上述测试基板还包括至少一个测试孔200和至少一个测试管脚201。该测试管脚201穿过上述测试孔200，与Tg的源极21、漏极22或栅极23耦接。
上述测试基板与前述实施例提供的测试基板的制作方法具有相同的技术效果，此处不再赘述。
此外，为了便于电学检测，如图8所示，上述测试基板还包括多条数据引线DL，该测试管脚201与该测试管脚201相邻的一条数据引线DL耦接。
如图8所示，同一Tg中，该Tg源极21和漏极22通过测试管脚201，分别耦接不同的数据引线DL。即与Tg源极21耦接的测试管脚201所连接的数据引线DL，和Tg漏极22耦接的测试管脚201所连接的数据引线DL不是同一条。
此外，在Tg的源极21、漏极22以及栅极23的上方分别设置有测试孔200，且源极21、漏极22以及栅极23的上方分别具有一个位于各自测试孔200的测试管脚201时，可以分别通过不同的测试管脚201所耦接的数据引线DL，向该Tg的源极21、漏极22以及栅极23提供测试的电压。
例如，同一Tg中，该Tg源极21、漏极22以及栅极23通过测试管脚201，分别耦接不同的数据引线DL。即与Tg源极21耦接的测试管脚201所连接的数据引线DL，和Tg漏极22耦接的测试管脚201所连接的数据引线DL，以及Tg栅极23耦接的测试管脚201所连接的数据引线DL不是同一条。
此外，在上述测试基板具有多个测试区100的情况下，为了避免相邻两个测试区100的金属层耦接，而影响测试结果。如图10所示，同一层薄膜层在相邻两个测试区100的交界处断开。即可以在相邻两个测试区200的交界位置，将多层依次堆叠的薄膜层切断。
示例性的，可以沿垂直于衬底基板02成膜面A的方向从上至下，采用FIB溅射工艺，将如图4f所示的第二金属层104(用于形成数据引线DL)、层间绝缘层103、第三金属层(用于形成电容电极图案24)、第二栅极绝缘层121、第一金属层102(用于形成Tg的栅极23)、第一栅极绝缘层101等薄膜层切断。
本申请的实施例提供一种对如上所述的测试基板进行测试的方法，如图11所示，包括S201～S204。
S201、向一个Tg的栅极23、源极21以及漏极22施加电压。
在本申请的一些实施例中，由上述可知，在数据引线DL通过过孔110与TFT的栅极23耦接的情况下。在上述S201中，测试设备的探针与数据引线DL搭接，即可以通过该数据引线DL向与其耦接的TFT的栅极23提供测试的电压。
或者，在本申请的另一些实施例中，该Tg的栅极23无法通过过孔110与上述数据引线DL耦接，因此需要通过本申请实施例提供的制作方法，在Tg的栅极23上方制作测试孔200以及位于上述测试孔200内的测试管脚201。
在上述S201中，可以将测试设备的探针和与上述Tg的栅极23耦接的测试管脚201相接触，从而向该Tg的栅极23提供测试的电压。
在此基础上，在本申请的一些实施例中，当Tg的漏极22(或源极21)与一条数据引线DL耦接时，在上述S201中，可以将测试设备的探针与Tg的漏极22(或源极21)所耦接的数据引线D搭接。通过该数据引线DL向与其耦接的TFT的漏极22(或源极21)提供测试的电压。
此外，上述Tg的源极21(或漏极22)与另一个TFT的漏极或源极耦接，即Tg的源极21(或漏极22)与另一个TFT的漏极或源极同层同材料，且为一体结构。
因此，该Tg的源极21(或漏极22)无法通过过孔110与上述数据引线DL耦接，因此需要通过本申请实施例提供的制作方法，在Tg的源极21(或漏极22)上方制作测试孔200以及位于上述测试孔200内的测试管脚201。
在上述S201中，可以将测试设备的探针和与上述Tg的源极21(或漏极22)耦接的测试管脚201相接触，从而向该Tg的源极21(或漏极22)提供测试的电压。
或者，在本申请的另一些实施例中，当Tg与另一个TFT耦接，即该Tg的漏极22和源极21与另一个TFT的源极21或漏极22同层同材料，且为一体结构时。由于该Tg的漏极22和源极21无法通过过孔110与上述数据引线DL耦接，因此需要通过本申请实施例提供的制作方法，在Tg的源极21和漏极22上方分别制作测试孔200以及位于上述测试孔200内的测试管脚201。
在上述S201中，可以将测试设备的探针和与上述Tg的源极21耦接的测试管脚201，以及漏极22耦接的测试管脚201相接触，从而分别向该Tg的源极21和漏极22提供测试的电压。
S202、获取Tg的转移特性曲线。
例如，当图3中的晶体管T6为Tg时，该T6的转移特性曲线如图12所示。
S203、根据上述转移特性曲线获取Tg的多种电学特征参数。
上述S203中根据转移特性曲线获取Tg的多种电学特征参数，以及各个特征参数的典型值如表1所示。
表1
Vth IDVG0 SS SR_Range MOB I<sub>on</sub> I<sub>off</sub>
其中，表1中，Vth为Tg的阈值电压；IDVG0为在TFT的栅极电压Vg为0V时，该TFT的漏极电流Id；SS(Sub-Threshold Voltage Swing)为亚阈值摆幅；DR-range为TFT开关在截止(off)至导通(on)时，电压的变化范围；MOB(electron mobility)为电子迁移率；Ion为Tg的开态电流；Ioff为关态电流。
S204、将每一种电学特征参数与该电学特性参数相匹配的典型值进行比对，得出存在异常的电学特征参数。
本申请对上述电学特性参数的典型值的设置不做限定。例如，Vth的典型值为-3.5V为例，当根据转移特性曲线获取Tg的Vth为-1.251V时，该Tg的Vth略微偏正。
或者，Ioff的典型值的数量级通常小于或等于-11量级，当Tg的Ioff为3.21E-8(安培)时，该Tg的Ioff较大。
这样一来，可以根据存在异常的电学特性参数，确定出显示异常产生的原因，是由TFT的电学特性参数存在异常而导致的。因此，可以根据检测结果，对后期产品制作过程中，TFT部分的制作工艺进行改进。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种测试基板制作方法，其特征在于，所述方法包括：
在一显示基板上确定待测试的至少一个目标薄膜晶体管；
在所述显示基板上划分出至少一个测试区，每个所述目标薄膜晶体管位于一个所述测试区内；
对所述测试区进行构图工艺，以形成至少一个测试孔；每个所述测试孔的底部暴露出所述目标薄膜晶体管的源极、漏极或栅极；
在每个所述测试孔内形成测试管脚，所述测试管脚与所述目标薄膜晶体管的源极、漏极或栅极耦接。
2.根据权利要求1所述的测试基板制作方法，其特征在于，所述在每个所述测试孔内形成测试管脚之后，所述方法还包括：
将所述测试管脚与该测试管脚相邻的一条数据引线耦接。
3.根据权利要求1所述的测试基板制作方法，其特征在于，所述方法还包括：去除位于所述测试管脚周围的残留金属。
4.根据权利要求3所述的测试基板制作方法，其特征在于，所述方法还包括：
在相邻两个所述测试区的交界位置，将多层依次堆叠的薄膜层切断。
5.根据权利要求1所述的测试基板制作方法，其特征在于，所述对所述测试区进行构图工艺，以形成至少一个测试孔包括：
采用聚焦离子束溅射工艺，根据至少一个溅射计算模型，在对应每个所述目标薄膜晶体管的源极、漏极或栅极的位置分别进行离子束溅射，形成所述测试孔；
其中，所述溅射计算模型中的参数包括待形成的所述测试孔开口的尺寸、待形成的所述测试孔的深度、施加至离子束的电压和/或电流。
6.根据权利要求5所述的测试基板制作方法，其特征在于，所述对所述测试区进行构图工艺，以形成至少一个测试孔还包括：
在对应每个所述目标薄膜晶体管源极、漏极或栅极的位置，分别进行离子束溅射时，采用终点检测方式对待形成的所述测试孔的溅射深度进行检测；
当目标深度与检测到的深度之间的深度差，位于深度阈值范围时，获取待形成的所述测试孔的离子束图像，和/或，电子束图像；
根据所述离子束图像，和/或，电子束图像，对待形成的所述测试孔继续进行聚焦离子束溅射工艺，直至待形成的所述测试孔的实际深度与所述目标深度相同。
7.根据权利要求1-6任一项所述的测试基板制作方法，其特征在于，所述测试孔的底部仅暴露出所述目标薄膜晶体管的源极、漏极或栅极。
8.根据权利要求3所述的测试基板制作方法，其特征在于，所述去除位于所述测试管脚周围的残留金属包括：
采用聚焦离子束溅射工艺，去除在采用所述沉积工艺制作所述测试管脚时，位于所述目标薄膜晶体管的源极、漏极以及栅极周围的残留金属；
获取所述目标薄膜晶体管的离子束图像，和/或，电子束图像，判断残留金属是否完全去除。
9.根据权利要求1所述的测试基板制作方法，其特征在于，所述在一显示基板上确定待测试的至少一个目标薄膜晶体管包括：
对所述显示基板进行点灯测试，获取缺陷所在的位置；
将所述缺陷所在位置处的薄膜晶体管作为所述目标薄膜晶体管。
10.根据权利要求1所述的测试基板制作方法，其特征在于，所述在一显示基板上确定待测试的至少一个目标薄膜晶体管之前，所述方法还包括制作所述显示基板的方法；
制作所述显示基板的方法包括：
在衬底基板上形成多晶硅薄膜层，采用构图工艺以及离子掺杂工艺，形成薄膜晶体管的有源层，以及分别位于所述有源层两侧的源极和漏极；
在形成有上述结构的衬底基板上，依次形成第一栅极绝缘层以及第一金属层，并对所述第一金属层进行构图工艺，形成薄膜晶体管的栅极；
在形成有上述结构的衬底基板上，形成层间绝缘层，并通过构图工艺，在所述层间绝缘层和所述第一栅极绝缘层上，且至少在对应薄膜晶体管栅极的位置形成过孔；
在形成有上述结构的衬底基板上，形成第二金属层，并对所述第二金属层进行构图工艺，形成与所述至少一个目标薄膜晶体管的栅极耦接的数据引线。
11.一种测试基板，其特征在于，包括衬底基板以及位于所述衬底基板上的多个薄膜晶体管；所述多个薄膜晶体管中的至少一个为目标薄膜晶体管；
所述测试基板具有至少一个测试区；每个所述测试区内具有一个所述目标薄膜晶体管；
所述测试基板还包括至少一个测试孔和至少一个测试管脚；每个测试管脚位于一个测试孔内；
所述测试管脚穿过所述测试孔，与所述目标薄膜晶体管的源极、漏极或栅极耦接。
12.根据权利要求11所述的测试基板，其特征在于，所述测试基板还包括多条数据引线，所述测试管脚与该测试管脚相邻的一条所述引线耦接；
同一所述目标薄膜晶体管中，该目标薄膜晶体管源极、漏极和栅极通过测试管脚分别耦接不同的数据引线。
13.根据权利要求11所述的测试基板，其特征在于，
所述测试基板中，同一层薄膜层在相邻两个测试区的交界处断开。
14.一种对如权利要求11-13所述的测试基板的测试方法，其特征在于，所述方法包括：
向一个目标薄膜晶体管的栅极、源极以及漏极施加电压；
获取所述目标薄膜晶体管的转移特性曲线；
根据所述转移特性曲线获取所述目标薄膜晶体管的多种电学特征参数；
将每一种所述电学特征参数与该电学特性参数相匹配的典型值进行比对，得出存在异常的电学特征参数。
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