WO2020140783A1 - 测试基板及其制作方法、测试方法、显示基板 - Google Patents

测试基板及其制作方法、测试方法、显示基板 Download PDF

Info

Publication number
WO2020140783A1
WO2020140783A1 PCT/CN2019/127421 CN2019127421W WO2020140783A1 WO 2020140783 A1 WO2020140783 A1 WO 2020140783A1 CN 2019127421 W CN2019127421 W CN 2019127421W WO 2020140783 A1 WO2020140783 A1 WO 2020140783A1
Authority
WO
WIPO (PCT)
Prior art keywords
test
thin film
film transistor
substrate
gate
Prior art date
Application number
PCT/CN2019/127421
Other languages
English (en)
French (fr)
Inventor
范磊
包征
Original Assignee
京东方科技集团股份有限公司
成都京东方光电科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司, 成都京东方光电科技有限公司 filed Critical 京东方科技集团股份有限公司
Priority to US16/981,938 priority Critical patent/US20210020084A1/en
Publication of WO2020140783A1 publication Critical patent/WO2020140783A1/zh

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/70—Testing, e.g. accelerated lifetime tests
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136254—Checking; Testing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the test substrate further includes: at least one test hole and at least one test pin located in the test area, the bottom of each test hole in the at least one test hole exposes the source region of the target thin film transistor , A drain region or a gate; each of the at least one test pin is located in one of the at least one test hole, and one end of the test pin passes through the test hole It is coupled to the source region, the drain region or the gate of the target thin film transistor, and the other end is exposed to the surface of the test substrate.
  • the test substrate further includes: an interlayer insulating layer, a data lead layer, and a plurality of vias.
  • An interlayer insulating layer is disposed on a side of the plurality of thin film transistors away from the base substrate; a data lead layer is disposed on a side of the interlayer insulating layer away from the base substrate, and the data lead layer includes exposed Multiple data leads on the surface of the test substrate; multiple vias at least penetrate the interlayer insulating layer.
  • At least one test hole is formed in the test area, and the bottom of each test hole in the at least one test hole exposes the source region, the drain region, or the gate of the target thin film transistor.
  • a test pin is formed in the test hole, and the test pin is coupled to the source region, the drain region, or the gate exposed by the test hole where the test pin is located.
  • the first display substrate further includes a data wiring layer disposed on a side of the plurality of thin film transistors away from the base substrate, the data wiring layer includes exposure to the first display
  • the test region forms at least One test hole, including: forming two test holes in the test area; the two test holes respectively expose the source region, the drain region, and the gate of the target thin film transistor that are not connected to the data lead The two are directly coupled.
  • the first display substrate further includes a data wiring layer disposed on a side of the plurality of thin film transistors away from the base substrate, the data wiring layer includes exposure to the first display
  • the data wiring layer includes exposure to the first display
  • the test pin is formed in the test hole, and the test pin is coupled to one of the source region, the drain region, or the gate exposed by the test hole,
  • the method includes: using a focused ion beam deposition process to deposit metal in the test hole to form the test pin.
  • the manufacturing method further includes: after forming the test pin in the test hole, removing residual metal deposited around the test hole.
  • the orthographic projection of the test pin on the base substrate of the first display substrate is located in the source region, drain region, or gate of the target thin film transistor to which the test pin is coupled Within the orthographic projection range on the base substrate.
  • a test method for a test substrate is provided.
  • the test substrate is the test substrate as described above.
  • the test method includes: applying voltages to the source region, the drain region, and the gate of each of the at least one target thin film transistor of the test substrate; wherein, the source region, the The voltage is applied to at least one of the drain region and the gate by a test pin coupled to at least one of the source region, the drain region, and the gate At least one of the source region, the drain region, and the gate applies a voltage.
  • Each electrical characteristic parameter in the at least one electrical characteristic parameter is compared with a typical value matching the electrical characteristic parameter to obtain an abnormal electrical characteristic parameter.
  • FIG. 1 is a structural diagram of a pixel driving circuit according to some embodiments
  • 8A is another structural diagram of a test area in a test substrate according to some embodiments.
  • FIG. 10 is another flow chart of a method for manufacturing a test substrate according to some embodiments.
  • Coupled and “connected” and their derivatives may be used.
  • some embodiments may be described using the term “connected” to indicate that two or more components are in direct physical or electrical contact with each other.
  • the term “coupled” may be used when describing some embodiments to indicate that two or more components have direct physical or electrical contact.
  • the term “coupled” or “communicatively coupled” may also mean that two or more components do not directly contact each other, but still cooperate or interact with each other.
  • the embodiments disclosed herein are not necessarily limited to the content herein.
  • Coupled and “connected” and their derivatives may be used.
  • some embodiments may be described using the term “connected” to indicate that two or more components are in direct physical or electrical contact with each other.
  • the term “coupled” may be used when describing some embodiments to indicate that two or more components have direct physical or electrical contact.
  • the embodiments disclosed herein are not necessarily limited to the content herein.
  • At least one of A, B, and C has the same meaning as “at least one of A, B, or C” and includes the following combinations of A, B, and C: A only, B only, C only, A, and B Combination, A and C combination, B and C combination, and A, B and C combination.
  • TFT-LCD Thin Film Transistor Liquid Crystal
  • OLED Organic Light Emitting Diode
  • a plurality of circuit structures on the display substrate of the TFT-LCD include a pixel driving circuit corresponding to each sub-pixel, and each pixel driving circuit is usually provided with a thin film transistor coupled to the pixel electrode, which is configured to scan on the gate Turn on under the control of the signal to apply the driving signal to the pixel electrode, and turn off under the control of the gate scanning signal to stop applying the driving signal to the pixel electrode.
  • the multiple circuit structures on the OLED display substrate generally include a pixel drive circuit corresponding to each sub-pixel.
  • Each pixel drive circuit is located in the display area of the TFT backplane.
  • Each pixel drive circuit is provided with a plurality of thin film transistors and at least one light emitting device.
  • the architecture of the pixel driving circuit is 2T1C (two thin film transistors and one capacitor), or, as shown in FIG. 1, the architecture of the pixel driving circuit is 7T1C, and the pixel driving circuit with the architecture of 7T1C includes seven thin film transistors, A capacitor and a light-emitting diode.
  • the above-mentioned multiple circuit structures on the TFT-LCD display substrate, or the multiple circuit structures on the OLED display substrate also include a gate driving circuit including a plurality of thin film transistors, configured to achieve shift The register function provides signals for all gate lines row by row within a frame to drive each gate line.
  • a GOA (Gate Driver Array) design is used, and a gate drive circuit composed of a plurality of thin film transistors is integrated in a non-display area of a TFT-LCD display substrate and an OLED display substrate, examples sexually, the non-display area is located on one, two or more sides of the display area.
  • the pixel driving circuit and the gate driving circuit both include a plurality of thin film transistors, and the electrical characteristics of the thin film transistor, such as the electrical characteristics of the driving thin film transistor with a load function, will directly affect the pixel containing the thin film transistor
  • the electrical performance of the driving circuit or the gate driving circuit has an influence, which in turn affects the display effect of the display device.
  • some embodiments of the present disclosure provide a method for manufacturing a test substrate.
  • the test substrate obtained by the manufacturing method can directly test the thin-film transistors having problems in the circuit structure during the electrical test of the circuit structure, so that the thin-film transistors obtained according to the test can be subsequently displayed on the substrate according to the electrical characteristics of the test
  • guide and improve the manufacturing process of the thin film transistor on the display substrate to achieve the purpose of improving product yield.
  • the test substrate is prepared on the basis of the first display substrate 01 shown in FIG. 2.
  • the first display substrate 01 on which the manufacturing method is based is first to introduce, exemplarily, the pixel driving circuit included in the first display substrate 01 takes the pixel driving circuit of the 7T1C architecture shown in FIG. 1 as an example.
  • each thin film transistor includes a gate Pole, source and drain.
  • each thin film transistor includes a gate and a silicon island, the silicon island includes a source region, a drain region, and an active region between the two, wherein the source The pole region can be regarded as the source and the drain region can be regarded as the drain.
  • the first display substrate 01 includes: a base substrate 1, a data lead layer 2 and a multilayer thin film layer between the base substrate 1 and the data lead layer 2.
  • a multi-layer thin film layer is provided on the first side of the base substrate 1, the multi-layer thin film layer forms a plurality of thin film transistors; each of the plurality of thin film transistors includes a silicon island 61 and a gate 71, the silicon island 61 includes a source region 61a, a drain region 61b, and an active region 61c located therebetween.
  • the three thin film transistors shown in FIG. 2 correspond to the thin film transistor T1, the thin film transistor T3, and the thin film transistor T4 in the pixel driving circuit shown in FIG. 1, respectively.
  • the structure of the plurality of thin film transistors may be a bottom gate type or a top gate type, which is not limited in the present disclosure.
  • the top gate type thin film transistor is taken as an example to introduce the multilayer thin film layer.
  • the multilayer thin film layer includes a semiconductor layer 6, a first insulating layer 3, a first metal layer 7, and an interlayer insulating layer 5 that are sequentially stacked on the first side of the base substrate 1.
  • the semiconductor layer 6 includes a plurality of silicon islands 61, and each of the plurality of silicon islands 61 includes a source region 61a, a drain region 61b, and an active region 61c located therebetween.
  • the first insulating layer 3 is provided on the side of the semiconductor layer 6 away from the base substrate 1.
  • the first metal layer 7 includes a plurality of gates 71, and the position of each gate 71 in the plurality of gates 71 corresponds to the position of each silicon island 61.
  • the interlayer insulating layer 5 is provided on the side of the gate 71 layer away from the base substrate 1.
  • the data lead layer 2 is disposed on the side of the interlayer insulating layer 5 away from the base substrate 1.
  • the data lead layer 2 is the surface layer of the first display substrate 01, and the data lead layer 2 includes multiple data leads DL, the plurality of data leads DL are exposed on the surface of the first display substrate 01.
  • the plurality of data leads DL includes a plurality of signal lines provided on the data lead layer 2, and each of the plurality of signal lines is configured to transmit signals.
  • the first display substrate 01 includes a plurality of signals such as a gate line, an initialization signal line, a reset signal line, an enable signal line, a data line, a first voltage signal line and a second voltage signal line, etc.
  • the gate line is configured to transmit the gate 71 scan signal Gate
  • the initialization signal line is configured to transmit the initial signal Vinit
  • the reset signal line is configured to transmit the reset signal Reset
  • the enable signal line is configured to transmit the enable signal EM
  • the data line is configured to transmit the data signal data
  • the first voltage signal line is configured to transmit the first power supply voltage Vdd
  • the second voltage signal line is configured to transmit the second power supply voltage Vss.
  • the plurality of data leads DL includes the data leads
  • the plurality of data leads DL include the data line and the first voltage signal line.
  • the data line and the first voltage signal line are provided in the data wiring layer 2 for description.
  • each pixel driving circuit includes a capacitor
  • the first display substrate 01 further includes a plurality of capacitance.
  • the first metal layer 7 also includes a plurality of first electrodes 72 as lower plates of the capacitor.
  • the first display substrate 01 further includes a second insulating layer 4 disposed on the side of the first metal layer 7 away from the base substrate 1 and a second electrode layer disposed on the side of the second insulating layer 4 away from the base substrate 1 8.
  • the second electrode layer 8 includes a plurality of second electrodes 81 corresponding to the plurality of first electrodes 72 in one-to-one correspondence, as upper plates of the capacitor.
  • the upper electrode of the capacitor is coupled to the gate 71 of the thin film transistor T3, and the lower electrode of the capacitor is coupled to the second voltage signal line.
  • the first display substrate 01 further includes a plurality of vias a, and each via a of the plurality of vias a penetrates at least the interlayer insulating layer 5.
  • the drain region 61 b of the thin film transistor T4 is provided with a via a penetrating the first insulating layer 3, the second insulating layer 4 and the interlayer insulating layer 5, and the drain of the thin film transistor T4
  • the region 61b is directly coupled to the data lead DL (the data lead DL is a data line) through the via a (in this application, the drain region, the source region, or the gate of the thin film transistor are passed through the via a and the data lead (Coupling is called direct coupling);
  • the gate 71 area of the thin film transistor T3 is provided with a through hole a penetrating the second insulating layer 4 and the interlayer insulating layer 5, and the drain area 61b of the thin film transistor T1 is provided with a penetration Vias a
  • the source (or drain) of one thin film transistor may be coupled to the source (or drain) of another thin film transistor, for example, the source of the thin film transistor T3 is coupled to the drain of the thin film transistor T4
  • the silicon island 61 of the thin film transistor T3 and the silicon island 61 of the thin film transistor T4 are both in the semiconductor layer 6, the drain region 61b of the thin film transistor T3 and the thin film transistor T4
  • the source region 61a is an integrated structure and does not need to be coupled through the via a.
  • a method for manufacturing a test substrate includes:
  • the provided first display substrate 01 is a display substrate prepared from the base substrate 1 to the data wiring layer 2, and this step can be understood as directly taking the already prepared first display substrate 01, or can also be understood as The first display substrate 01 is prepared.
  • the preparation method of the first display substrate 01 will be described later. 2
  • the first display substrate 01 includes a base substrate 1 and a plurality of thin film transistors provided on the first side of the base substrate 1, such as a thin film transistor T1, a thin film transistor T3, and a thin film transistor T4.
  • the thin film transistor T1 the thin film transistor T3, and the thin film transistor T4 are target thin film transistors Tg
  • three test areas 100 are divided in the pixel area, and the three target thin film transistors Tg are located in the three test areas 100, respectively in.
  • test holes b are formed in the test region 100, wherein the bottom of one test hole b exposes the source region 61a of the thin film transistor T3 and the other The bottom of the test hole b exposes the drain region 61b of the thin film transistor T3.
  • test pin 9 is formed in the test hole b.
  • the test pin 9 is coupled to the source region 61a, the drain region 61b, or the gate 71 exposed by the test hole b.
  • test pin 9 is in contact with the source region 61a, the drain region 61b or the gate 71 exposed by the test hole b where it is located, so that the test pin 9 can be in contact with the source region 61a and the drain of the target thin film transistor Tg
  • the pole region 61b or the gate 71 region is coupled.
  • test pins 9 are formed in the two test holes b corresponding to the thin film transistor T3, one test pin 9 is coupled to the source region 61a exposed by the test hole b, and the other test pin 9 The drain region 61b exposed by the test hole b is coupled.
  • the thin film transistor with a problem in the circuit structure can be directly used as the target thin film transistor Tg to be tested, and then passed through the test tube Pin 9 transmits the voltage to the source region 61a, the drain region 61b or the gate 71 to which the test pin 9 is coupled, and then tests the electrical characteristics of the target thin film transistor Tg, so that whether it is located in the display region
  • the pixel drive circuit, or the gate drive circuit in the non-display area can test the thin film transistors included in it, so that according to the electrical characteristics of the thin film transistors obtained by the test, in the subsequent production process of the display substrate, guide and The manufacturing process of the thin film transistor on the display substrate is improved to achieve the purpose of improving product yield.
  • test hole b including:
  • test holes b are formed in the test region 100; the source regions 61a, the drain regions 61b, and the gate 71 of the target thin film transistor Tg exposed by the two test holes b are not connected to the data leads DL directly couples the two.
  • the via a is represented by a circular hole
  • the test hole b is represented by a square hole, as is also the case in FIGS. 5B and 5C
  • the gate 71 of the thin-film transistor T3 is directly coupled to the data lead DL through the via a, and the probe of the test equipment can be lapped on the data lead DL, That is, it is possible to provide a test voltage to its gate electrode 71, so that there is no need to form a test hole b at a position corresponding to the gate electrode 71.
  • the source region 61a and the drain region 61b of the thin film transistor T3 are not directly coupled to the data lead DL, and a plurality of inorganic layers are covered above the source region 61a and the drain region 61b, for example, the first insulating layer 3, the first The second insulating layer 4 and the interlayer insulating layer 5, the probe of the test equipment cannot directly contact the source region 61a and the drain region 61b.
  • two test holes b are formed at positions corresponding to the source region 61a and the drain region 61b of the thin film transistor T3, and the two test holes b penetrate the first insulating layer 3, the second insulating layer 4, and the interlayer insulating layer 5.
  • the source region 61a and the drain region 61b of the thin film transistor T3 are exposed, respectively.
  • the two test pins 9 formed in the two test holes b are respectively coupled to the source region 61a and the drain region 61b of the thin film transistor T3.
  • test hole b including:
  • a test hole b is formed in the test region 100; the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg exposed by the one test hole b are not directly coupled to the data lead DL Pick one.
  • a test hole b is formed at a position corresponding to the source region 61a of the target thin film transistor Tg, and the bottom of the test hole b is exposed
  • the source region 61a of the target thin film transistor Tg, and the test pin 9 formed in the test hole b are coupled to the source region 61a of the target thin film transistor Tg.
  • test region 100 is described in S103 At least one test hole b is formed, including:
  • test holes b are formed in the test region 100; the three test holes b expose the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg, respectively.
  • the three test pins 9 formed in the three test holes b are respectively coupled to the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg.
  • the source region 61a, the drain region, or the gate 71 of the target thin film transistor Tg located in the test region 100 can be placed through the test hole b After being exposed, a test pin 9 is formed in the test hole b.
  • the test pin 9 may be coupled to the source region, the drain region, or the gate 71 exposed at the bottom of the test hole b.
  • the probe of the test device can directly provide a test voltage to at least one of the source, drain region, or gate 71 region of the target thin film transistor Tg by directly contacting the above test pin 9 The electrical characteristics of the target thin film transistor Tg are tested.
  • the above test equipment can directly test the electrical characteristics thereof, thereby accurately obtaining the electrical characteristics of the target thin film transistor Tg, without
  • the electrical performance of the thin-film transistor with defects is characterized by the electrical performance of the test unit located in the periphery of the display area, so as to improve the accuracy of the electrical test.
  • the electrical characteristics of the target thin film transistor Tg obtained in the test in the subsequent production process of the display substrate, guide and improve the manufacturing process of the corresponding thin film transistor on the display substrate, so that the electrical characteristics of the thin film transistor are improved to achieve The purpose of improving product yield.
  • the preparation method of the test substrate further includes: after forming the test pin 9 in the test hole b, connecting the test pin 9 to the plurality of data leads A data lead DL in the DL is coupled.
  • the one data lead DL is adjacent to the test pin 9 and is not adjacent to any one of the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg corresponding to the test pin 9 Those are directly coupled.
  • the drain region 61b of the thin film transistor T4 passes through the via a and a data lead DL (
  • the data lead DL is a data line) directly coupled, and two test holes b and two test pins 9 are formed at positions corresponding to the source region 61a and the gate 71 of the thin film transistor T4.
  • the test pin 9 corresponding to the gate 71 is coupled to an adjacent data lead DL which cannot be the above-mentioned data lead DL coupled to the drain region 61b of the thin film transistor T4 through the via a .
  • the test pin 9 corresponding to the source region 61a is coupled to an adjacent data lead DL, which cannot be the data lead DL coupled to the drain region 61b or the gate 71 of the thin film transistor T4. That is, in the same target thin film transistor Tg, the source region 61a, the drain region 61b, and the gate 71 are respectively coupled to different data leads DL, so as to avoid the source region 61a of the same target thin film transistor Tg The test voltages applied by the drain region 61b and the gate 71 interfere with each other, affecting the test effect.
  • the above deposition process is continued to make the manufactured test
  • the pin 9 is coupled to a data lead DL adjacent to the test pin 9 through the metal that continues to be deposited.
  • the probe of the test equipment can be directly contacted with the data lead DL, that is, the data
  • the test pin 9 to which the lead DL is coupled provides a test voltage, and then the test voltage is provided to the source region 61a, the drain region 61b, or the gate 71 to which the test pin 9 is coupled, so as to achieve the target thin film transistor Tg Electrical performance testing. Since the size of the data lead DL is larger than that of the test pin 9, the probe of the test equipment is more likely to contact the data lead DL, and the test operation is simple and easy.
  • the first side of the base substrate 1 has a multilayer thin film layer
  • the multilayer thin film layer forms the plurality of thin film transistors
  • the multilayer thin film layer includes At least one conductive thin film layer, in some embodiments, each thin film layer of the at least one conductive thin film layer is cut around the test area 100 to make the test area 100 electrically conductive to other areas isolation.
  • the other areas include: other test areas 100 in the at least one test area 100 except for the test area 100, and non-test areas 100 in the display substrate except for the at least one test area 100.
  • the multi-layer thin film layer is a semiconductor layer 6, a first insulating layer 3, a first metal layer 7, and a second insulating layer 4 provided on the first side of the base substrate 1 in this order.
  • Each thin film layer of the at least one conductive thin film layer is cut around the test area 100, and the test area 100 can be electrically isolated from other areas, so that the target thin film transistor Tg of the test area 100 During the electrical test, it is possible to avoid the coupling between the test area 100 and other areas through the conductive thin film layer, and the voltage output by the test equipment is not fully applied to the source area 61a, the drain area 61b of the target thin film transistor Tg, or The grid 71 affects the test effect.
  • the two target thin film transistors Tg are adjacent to each other.
  • the above test substrate manufacturing method further includes disconnecting the conductive thin film layers in the two adjacent test areas 100. For example, at the boundary between two adjacent test areas 100, the multilayer film layers stacked in sequence are cut off. In this way, during the electrical test, the conductive thin film layers of two adjacent test areas 100 are coupled, which may affect the test result.
  • a focused ion beam (Focused Ion Beam, FIB) sputtering process may be used from top to bottom in a direction perpendicular to the film-forming surface of the base substrate 1 to convert the data lead layer 2 and layer 2 shown in FIG. 2 Thin film layers such as the interlayer insulating layer 5, the first electrode 72 layer, the second insulating layer, the first metal layer 7 and the first insulating layer are cut.
  • FIB focused ion beam
  • Focused ion beam (Focused Ion Beam, FIB) sputtering process at least one of the source region, the drain region, and the gate 71 corresponding to each target thin film transistor Tg according to at least one sputtering calculation model Sputtering is performed separately to form the at least one test hole b.
  • FIB Focused ion Beam
  • each sputtering calculation model of the at least one sputtering calculation model includes the shape and size of the opening of the test hole b to be formed, the depth of the test hole b to be formed, and the application to the ion beam Voltage and/or current, etc.
  • the voltage or current applied to the ion beam described above can determine the sputtering rate of the ion beam.
  • the relationship between the sputtering rate, the sputtering depth, and the opening size of the test hole b can be determined to achieve precise control of the opening size of the test hole b And depth of purpose.
  • the size and shape of the opening of the test hole b in the two models should be the same. For example, all are rectangular as shown in FIG. 5C.
  • the actual sputtering depth of the test hole b is refined judgment, so that within the allowable range of sputtering tolerance,
  • the actual sputtering depth of the test hole b can be the same as the target sputtering depth H, thereby achieving the purpose of improving the sputtering accuracy of the test hole b.
  • a test pin 9 is formed in the test hole b in S104, and the test pin 9 may use a deposition process, such as a focused ion beam deposition process. This step specifically includes: using a focused ion beam deposition process to deposit metal in the test hole b to form the test pin 9.
  • the periphery of the test hole b will be covered with the metal in the sputtered substrate during the sputtering process
  • the material generates the above-mentioned residual metal 300.
  • the above test hole b or the test pin 9 may be covered with the same material as the formed test pin 9 ⁇ 300 ⁇ The residual metal 300.
  • removing the residual metal 300 around the test hole b includes:
  • an image of the target thin film transistor Tg (ion beam image and/or electron beam image) is made, and by observing the above ion beam image and/or electron beam image, it is judged Whether the residual metal 300 is completely removed.
  • the orthographic projection of the test pin 9 on the base substrate 1 of the first display substrate 01 is located in the source region 61a and the drain region 61b of the target thin film transistor Tg to which the test pin 9 is coupled Or the grid 71 is within the orthographic projection range on the base substrate 1. That is, as shown in FIG. 7B, the test hole b exposes only the source region, drain region, or gate 71 region of the target thin film transistor Tg, but does not expose the source region 61a, drain region 61b, or gate Other thin film layers around the pole 71.
  • the length of any side of the rectangle is less than or equal to the line width of the source region, the drain region, or the gate 71 of the target thin film transistor Tg.
  • the shape of the opening of the test hole b is a circle, the diameter of the circle is less than or equal to the line width of the source region, the drain region 61b, or the gate 71 of the target thin film transistor Tg.
  • the partial structure of the second display substrate is the same as that of the first display substrate 01.
  • the second display substrate and the first display substrate 01 belong to the same production batch
  • the second display substrate includes: the base substrate 1 , The data lead layer 2, and the multilayer thin film layer between the base substrate 1 and the data lead layer 2, the above structure is the same as the structure of the first display substrate 01, except that the second display substrate also includes: sequentially stacked Thin film layers such as a passivation layer, an anode layer, a light emitting layer and a cathode layer provided on the side of the data lead layer 2 facing away from the base substrate 1, the first display substrate 01 is a complete display substrate, which can support lighting Test to obtain the location of the defect (for example, the location of the bright spot).
  • Providing the first display substrate 01 in S101 includes the steps of preparing the first display substrate 01.
  • the following uses the first display substrate 01 shown in the figure as an example to exemplarily describe the preparation method of the first display substrate 01.
  • the thin film transistor T3 and the capacitor C are used as examples.
  • the semiconductor layer 6 is formed on the base substrate 1.
  • the material of the semiconductor layer 6 includes LTPS (Low Temperature Poly-silicon).
  • LTPS Low Temperature Poly-silicon
  • the active region of each silicon island 61 is lightly doped with ions to make it into a lightly doped region.
  • the source region 61a and the drain region 61b of each silicon island 61 are ion-doped heavily to make them ion-doped regions.
  • a patterning process is performed on the second metal layer 8 to form a plurality of second electrodes 81, and each second electrode 81 serves as an upper electrode of the capacitor.
  • the positions of the plurality of second electrodes 81 correspond to the positions of the plurality of first electrodes 72, and each second electrode 81 is orthographically projected on the base substrate 1, and the corresponding first electrode 72 is on the substrate At least a part of the orthographic projections on the substrate 1 overlap to constitute the above-mentioned capacitor.
  • a plurality of vias a that penetrate at least the interlayer insulating layer 5 are formed.
  • the thin film transistor shown in FIG. 12E is an example of the thin film transistor T3.
  • a via a is formed at a position corresponding to the gate 71, and the via a penetrates the second insulating layer 4 and the interlayer Insulation layer 5.
  • this step is to form a via a at a position corresponding to the drain region 61b, the via a penetrating the first insulating layer 3, the second insulating layer 4 and ⁇ 5
  • the above test area 100 includes not only a target thin film transistor Tg, but also other thin film layers between the target thin film transistor Tg and the base substrate 1, such as a buffer layer, a light shielding layer, etc. (not shown in the figure), It also includes a portion of the multi-layer thin film layer located in the test area 100, the multi-layer thin film layer including: a first insulating layer, a second insulating layer, an interlayer insulating layer 5, and the like.
  • test substrate 02 includes: a base substrate 1, a data lead layer 2 and a position between the base substrate 1 and the data lead layer 2 Multi-layer thin film layer.
  • a multi-layer thin film layer is provided on the first side of the base substrate 1, the multi-layer thin film layer forms a plurality of thin film transistors; each of the plurality of thin film transistors includes a silicon island 61 and a gate 71, the silicon island 61 includes a source region 61a, a drain region 61b, and an active region 61c located therebetween.
  • At least one thin film transistor of the plurality of thin film transistors is the target thin film transistor Tg to be tested.
  • the thin film transistor T4 is taken as the target thin film transistor Tg.
  • the test substrate 02 further includes: at least one test hole b and at least one test pin 9 located in the test area 100, the bottom of each test hole b in the at least one test hole b exposes the target The source region 61a, the drain region 61b, or the gate 71 of the thin film transistor Tg.
  • Each test pin 9 of the at least one test pin 9 is located in one test hole b of the at least one test hole b, and one end of the test pin 9 passes through the test hole b and all The source region 61a, the drain region 61b, or the gate 71 of the target thin film transistor Tg are coupled, and the other end is exposed to the surface of the test substrate 02.
  • the test substrate 02 provided by the present disclosure can directly use the thin-film transistor in the circuit structure as the target thin-film transistor Tg to be tested during the electrical test of the circuit structure, and then pass the test pin 9 to deliver the voltage To the source region 61a, the drain region 61b or the gate 71 to which the test pin 9 is coupled, and then test the electrical characteristics of the target thin film transistor Tg, so that whether it is a pixel driving circuit located in the display region or
  • the gate 71 drive circuit located in the non-display area can test the thin film transistors included in it, so that according to the electrical characteristics of the thin film transistors obtained by the test, in the subsequent production process of the display substrate, it can guide and improve the The manufacturing process of the thin film transistor achieves the purpose of improving product yield.
  • one of the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg is directly coupled to the data lead DL through one of the plurality of vias a
  • the source region 61a, the drain region 61b, and the gate 71 of Tg are not coupled to the data lead DL through the one via a.
  • the probe of the test equipment may be connected to the The data lead DL transmits a voltage to the gate 71 to which it is coupled.
  • the source region 61a and the drain region 61b are coupled to two test pins 9 provided in the two test holes b, and the probes of the test equipment overlap the two test pins 9 and are exposed to One end of the surface of the test substrate 02 transmits voltage to the source region 61a and the drain region 61b, respectively.
  • two of the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg are directly coupled to the data lead DL through two vias a of the plurality of vias a
  • the source region 61a and the The test pin 9 in the test hole b is coupled, and the probe of the test device can be connected to the end of the test pin 9 exposed on the surface of the test substrate 02 to transmit the voltage to the source region 61a, respectively.
  • the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg are not directly coupled to the data lead DL through the plurality of vias a
  • the source region 61a, the drain region 61b, and the gate 71 of Tg are coupled.
  • the test voltage can be provided to the source region 61a, the drain region 61b, and the gate 71 of the thin film transistor T5.
  • the test pin 9 is coupled to one of the plurality of data leads DL.
  • the one data lead DL is adjacent to the test pin 9, and the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg are respectively coupled to different data leads DL.
  • the source region 61a, the drain region 61b, or the gate 71 are coupled to the data lead DL through the via a, and the other two or one is passed
  • the test pin 9 located in the test hole b is coupled to the data lead DL, or the source region 61a, the drain region 61b, or the gate 71 of one target thin film transistor Tg pass through the three test pins located in the test hole b 9 is coupled with three data leads DL, that is, to ensure that the source region 61a, the drain region 61b and the gate 71 of a target thin film transistor Tg are respectively coupled to the three data leads DL, so that different voltages can be transmitted to the source respectively
  • the region 61a, the drain region 61b, and the gate 71 prevent the test voltages applied to the source region 61a, the drain region 61b, and the gate 71 of the same target thin film transistor Tg from interfering with each other and affecting the test effect.
  • the probe of the test equipment can be directly contacted with the data lead DL, that is, the data lead DL can be coupled
  • the test pin 9 provides a test voltage, and then the test voltage is provided to the source region 61a, the drain region 61b, or the gate 71 to which the test pin 9 is coupled, so as to realize the electrical performance test of the target thin film transistor Tg. Since the size of the data lead DL is larger than that of the test pin 9, the probe of the test equipment is more likely to contact the data lead DL, and the test operation is simple and easy.
  • the first side of the base substrate 1 has a multi-layer thin film layer that forms the plurality of thin film transistors, the multi-layer The thin film layer includes at least one conductive thin film layer.
  • each thin film layer in the at least one conductive thin film layer is cut around the test area 100 to make the test area 100 and other Regional electrical isolation.
  • the other areas include: other test areas 100 in the at least one test area 100 except for the test area 100, and non-test areas 100 in the display substrate except for the at least one test area 100.
  • Each thin film layer of the at least one conductive thin film layer is cut around the test area 100, and the test area 100 can be electrically isolated from other areas, so that the target thin film transistor Tg of the test area 100 During the electrical test, it is possible to avoid the coupling between the test area 100 and other areas through the conductive thin film layer, and the voltage output by the test equipment is not fully applied to the source area 61a, the drain area 61b of the target thin film transistor Tg, or The grid 71 affects the test effect.
  • test regions 100 corresponding to the two target thin film transistors Tg are adjacent
  • the method for manufacturing the test substrate 02 further includes disconnecting the conductive thin film layers in the two adjacent test areas 100. In this way, during the electrical test, the conductive thin film layers of two adjacent test areas 100 are coupled, which may affect the test result.
  • the multilayer thin film layers stacked in sequence are cut off.
  • a focused ion beam (Focused Ion Beam, FIB) sputtering process may be used from the top to the bottom in a direction perpendicular to the film formation surface of the base substrate 1, and the data wiring layer 2 and layer as shown in FIG. 13 Thin film layers such as the interlayer insulating layer 5, the first electrode 72 layer, the second insulating layer 4, the first metal layer 7 and the first insulating layer 3 are cut.
  • FIB focused ion beam
  • the orthographic projection of the test pin 9 on the base substrate 1 of the first display substrate 01 is located in the source region 61a, the drain region 61b of the target thin film transistor Tg corresponding to the test pin 9 or
  • the grid 71 is within the orthographic projection range on the base substrate 1. That is, as shown in FIG. 7B, the test hole b corresponding to the test pin 9 exposes only the source region 61a, the drain region 61b, or the gate 71 region of the target thin film transistor Tg, but does not expose the source The electrode region 61a, the drain region 61b, or other thin film layers around the gate 71.
  • the test pin 9 located in the test hole b may be in contact with the source region 61a, the drain region 61b, or the gate 71 exposed at the bottom of the test hole b It can have better contact, which is beneficial to improve the test effect of testing the target thin film transistor Tg.
  • Some embodiments of the present disclosure also provide a method for testing the test substrate 02 as described above, as shown in FIG. 15, including:
  • a method of applying a voltage to at least one of the source region 61a, the drain region 61b, and the gate 71 is coupled through at least one of the source region 61a, the drain region 61b, and the gate 71
  • the test pin 9 applies a voltage to at least one of the source region 61a, the drain region 61b, and the gate 71.
  • the gate 71 of the target thin film transistor Tg in the case where one of the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg is coupled to the data lead DL through the via a
  • the gate 71 in the above S201, the probe of the testing device is overlapped with the data lead DL, that is, the test voltage can be provided to the gate 71 of the target thin film transistor Tg coupled thereto through the data lead DL .
  • the source region 61a, the drain region 61b, and the gate 71 are not coupled to the data lead DL through the via a, for example, the source region 61a and the drain region 61b.
  • the probe of the testing device overlaps the test pin 9 to which the source region 61a and the drain region 61b are respectively coupled, that is, the source region of the target thin film transistor Tg coupled thereto can be respectively passed through the test pin 9 61a and the drain region 61b provide the tested voltage.
  • two of the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg are respectively coupled to the two data leads DL through the via a
  • the probe of the test device is overlapped with the two data leads DL, that is, the two data leads DL can be coupled to the
  • the gate 71 and the source region 61a of the target thin film transistor Tg provide the test voltage.
  • One of the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg that is not coupled to the data lead DL through the via a is, for example, the drain region 61b.
  • the test equipment The probe is overlapped with the test pin 9 to which the drain region 61b is coupled, that is, the test voltage can be provided to the drain region 61b of the target thin film transistor Tg coupled thereto through the test pin 9.
  • the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg are not coupled to the two data leads DL through vias a, respectively.
  • the probes of the test equipment are respectively connected to the three test pins 9 to which the source region 61a, the drain region 61b, and the gate 71 are coupled, that is, the three tests can be passed
  • the pin 9 provides the test voltage to the source region 61a, the drain region 61b, and the gate 71 of the target thin film transistor Tg coupled thereto, respectively.
  • S202 of acquiring the transfer characteristic curve of the target thin film transistor Tg includes:
  • the transfer characteristic curve of the target thin film transistor Tg is obtained according to the different voltage values applied by the thin film transistor in its source region 61a and the gate 71 and the current value output by the drain
  • the transfer characteristic curve of the thin film transistor T3 is shown in FIG. 16.
  • the abscissa Vg in Figure 16 is
  • Vth is the threshold voltage of Tg
  • IDVG0 is the drain current Id of the TFT when the gate voltage Vg of the TFT is 0V
  • SS Sub-Threshold Voltage Swing
  • DR- Range is the range of voltage change when the TFT switch is turned off to on
  • MOB electron mobility
  • I on is the on-state current of Tg
  • I off is the off-state current.
  • a typical value of Vth is -3.5V.
  • the Vth of the target thin film transistor Tg is -1.251V, indicating that the Vth of the target thin film transistor Tg is slightly positive.
  • the cause of the display abnormality can be determined according to the abnormal electrical characteristic parameter, which is caused by the abnormal electrical characteristic parameter of the TFT. Therefore, according to the detection result, in the subsequent production process of the display substrate, the manufacturing process of the thin film transistor on the display substrate can be guided and improved, so that the difference between the electrical characteristic parameters of the prepared thin film transistor and its typical value is reduced, exemplarily , Change the thin film transistor to achieve the purpose of improving product yield.
  • Some embodiments of the present disclosure also provide a display substrate including a plurality of thin film transistors, and the electrical characteristic parameter of at least one of the thin film transistors is an electrical characteristic obtained by correcting an abnormal electrical characteristic parameter parameter.
  • the abnormal electrical characteristic parameter is an electrical characteristic parameter obtained by testing the test substrate 02 according to the test method for the test substrate 02 (as shown in FIGS. 13 and 14) provided by the present disclosure.
  • the test substrate 02 is tested to obtain the electrical characteristic parameter of the target thin film transistor Tg, the electrical characteristic parameter is an electrical characteristic parameter with an abnormality, indicating that there is at least one thin film in the substrate
  • the transistor corresponds to the target thin film transistor Tg in the test substrate 02, for example, the position corresponds.
  • the thin film transistor electrical characteristic parameters can be corrected by improving the preparation process or changing the microstructure of the thin film transistor, thereby improving The display effect of the display substrate.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种测试基板，包括：衬底基板和设置于衬底基板的第一侧的多个薄膜晶体管。多个薄膜晶体管中的至少一个薄膜晶体管为待测试的目标薄膜晶体管。其中，测试基板具有至少一个测试区，每个目标薄膜晶体管位于至少一个测试区中的一个测试区内。测试基板还包括：位于测试区内的至少一个测试孔和至少一个测试管脚，至少一个测试孔中的每个测试孔的底部暴露出目标薄膜晶体管的源极区、漏极区或栅极。至少一个测试管脚中的每个测试管脚位于至少一个测试孔中的一个测试孔内，且测试管脚的一端穿过测试孔与目标薄膜晶体管的源极区、漏极区或栅极耦接，另一端暴露于测试基板的表面。

Description

测试基板及其制作方法、测试方法、显示基板
本申请要求于2019年01月03日提交的、申请号为201910005365.6的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，尤其涉及一种测试基板及其制作方法、测试方法、及显示基板。
背景技术
目前，为了对显示基板的显示不良现象进行分析，通常通过对显示不良区域采用光镜检查、扫描电子显微镜观察等方式，对显示装置中的电路结构进行结构上的检查(例如判断电路结构是否有短路或者断路等)。然而，上述方式无法对电路结构进行电学性能方面的测试。
发明内容
一方面，提供一种测试基板，包括：衬底基板和设置于所述衬底基板的第一侧的多个薄膜晶体管；所述多个薄膜晶体管中的每个薄膜晶体管包括硅岛和栅极，所述硅岛包括源极区、漏极区及位于二者之间的有源区；所述多个薄膜晶体管中的至少一个薄膜晶体管为待测试的目标薄膜晶体管。其中，所述测试基板具有至少一个测试区，每个所述目标薄膜晶体管位于所述至少一个测试区中的一个测试区内。所述测试基板还包括：位于所述测试区内的至少一个测试孔和至少一个测试管脚，所述至少一个测试孔中的每个测试孔的底部暴露出所述目标薄膜晶体管的源极区、漏极区或栅极；所述至少一个测试管脚中的每个测试管脚位于所述至少一个测试孔中的一个测试孔内，且所述测试管脚的一端穿过所述测试孔与所述目标薄膜晶体管的源极区、漏极区或栅极耦接，另一端暴露于所述测试基板的表面。
在一些实施例中，测试基板还包括：设置于所述多个薄膜晶体管远离所述衬底基板一侧的数据引线层，所述数据引线层包括暴露于所述测试基板表面的多条数据引线；所述测试管脚与所述多条数据引线中的一条数据引线耦接；所述一条数据引线与所述测试管脚相邻，且所述目标薄膜晶体管的源极区、漏极区和栅极分别耦接不同的数据引线。
在一些实施例中，测试基板还包括：层间绝缘层、数据引线层和多个过孔。层间绝缘层设置于所述多个薄膜晶体管远离所述衬底基板的一侧；数据引线层设置于所述层间绝缘层远离所述衬底基板的一侧，所述数据引线层包括暴露于所述测试基板表面的多条数据引线；多个过孔至少贯穿所述层间绝 缘层。
在所述目标薄膜晶体管的源极区、漏极区和栅极中的一者通过所述多个过孔中的一个过孔与数据引线直接耦接的情况下，在所述测试区内，具有两个测试孔和分别位于所述两个测试孔内的两个测试管脚；所述两个测试管脚分别与所述目标薄膜晶体管的源极区、漏极区和栅极中不通过所述一个过孔与所述数据引线耦接的两者直接耦接。或者，在所述目标薄膜晶体管的源极区、漏极区和栅极中的两者通过所述多个过孔中的两个过孔与数据引线直接耦接的情况下，在所述测试区内，具有一个测试孔和位于所述一个测试孔内的一个测试管脚；所述一个测试孔与所述目标薄膜晶体管的源极区、漏极区和栅极中不通过所述两个过孔与所述数据引线直接耦接的一者耦接。
在一些实施例中，测试基板还包括：层间绝缘层、数据引线层和多个过孔。层间绝缘层设置于所述多个薄膜晶体管远离所述衬底基板的一侧；数据引线层设置于所述层间绝缘层远离所述衬底基板的一侧，所述数据引线层包括暴露于所述测试基板表面的多条数据引线；多个过孔至少贯穿所述层间绝缘层。在所述目标薄膜晶体管的源极区、漏极区和栅极均不通过所述多个过孔与数据引线直接耦接的情况下，在所述测试区，具有三个测试孔和位于所述三个测试孔内的三个测试管脚；所述三个测试管脚分别与所述目标薄膜晶体管的源极区、漏极区和栅极耦接。
在一些实施例中，测试基板还包括：设置于所述衬底基板的第一侧的多层薄膜层，所述多层薄膜层形成所述多个薄膜晶体管，所述多层薄膜层包括至少一层导电的薄膜层。所述至少一层导电的薄膜层中的每层薄膜层在所述测试区周围断开，该测试区与其他区域电性隔离。其中，所述其他区域包括，所述至少一个测试区中除该测试区以外的其他测试区，及所述显示基板中除所述至少一个测试区以外的非测试区。
在一些实施例中，所述测试管脚在所述测试基板的衬底基板上的正投影，位于该测试孔管脚所耦接的源极区、漏极区或栅极在所述衬底基板上的正投影范围之内。
另一方面，提供一种测试基板的制作方法，用于制作如上所述的测试基板，包括：提供第一显示基板；所述第一显示基板包括衬底基板和设置于所述衬底基板的第一侧的多个薄膜晶体管。在所述第一显示基板的多个薄膜晶体管中确定待测试的至少一个目标薄膜晶体管；所述至少一个目标薄膜晶体管中的每个目标薄膜晶体管包括硅岛和栅极，所述硅岛包括源极区、漏极区及位于二者之间的有源区。在所述第一显示基板上划分出至少一个测试区， 所述目标薄膜晶体管位于所述至少一个测试区中的一个测试区内。在所述测试区内形成至少一个测试孔，所述至少一个测试孔中的每个测试孔的底部暴露出所述目标薄膜晶体管的源极区、漏极区或栅极。在所述测试孔内形成测试管脚，所述测试管脚与其所在的测试孔所暴露出的源极区、漏极区或栅极耦接。
在一些实施例中，在所述第一显示基板还包括设置于所述多个薄膜晶体管远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述第一显示基板的表面的多条数据引线的情况下，所述制作方法还包括：在所述测试孔内形成测试管脚之后，将所述测试管脚与所述多条数据引线中的一条数据引线耦接；所述一条数据引线与所述测试管脚相邻，且不与所述测试管脚所对应的目标薄膜晶体管的源极区、漏极区和栅极中的任一者直接耦接。
在一些实施例中，在所述第一显示基板还包括设置于所述多个薄膜晶体管远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述第一显示基板的表面的多条数据引线，且在所述目标薄膜晶体管的源极区、漏极区和栅极中的一者与数据引线耦接的情况下，所述在所述测试区内形成至少一个测试孔，包括：在所述测试区内形成两个测试孔；所述两个测试孔分别暴露出所述目标薄膜晶体管的源极区、漏极区和栅极中不与所述数据引线直接耦接的两者。或者，在所述第一显示基板还包括设置于所述多个薄膜晶体管远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述第一显示基板的表面的多条数据引线，且所述目标薄膜晶体管的源极区、漏极区和栅极中的两者与数据引线直接耦接的情况下，所述在所述测试区内形成至少一个测试孔，包括：在所述测试区内形成一个测试孔；所述一个测试孔暴露出所述目标薄膜晶体管的源极区、漏极区和栅极中不与所述数据引线直接耦接的一者。
在一些实施例中，在所述第一显示基板还包括设置于所述多个薄膜晶体管远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述第一显示基板的表面的多条数据引线，且所述目标薄膜晶体管的源极区、漏极区和栅极均不与数据引线直接耦接的情况下，所述在所述测试区内形成至少一个测试孔，包括：在所述测试区内形成三个测试孔；所述三个测试孔分别暴露出所述目标薄膜晶体管的源极区、漏极区和栅极。
在一些实施例中，在所述第一显示基板还包括设置于所述衬底基板的第一侧的多层薄膜层，所述多层薄膜层形成所述多个薄膜晶体管，所述多层薄膜层包括至少一层导电的薄膜层的情况下，所述制作方法还包括：将所述至 少一层导电的薄膜层中的每层薄膜层在所述测试区周围切断，以使该测试区与其他区域电性隔离。其中，所述其他区域包括，所述至少一个测试区中除该测试区以外的其他测试区，及所述显示基板中除所述至少一个测试区以外的非测试区。
在一些实施例中，所述在所述测试区内形成至少一个测试孔，包括：采用聚焦离子束溅射工艺，根据至少一个溅射计算模型，在对应所述目标薄膜晶体管的源极区、漏极区和栅极中的至少一者的位置分别进行溅射，形成所述至少一个测试孔。其中，所述至少一个溅射计算模型中的每个溅射计算模型中的参数包括，待形成的测试孔开口的尺寸、待形成的测试孔的深度、及施加至离子束的电压和/或电流。
在一些实施例中，所述在所述测试区内形成至少一个测试孔，还包括：在对应所述目标薄膜晶体管源极区、漏极区和栅极中的至少一者的位置分别进行溅射时，采用终点检测方式对待形成的测试孔的实际溅射深度进行检测。当目标溅射深度与实际溅射深度之间的深度差位于深度阈值范围时，获取待形成的测试孔的图像；所述测试孔的图像为电子束图像和/或离子束图像。根据所述测试孔的图像，对待形成的测试孔继续进行溅射，直至待形成的测试孔的实际溅射深度与所述目标溅射深度相同。
在一些实施例中，所述在所述测试孔内形成测试管脚，所述测试管脚与其所在的测试孔所暴露出的源极区、漏极区或栅极中的一者耦接，包括：采用聚焦离子束沉积工艺，在所述测试孔内沉积金属，形成所述测试管脚。
在一些实施例中，所述制作方法还包括：在所述测试孔内形成测试管脚之后，去除沉积于所述测试孔周围的残留金属。
在一些实施例中，所述去除位于所述测试孔周围的残留金属，包括：采用聚焦离子束溅射工艺，去除沉积于所述测试孔周围的残留金属。获取所述目标薄膜晶体管的图像，判断所述残留金属是否完全去除；所述目标薄膜晶体管的图像为电子束图像和/或离子束图像。若所述残留金属没有完全去除，则继续采用聚焦离子束溅射工艺去除所述残留金属；若所述残留金属完全去除，则停止采用聚焦离子束溅射工艺，对所述残留金属进行去除。
在一些实施例中，所述测试管脚在所述第一显示基板的衬底基板上的正投影，位于该测试管脚所耦接的目标薄膜晶体管的源极区、漏极区或栅极在所述衬底基板上的正投影范围之内。
在一些实施例中，所述在所述第一显示基板的多个薄膜晶体管中确定待测试的至少一个目标薄膜晶体管，包括：对第二显示基板进行点灯测试，获 取缺陷所在的位置；所述第二显示基板包括多个薄膜晶体管，所述第二显示基板的多个薄膜晶体管的数量、结构和位置与所述第一显示基板的多个薄膜晶体管的数量、结构和位置对应相同。将所述缺陷所在位置处的薄膜晶体管作为缺陷薄膜晶体管。根据所述缺陷薄膜晶体管在所述第二显示基板中的位置，确定所述第一显示基板中处于相同位置的薄膜晶体管为所述至少一个目标薄膜晶体管。
再一方面，提供一种对测试基板的测试方法，所述测试基板为如上所述的测试基板。所述测试方法包括：向所述测试基板的至少一个目标薄膜晶体管中的每个目标薄膜晶体管的源极区、漏极区和栅极分别施加电压；其中，向所述源极区、所述漏极区和所述栅极中的至少一者施加电压的方式为，通过所述源极区、所述漏极区和所述栅极中的至少一者所耦接的测试管脚，向所述源极区、所述漏极区和所述栅极中的至少一者施加电压。获取所述目标薄膜晶体管的转移特性曲线。根据所述转移特性曲线，获取所述目标薄膜晶体管的至少一种电学特征参数。将所述至少一种电学特征参数中的每一种电学特征参数与该电学特性参数相匹配的典型值进行比对，得出存在异常的电学特征参数。
又一方面，提供一种显示基板，包括多个薄膜晶体管；所述多个薄膜晶体管中的至少一个薄膜晶体管的电学特征参数为，对存在异常的电学特征参数进行校正得到的电学特征参数；所述存在异常的电学特征参数为，根据如上所述的测试方法对测试基板进行测试得到的电学特征参数。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的像素驱动电路的结构图；
图2为根据一些实施例的第一显示基板的结构图；
图3为根据一些实施例的第一显示基板中像素驱动电路的结构图；
图4为根据一些实施例的测试基板的制作方法的一种流程图；
图5A为根据一些实施例的测试基板中目标薄膜晶体管的一种结构图；
图5B为根据一些实施例的测试基板中目标薄膜晶体管的另一种结构图；
图5C为根据一些实施例的测试基板中目标薄膜晶体管的又一种结构图；
图6为根据一些实施例的测试基板的制作方法的另一种流程图；
图7A为根据一些实施例的测试基板中测试区的一种结构图；
图7B为根据一些实施例的测试基板中测试区的另一种结构图；
图7C为根据一些实施例的测试基板中测试区的又一种结构图；
图8A为根据一些实施例的测试基板中测试区的又一种结构图；
图8B为根据一些实施例的测试基板中测试区的又一种结构图；
图9为根据一些实施例的测试基板的制作方法的再一种流程图；
图10为根据一些实施例的测试基板的制作方法的又一种流程图；
图11为根据一些实施例的测试基板的制作方法的又一种流程图；
图12A～12G为根据一些实施例的第一显示基板的制作方法的步骤图；
图13为根据一些实施例的测试基板的一种结构图；
图14为根据一些实施例的测试基板的另一种结构图；
图15为根据一些实施例的对测试基板的测试方法的流程图；
图16为根据一些实施例的目标薄膜晶体管的转移特性曲线图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结 构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中，“上”和“下”等方位术语是相对于附图中的测试基板示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据测试基板所放置的方位的变化而相应地发生变化。
目前，在TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)显示基板上，以及OLED(Organic Light Emitting Diode，有机发光二极管)显示基板上，设置有多个电路结构。
其中，在TFT-LCD的显示基板上的多个电路结构包括对应每个亚像素的像素驱动电路，各像素驱动电路通常设置有一个与像素电极耦接的薄膜晶体管，被配置为在栅极扫描信号的控制下打开，以向像素电极施加驱动信号，在栅极扫描信号的控制下关闭，以停止向像素电极施加驱动信号。
OLED显示基板上的多个电路结构通常包括对应每个亚像素的像素驱动电路，各像素驱动电路位于TFT背板的显示区，每个像素驱动电路设置有多个薄膜晶体管和至少一个发光器件，示例性地，像素驱动电路的架构为2T1C(两个薄膜晶体管和一个电容)，或者，如图1所示，像素驱动电路的架构为7T1C，架构为7T1C的像素驱动电路包括七个薄膜晶体管、一个电容和一 个发光二极管。
此外，上述TFT-LCD显示基板上的多个电路结构，或者OLED显示基板上的多个电路结构，还包括栅极驱动电路，该栅极驱动电路包括多个薄膜晶体管，被配置为实现移位寄存功能，在一帧内对所有栅线逐行提供信号，以驱动各条栅线。在一些实施例中，采用GOA(Gate Driver on Array，阵列基板行驱动)设计，将多个薄膜晶体管构成的栅极驱动电路集成在TFT-LCD显示基板以及OLED显示基板的非显示区内，示例性地，非显示区位于显示区的一侧、两侧或多侧。
在上述电路结构中，像素驱动电路和栅极驱动电路均包括多个薄膜晶体管，而薄膜晶体管的电学特性，比如具有带载功能的驱动薄膜晶体管的电学特性，将直接对包含该薄膜晶体管的像素驱动电路或栅极驱动电路的电学性能造成影响，进而影响显示装置的显示效果。
因此，通过对显示基板中的像素驱动电路或栅极驱动电路中的薄膜晶体管的电学特性进行测试，以在后续显示基板的制备过程中，通过进行测试得到的薄膜晶体管的电学特性，改善薄膜晶体管的制作工艺，以改善薄膜晶体管的电学特性，从而能够达到提高显示装置显示效果的目的。
在相关技术中，通常会在显示基板的显示区周边设置测试单元，对测试单元进行电性测试，获得显示区的电路结构的电学性能。然而，由于显示基板的制备工艺的不稳定性，很难保证显示基板的显示区的电路结构与周边区域的测试单元具有一致的电学性能，因此所获取的位于显示基板的周边区域的测试单元的电学性能，并不能直接准确地表征显示区中电路结构的电学特征性能。
基于此，为了直接对像素驱动电路或栅极驱动电路中的薄膜晶体管的电学特性进行测试，本公开的一些实施例提供一种测试基板的制作方法。通过该制作方法获得的测试基板，在进行电路结构的电学测试的过程中，能够直接对电路结构中存在问题的薄膜晶体管进行测试，从而根据测试得到的薄膜晶体管的电学特性，可以在后续显示基板的生产过程中，指导并改进显示基板上的薄膜晶体管的制作工艺，达到提高产品良率的目的。
在本公开中，测试基板是在如图2所示的第一显示基板01的基础上进行制备得到的，在介绍测试基板的制作方法之前，先对该制作方法所基于的第一显示基板01进行介绍，示例性地，第一显示基板01所包括的像素驱动电路以图1所示的7T1C架构的像素驱动电路为例。
需要说明的是，在本公开一些实施例中，对于图1和图3所示的像素驱 动电路中所包括的薄膜晶体管，在电路中，为了方便对电路连接的说明，每个薄膜晶体管包括栅极、源极、漏极。对于第一显示基板以及测试基板中所包括的薄膜晶体管，每个薄膜晶体管包括栅极和硅岛，硅岛包括源极区、漏极区及位于二者之间的有源区，其中，源极区可以视作源极、漏极区可以视作漏极。
如图2所示，第一显示基板01包括：衬底基板1、数据引线层2和位于衬底基板1和数据引线层2之间的多层薄膜层。
多层薄膜层设置于衬底基板1的第一侧，多层薄膜层形成多个薄膜晶体管；所述多个薄膜晶体管中的每个薄膜晶体管包括硅岛61和栅极71，所述硅岛61包括源极区61a、漏极区61b及位于二者之间的有源区61c。作为示例，图2示出的三个薄膜晶体管分别对应图1所示的像素驱动电路中的薄膜晶体管T1、薄膜晶体管T3和薄膜晶体管T4。
本公开提供的第一显示基板01中，多个薄膜晶体管的结构可以为底栅型，也可以为顶栅型，本公开对此并不设限。下面以顶栅型薄膜晶体管为例，对所述多层薄膜层进行介绍。
请再次参见图2，所述多层薄膜层包括依次层叠设置于所述衬底基板1的第一侧的半导体层6、第一绝缘层3、第一金属层7和层间绝缘层5。
其中，半导体层6包括多个硅岛61，多个硅岛61中的每个硅岛61包括源极区61a、漏极区61b及位于二者之间的有源区61c。
第一绝缘层3设置于半导体层6远离衬底基板1的一侧。
第一金属层7包括多个栅极71，多个栅极71中的每个栅极71的位置与每个硅岛61的位置相对应。
层间绝缘层5设置于栅极71层远离衬底基板1的一侧。
数据引线层2设置于层间绝缘层5远离衬底基板1的一侧，在第一显示基板01中，数据引线层2为第一显示基板01的表层，数据引线层2包括多条数据引线DL，所述多条数据引线DL暴露于第一显示基板01的表面。
在一些示例中，所述多条数据引线DL包括设置于数据引线层2的多条信号线，该多条信号线中的每条信号线被配置为传输信号。示例性地，如图3所示，第一显示基板01包括栅线、初始化信号线、复位信号线、使能信号线、数据线，第一电压信号线和第二电压信号线等多条信号线，其中，栅线被配置为传输栅极71扫描信号Gate，初始化信号线被配置为传输初始信号Vinit，复位信号线被配置为传输复位信号Reset，使能信号线被配置为传输使能信号EM，数据线被配置为传输数据信号data，第一电压信号线被配置为传输第一 供电电压Vdd，第二电压信号线被配置为传输第二供电电压Vss。
在一些实施例中，上述信号线中的至少一种信号线设置于数据引线层2，其他信号线设置于第一显示基板01的其他薄膜层，所述多条数据引线DL包括设置于数据引线层2的信号线，示例性地，在数据线和第一电压信号线设置于数据引线层2的情况下，所述多条数据引线DL包括数据线和第一电压信号线。作为示例，以下以数据线和第一电压信号线设置于数据引线层2进行说明。
在另一些示例中，所述多条数据引线DL包括设置于数据引线层2的多条连接线，所述多条连接线中的每条连接线被配置为连接位于其两端的器件。示例性，如图2和图3所示，薄膜晶体管T3的栅极71与薄膜晶体管T1的一极(例如为源极)通过连接线耦接，该连接线即为数据引线DL。
在一些实施例中，以第一显示基板01中的像素驱动电路为图1所示的7T1C架构的像素驱动电路为例，每个像素驱动电路包括一个电容，第一显示基板01还包括多个电容。如图2所示，第一金属层7除包括多个栅极71外，还包括多个第一电极72，作为电容的下极板。第一显示基板01还包括设置于第一金属层7远离衬底基板1的一侧的第二绝缘层4，以及设置于第二绝缘层4远离衬底基板1的一侧的第二电极层8，第二电极层8包括与所述多个第一电极72一一对应的多个第二电极81，作为电容的上极板。在每个像素驱动电路中，电容的上电极与薄膜晶体管T3的栅极71耦接，电容的下电极与第二电压信号线耦接。
在一些实施例中，第一显示基板01还包括多个过孔a，所述多个过孔a中的每个过孔a至少贯穿所述层间绝缘层5。示例性地，如图2所示，薄膜晶体管T4的漏极区61b上方设置有贯穿第一绝缘层3、第二绝缘层4和层间绝缘层5的过孔a，薄膜晶体管T4的漏极区61b通过该过孔a与数据引线DL(该数据引线DL为数据线)直接耦接(在本申请中，将薄膜晶体管的漏极区、源极区或者栅极通过过孔a与数据引线耦接称为直接耦接)；薄膜晶体管T3的栅极71区上方设置有贯穿第二绝缘层4和层间绝缘层5的过孔a，薄膜晶体管T1的漏极区61b的上方设置有贯穿第一绝缘层3、第二绝缘层4和层间绝缘层5的过孔a，数据引线DL的两端穿过该两个过孔a将薄膜晶体管T3的栅极71区和薄膜晶体管T1的漏极区61b直接耦接；电容的第二电极81的上方设置有贯穿层间绝缘层5的过孔a，电容的第二电极81通过该过孔a与数据引线DL(该数据引线DL为第二电压信号线)耦接。
如图3所示，一个薄膜晶体管的源极(或漏极)可能与另一个薄膜晶体 管的源极(或漏极)耦接，例如，薄膜晶体管T3的源极与薄膜晶体管T4的漏极耦接，在这种情况下，在第一显示基板01中，薄膜晶体管T3的硅岛61和薄膜晶体管T4的硅岛61均处于半导体层6，薄膜晶体管T3的漏极区61b与薄膜晶体管T4的源极区61a为一体结构，不需要通过过孔a实现耦接。
基于上述描述的第一显示基板01，如图4所示，本公开的一些实施例所提供的一种测试基板的制作方法包括：
S101、提供第一显示基板01，该第一显示基板01即为上文介绍的第一显示基板01。也就是说，所提供的第一显示基板01为从衬底基板1制备至数据引线层2的显示基板，该步骤可以理解为直接取用已经制备好的第一显示基板01，也可以理解为进行第一显示基板01的制备，第一显示基板01的制备方法将在后文中介绍。其中，参见图2，该第一显示基板01包括衬底基板1和设置于衬底基板1的第一侧的多个薄膜晶体管，例如薄膜晶体管T1、薄膜晶体管T3、薄膜晶体管T4。
S102、如图3所示，在第一显示基板01的多个薄膜晶体管中确定待测试的至少一个目标薄膜晶体管Tg；所述至少一个目标薄膜晶体管Tg中的每个目标薄膜晶体管Tg包括硅岛61和栅极71，硅岛61包括源极区61a、漏极区61b及位于二者之间的有源区61c。此外，在第一显示基板01上划分出至少一个测试区100，每个目标薄膜晶体管Tg位于至少一个测试区100中的一个测试区100内。
示例性地，参见图3，以第一显示基板01的一个像素区域为例，在该像素区域的像素驱动电路所包括的多个薄膜晶体管中，确定薄膜晶体管T3作为待测试的目标薄膜晶体管Tg。在该像素区域划分出一个测试区100，该目标薄膜晶体管Tg位于该测试区100内。
示例性地，若确定薄膜晶体管T1、薄膜晶体管T3和薄膜晶体管T4为目标薄膜晶体管Tg，则在该像素区域划分出三个测试区100，该三个目标薄膜晶体管Tg分别位于三个测试区100中。
S103、在测试区100内形成至少一个测试孔b，所述至少一个测试孔b中的每个测试孔b的底部暴露出所述目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71。
示例性地，以薄膜晶体管T3所对应的测试区100为例，在该测试区100内形成两个测试孔b，其中一个测试孔b的底部暴露出薄膜晶体管T3的源极区61a，另一个测试孔b的底部暴露出薄膜晶体管T3的漏极区61b。
S104、在测试孔b内形成测试管脚9，测试管脚9与其所在的测试孔b 所暴露出的源极区61a、漏极区61b或栅极71耦接。
该测试管脚9与其所在的测试孔b所暴露出的源极区61a、漏极区61b或栅极71相接触，从而使得测试管脚9能够与目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71区耦接。
示例性地，在上述薄膜晶体管T3所对应的两个测试孔b中形成测试管脚9，一个测试管脚9与测试孔b所暴露出的源极区61a耦接，另一个测试管脚9与测试孔b所暴露出的漏极区61b耦接。
通过上述测试基板的制备方法，所得到的测试基板中，在进行电路结构的电学测试的过程中，能够直接将电路结构中存在问题的薄膜晶体管作为待测试的目标薄膜晶体管Tg，进而通过测试管脚9，将电压输送至该测试管脚9所耦接的源极区61a、漏极区61b或栅极71上，进而对该目标薄膜晶体管Tg的电学特性进行测试，这样无论是位于显示区的像素驱动电路，还是位于非显示区的栅极驱动电路，都能对其所包括的薄膜晶体管进行测试，从而根据测试得到的薄膜晶体管的电学特性，在后续显示基板的生产过程中，指导并改进显示基板上的薄膜晶体管的制作工艺，达到提高产品良率的目的。
在一些实施例中，在目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中的一者与数据引线DL直接耦接的情况下，S103中在所述测试区100内形成至少一个测试孔b，包括：
在所述测试区100内形成两个测试孔b；所述两个测试孔b分别暴露出的目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中不与所述数据引线DL直接耦接的两者。
示例性地，如图2、图3和图5A(在图5A中，为便于区分，将过孔a用圆形孔表示，将测试孔b用方形孔表示，图5B和图5C中也是如此)所示，以薄膜晶体管T3作为目标薄膜晶体管Tg为例，薄膜晶体管T3的栅极71通过过孔a与数据引线DL直接耦接，测试设备的探针可以搭接于上述数据引线DL上，即能够实现向其栅极71提供测试电压，这样就无需在对应栅极71的位置处形成测试孔b。薄膜晶体管T3的源极区61a和漏极区61b均不与数据引线DL直接耦接，在源极区61a和漏极区61b上方盖有多层无机层，例如，第一绝缘层3、第二绝缘层4以及层间绝缘层5，测试设备的探针无法与其源极区61a和漏极区61b直接接触。这时，在对应薄膜晶体管T3的源极区61a和漏极区61b的位置形成两个测试孔b，该两个测试孔b贯穿第一绝缘层3、第二绝缘层4和层间绝缘层5，其底部分别暴露出薄膜晶体管T3的源极区61a和漏极区61b。在该两个测试孔b内形成的两个测试管脚9分别与薄膜晶体管 T3的源极区61a和漏极区61b耦接。通过将测试设备的探针分别与该两个测试管脚9耦接，就能够实现向薄膜晶体管T3的源极区61a和漏极区61b提供测试电压。
在一些实施例中，在目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中的两者与数据引线DL直接耦接的情况下，S103中在所述测试区100内形成至少一个测试孔b，包括：
在测试区100内形成一个测试孔b；所述一个测试孔b暴露出的所述目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中不与所述数据引线DL直接耦接的一者。
示例性地，如图5B所示，在目标薄膜晶体管Tg的漏极区61b和栅极71均通过过孔a与数据引线DL直接耦接的情况下，测试设备的探针可以分别搭接于上述数据引线DL上，即能够实现向其漏极区61b和栅极71提供测试电压，这样就无需在对应漏极区61b和栅极71的位置处形成测试孔b。目标薄膜晶体管Tg的源极区61a不与数据引线DL直接耦接，这时，在对应于该目标薄膜晶体管Tg的源极区61a的位置形成一个测试孔b，该测试孔b的底部暴露出目标薄膜晶体管Tg的源极区61a，在该测试孔b内形成的测试管脚9与该目标薄膜晶体管Tg的源极区61a耦接。通过将测试设备的探针与该测试管脚9耦接，就能够实现向目标薄膜晶体管Tg的源极区61a提供测试电压。
在另一些实施例中，在目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71均不与数据引线DL直接耦接的情况下，S103中所述在所述测试区100内形成至少一个测试孔b，包括：
在所述测试区100内形成三个测试孔b；所述三个测试孔b分别暴露出所述目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71。
示例性地，如图5C所示，在目标薄膜晶体管Tg的栅极71、源极区61a和漏极区61b中的任一者均不与数据引线DL直接耦接的情况下，这时，在对应目标薄膜晶体管Tg的栅极71、源极区61a和漏极区61b位置处形成三个测试孔b，该三个测试孔b分别暴露出目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71，在该三个测试孔b内形成的三个测试管脚9分别与目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71耦接。通过将测试设备的探针分别与该三个测试管脚9耦接，就能够实现向目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71提供测试电压。
综上所述，采用本公开一些实施例提供的制作方法获得的测试基板中，可以通过测试孔b将位于测试区100中的目标薄膜晶体管Tg的源极区61a、 漏极区或栅极71暴露出来，接着在上述测试孔b内形成测试管脚9，该测试管脚9可以与测试孔b底部所暴露出的源极区、漏极区或栅极71耦接。
这样一来，测试设备的探针通过直接与上述测试管脚9，就可以直接向目标薄膜晶体管Tg的源极、漏极区、或栅极71区中的至少一个提供测试电压，以直接对上述目标薄膜晶体管Tg的电学特性进行测试。
在此情况下，无论上述目标薄膜晶体管Tg位于显示区还是位于该显示区周边的非显示区，上述测试设备都可以直接对其电学特性进行测试，从而准确获得目标薄膜晶体管Tg的电学特性，无需通过位于显示区的周边的测试单元的电学性能表征存在缺陷的薄膜晶体管自身的电学性能，达到提高电学测试准确性的目的。进而，根据测试得到的目标薄膜晶体管Tg的电学特性，在后续显示基板的生产过程中，指导并改进显示基板上的相对应的薄膜晶体管的制作工艺，使该薄膜晶体管的电学特性得到改善，达到提高产品良率的目的。
在一些实施例中，如图6、图7A～图7C所示，测试基板的制备方法还包括：在测试孔b内形成测试管脚9之后，将测试管脚9与所述多条数据引线DL中的一条数据引线DL耦接。所述一条数据引线DL与所述测试管脚9相邻，且不与所述测试管脚9所对应的目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中的任一者直接耦接。
例如，在目标薄膜晶体管Tg为薄膜晶体管T4的情况下，如图2和图3所示，在第一显示基板01中，薄膜晶体管T4的漏极区61b通过过孔a与一条数据引线DL(该数据引线DL为数据线)直接耦接，在对应薄膜晶体管T4的源极区61a和栅极71的位置处形成两个测试孔b以及两个测试管脚9。将栅极71所对应的测试管脚9与相邻的一条数据引线DL耦接，该数据引线DL不能为上述通过过孔a与薄膜晶体管T4的漏极区61b相耦接的一条数据引线DL。将源极区61a所对应的测试管脚9与相邻的一条数据引线DL耦接，该数据引线DL不能为与薄膜晶体管T4的漏极区61b或栅极71相耦接的数据引线DL。也就是说，在同一个目标薄膜晶体管Tg中，其源极区61a、漏极区61b和栅极71分别耦接不同的数据引线DL，以避免向同一个目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71所施加的测试电压互相干扰，影响测试效果。
示例性地，如图7A～图7C所示，在测试孔b内形成测试管脚9之后，在测试管脚9通过沉积工艺形成的情况下，继续进行上述沉积工艺，以使得制作好的测试管脚9通过上述继续沉积的金属与该测试管脚9相邻的一条数据 引线DL耦接。
在此情况下，通过将测试管脚9与相邻的数据引线DL相连接，在进行电学特性的测试时，可以将测试设备的探针直接与数据引线DL相接触，即可以向与该数据引线DL耦接的测试管脚9提供测试电压，进而将该测试电压提供给该测试管脚9所耦接的源极区61a、漏极区61b或栅极71，实现对目标薄膜晶体管Tg的电学性能测试。由于数据引线DL的尺寸相对于测试管脚9而言，尺寸较大，从而使得测试设备的探针更容易与数据引线DL相接触，使得测试操作简单易行。
在上述第一显示基板01中，如图2所示，衬底基板1的第一侧具有多层薄膜层，所述多层薄膜层形成所述多个薄膜晶体管，所述多层薄膜层包括至少一层导电的薄膜层，在一些实施例中，将所述至少一层导电的薄膜层中的每层薄膜层在所述测试区100周围切断，以使该测试区100与其他区域电性隔离。其中，所述其他区域包括，所述至少一个测试区100中除该测试区100以外的其他测试区100，及所述显示基板中除所述至少一个测试区100以外的非测试区100。
示例性地，如图2所示，多层薄膜层为依次层叠设置于衬底基板1的第一侧的半导体层6、第一绝缘层3、第一金属层7、第二绝缘层4、第二电极81层和层间绝缘层5，其中至少一层导电的薄膜层包括半导体层6、第一金属层7和第二电极81层。将所述至少一层导电的薄膜层中的每层薄膜层在所述测试区100周围切断，可以将该测试区100与其他区域电性隔离，这样在对该测试区100的目标薄膜晶体管Tg进行电性测试的过程中，可以避免测试区100与其他区域通过导电的薄膜层耦接，测试设备所输出的电压没有完全施加至该目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71，而影响测试效果。
在一些示例中，如图14所示，在两个测试区100相邻的情况下，例如在薄膜晶体管T3和薄膜晶体管T4均为目标薄膜晶体管Tg的情况下，该两个目标薄膜晶体管Tg所对应的测试区100相邻，上述测试基板的制作方法还包括将相邻两个测试区100中的导电的薄膜层断开。例如，在相邻两个测试区100的交界位置，将依次堆叠的多层薄膜层切断。这样可以避免电学测试过程中，相邻两个测试区100的导电的薄膜层耦接，而影响测试结果。
示例性的，可以沿垂直于衬底基板1成膜面的方向从上至下，采用聚焦离子束(Focused Ion Beam，FIB)溅射工艺，将如图2所示的数据引线层2、层间绝缘层5、第一电极72层、第二绝缘层、第一金属层7和第一绝缘层等 薄膜层切断。
在一些实施例中，S103中在所述测试区100内形成至少一个测试孔b包括：
采用聚焦离子束(Focused Ion Beam，FIB)溅射工艺，根据至少一个溅射计算模型，在对应每个目标薄膜晶体管Tg的源极区、漏极区和栅极71中的至少一者的位置分别进行溅射，形成所述至少一个测试孔b。
在一些示例中，聚焦离子束溅射工艺中，通过向液态金属(例如，Ga)离子源发出的离子束施加很高的电压，使得离子束获得能量。上述获得能量的聚焦离子束能够根据所述至少一个溅射计算模型中的溅射图形(pattern)，对待溅射的基材表面，进行轰击。从而在上述第一显示基板01上形成具有预设的溅射图形的测试孔b。
图5A～图5C是以测试孔b的溅射图形为矩形为例进行的说明。上述测试孔b的溅射图形还可以为圆形，或任意形状。
需要说明的是，所述至少一个溅射计算模型中的每个溅射计算模型中的参数包括待形成的测试孔b开口的形状、尺寸、待形成的测试孔b的深度、施加至离子束的电压和/或电流等。
示例性地，上述施加至离子束的电压或电流能够决定离子束的溅射速率。其中，施加至离子束的电压越大，离子束获得的能量就越多，施加至离子束的电流越大，离子束中离子的个数就越多，从而使得离子束的溅射速率越快，反之越慢。在此情况下，在聚焦离子束溅射过程中，通过采用上述溅射计算模型，可以确定出溅射速率与溅射深度、测试孔b开口尺寸的关系，以达到精确控制测试孔b开口尺寸及深度的目的。
此外，在采用聚焦离子束溅射工艺制作测试孔b的过程中，为了使得溅射效果更好，所得到的测试孔b的溅射深度更加均匀，可以增加上述溅射计算模型的数量。例如采用两个溅射计算模型，通过溅射计算模型的相互叠加，以获得更良好的溅射效果。
其中，当采用至少两个溅射计算模型时，该两个模型中测试孔b的开口的尺寸和形状应当相同。例如，均为如图5C所示的矩形。
此外，在溅射过程中，可以根据测试孔b孔底的平整情况，实时调整溅射位置及大小，保证溅射的均匀性。
基于此，如图9所示，为了获取上述测试孔b孔底的平整情况，S103中在测试区100内形成至少一个测试孔b，还包括：
S1031、在对应所述目标薄膜晶体管Tg源极区61a、漏极区61b和栅极 71中的至少一者的位置分别进行溅射时，采用终点(End-point)检测方式对待形成的测试孔b的实际溅射深度进行检测。
S1032、当目标溅射深度H与检测到的实际溅射深度Ha之间的深度差△H＝H-Ha，位于深度阈值范围时，可以证明测试孔b的溅射深度已经可以粗略的达到上述目标深度H。
在此情况下，获取待形成的测试孔b的图像，测试孔b的图像为电子束图像和/或离子束图像。
在一些示例中，在采用聚焦离子束溅射的过程中，通过离子束成像即可以同时获得上述离子束图像，而电子束图像可以通过高精度的电子显微镜获取。
S1033、根据测试孔b的图像，对待形成的测试孔b继续进行聚焦离子束溅射工艺。S1034、直至待形成的测试孔b的实际溅射深度与目标深度H相同。
需要说明的是，这里的测试孔b的实际溅射深度与目标溅射深度H相同，是指测试孔b的实际溅射深度与目标溅射深度H深度差的绝对值，在溅射工艺的制作误差范围内。
在上述实施例中，一方面，采用终点(End-point)检测方式，通过聚焦离子束溅射工艺先将测试孔b粗略溅射至目标溅射深度H，以提高形成测试孔b的速率。
另一方面，在目标溅射深度H与检测到的实际溅射深度Ha之间的深度差△H＝H-Ha，位于深度阈值范围时，在继续进行上述聚焦离子束溅射工艺的过程中，实时获取待形成的测试孔b的图像，根据离子束图像，和/或，电子束图像，对测试孔b的实际溅射深度进行精细化的判断，使得在溅射公差允许的范围内，能够让测试孔b的实际溅射深度与目标溅射深度H相同，从而达到提高测试孔b的溅射精度的目的。
在一些实施例中，S104中在所述测试孔b内形成测试管脚9，所述测试管脚9可以采用沉积工艺，例如聚焦离子束沉积工艺。该步骤具体包括：采用聚焦离子束沉积工艺，在所述测试孔b内沉积金属，形成所述测试管脚9。
在一些示例中，通过气体喷射装置向测试孔b内喷出含有待沉积金属(例如铂(Pt)或钨(W))的有机气体。离子源发出聚焦离子束，在聚焦离子束的轰击作用下，上述有机气体被分解，该有机气体中的金属离子得到电子后形成原子，并沉积于测试孔b内，以形成测试管脚9。
本公开对构成测试管脚9的材料不做限定，只要能起到导电的作用即可。示例性地，测试管脚9的材料为钨，由于钨的电阻率较小，具有良好的导电 性，能够提高对目标薄膜晶体管Tg的电学特性的测试的准确性。
在另一些实施例中，S104中在所述测试孔b内形成测试管脚9，还可以采用溅镀(Sputter)工艺。在真空环境下，通入适当的惰性气体作为媒介，靠惰性气体加速撞击靶材，使靶材表面原子被撞击出来，并在测试孔b内形成镀膜，所述镀膜即为上述测试管脚9。
又或者，在本公开的另一些实施例中，S104中在所述测试孔b内形成测试管脚9，还可以采用化学汽相淀积(Chemical Vapor Deposition)工艺。在激光催化的作用下，在测试孔b内实现定点沉积，以形成上述测试管脚9。
基于上述在所述测试孔b内形成测试管脚9的一些实施例，本公开的一些实施例所提供的测试基板的制备方法还包括：在测试孔b内形成测试管脚9之后，去除沉积于测试孔b周围的残留金属300。
例如，参见图8A和图8B，在采用上述聚焦离子束溅射工艺，形成测试孔b的过程中，该测试孔b的周边会覆盖有溅射过程中，被溅射的基材中的金属材料会产生上述残留金属300。或者，在采用上述聚焦离子束沉积工艺，在测试孔b内沉积金属，形成测试管脚9之后，该上述测试孔b或测试管脚9周围，会覆盖有与形成的测试管脚9材料相同的残留金属300。
如图8A所示，在目标薄膜晶体管Tg的源极区61a和漏极区61b分别所对应的测试管脚9的形成过程中，或者在将测试管脚9与数据引线DL耦接的过程中，会沉积有残留金属300，该残留金属300可能会附近的数据引线DL接触，例如，栅极71所耦接的数据引线DL。而由于上述残留金属300具有导电性，从而在测试过程中，有发生短路的风险。将残留金属300去除，可以降低由于该残留金属300与周边的其他数据引线DL接触，而引起的测试管脚9与周边数据引线DL短路的风险。
在一些实施例中，如图10所示，去除位于所述测试孔b周围的残留金属300的包括：
采用聚焦离子束溅射工艺，去除沉积于测试孔b周围的残留金属300。示例性地，采用上述聚焦离子束溅射工艺，并利用具有XeF2(氟化氙)的刻蚀气体与上述残留金属300发生反应，从而对上述残留金属300300进行刻蚀。
获取所述目标薄膜晶体管Tg的图像，判断残留金属300是否完全去除。所述目标薄膜晶体管Tg的图像为电子束图像和/或离子束图像。
若残留金属300没有完全去除，则继续采用聚焦离子束溅射工艺去除残留金属300。若残留金属300完全去除，则停止采用聚焦离子束溅射工艺。
通过目标薄膜晶体管Tg的电子束图像和/或离子束图像，可以获取残留金 属300的清除效果，进而根据判断结果对残留金属300进行去除，直至其完全被去除。
如图8A或图8B所示，对目标薄膜晶体管Tg的图像(离子束图像和/或，电子束图像)做了一种示意，通过对上述离子束图像和/或电子束图像进行观测，判断残留金属300是否完全去除。
示例性地，由图中可以看出，图8B中的残留金属300相对于图8A中的残留金属300有所减小，但是并没有完全被去除。因此需要继续采用聚焦离子束溅射工艺，对上述残留金属300继续进行清除，直至残留金属300完全去除。
在一些实施例中，测试管脚9在第一显示基板01的衬底基板1上的正投影，位于该测试管脚9所耦接的目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71在所述衬底基板1上的正投影范围之内。也就是说，如图7B所示，测试孔b仅暴露出目标薄膜晶体管Tg的源极区、漏极区或栅极71区，而不会暴露出源极区61a、漏极区61b或栅极71周边的其他薄膜层。
这样一来，测试孔b的底部不存在与上述源极区、漏极区或栅极71不同层的其他薄膜层，从而避免了测试孔b的底部出现膜层段差，对测试孔b底部的平整度的影响。在测试孔b的底部具有良好的平整度的情况下，S103中制作于该测试孔b中的测试管脚9可以与该测试孔b底部所暴露出的源极区61a、漏极区61b或栅极71能够具有更加良好的接触性，从而有利于提高对目标薄膜晶体管Tg进行测试的测试效果。
在一些示例中，在采用聚焦离子束(Focused Ion Beam，FIB)溅射工艺，根据至少一个溅射计算模型，形成所述至少一个测试孔b的情况下，在建立上述溅射计算模型时，该溅射计算模型中测试孔b开口的尺寸小于其所要暴露出的源极区61a、漏极区61b或栅极71的尺寸。
示例性地，在测试孔b开口的形状为矩形时，该矩形的任意一条边的长度小于或等于目标薄膜晶体管Tg的源极区、漏极区或栅极71的线宽。或者，在测试孔b开口的形状为圆形时，该圆形的直径小于或等于该目标薄膜晶体管Tg的源极区、漏极区61b或栅极71的线宽。
在一些实施例中，如图11所示，S102中在第一显示基板01的多个薄膜晶体管中确定待测试的至少一个目标薄膜晶体管Tg，包括：
S1021、对第二显示基板进行点灯测试，获取缺陷所在的位置。所述第二显示基板包括多个薄膜晶体管，所述第二显示基板的多个薄膜晶体管的数量、结构和位置与所述第一显示基板01的多个薄膜晶体管的数量、结构和位置对 应相同。
需要说明的是，第二显示基板的部分结构与第一显示基板01相同，示例性地，第二显示基板和第一显示基板01属于同一生产批次，第二显示基板包括：衬底基板1、数据引线层2、以及衬底基板1和数据引线层2之间的多层薄膜层，上述结构与第一显示基板01的结构相同，除此之外，第二显示基板还包括：依次层叠设置于数据引线层2背向衬底基板1的一侧的钝化层、阳极层、发光层和阴极层等薄膜层，第一显示基板01为一个完整的显示基板，能够支持对其进行点灯测试，以获取到缺陷所在的位置(例如亮点所在的位置)。
S1022、将缺陷所在位置处的薄膜晶体管作为缺陷薄膜晶体管。
S1023、根据缺陷薄膜晶体管在所述第二显示基板中的位置，确定第一显示基板01中处于相同位置的薄膜晶体管为所述至少一个目标薄膜晶体管Tg。
上述实施例中，通过对第二显示基板进行点灯测试，根据缺陷所在的位置、以及第一显示基板01和第二显示基板中的薄膜晶体管的对应位置关系，确定所述至少一个目标薄膜晶体管Tg，由于第二显示基板中的衬底基板1、数据引线层2、以及衬底基板1和数据引线层2之间的多层薄膜层与第一显示基板01中的结构均对应相同，也就是说二者各自所包括的多个薄膜晶体管的位置具有一一对应的关系，因此在第二显示基板中所获取的缺陷所在位置能够反映第一显示基板01中的出现问题的薄膜晶体管的位置，将其确定为目标薄膜晶体管Tg，使得目标薄膜晶体管Tg的确定更加准确，更有针对性，从而能够对其进行电性测试。
在S101中提供第一显示基板01，包括：制备第一显示基板01的步骤，以下以图所示的第一显示基板01为例，对第一显示基板01的制备方法进行示例性的说明。需要说明的是，图12A～图12G均以薄膜晶体管T3和电容C作为示例，其他薄膜晶体管的形成过程可参考薄膜晶体管T3的形成过程。
如图12A所示，在衬底基板1上形成半导体层6。
如图12B所示，采用构图工艺，将半导体层6形成多个硅岛61。接着采用离子掺杂工艺，使所述多个硅岛61中的每个硅岛61包括源极区61a、漏极区61b及位于二者之间的有源区61c。
示例性地，半导体层6的材料包括LTPS(Low Temperature Poly-silicon，低温多晶硅)。在上述离子掺杂工艺中，对每个硅岛61的有源区进行离子轻掺杂，使其成为离子轻掺杂区。对每个硅岛61的源极区61a和漏极区61b进行离子重掺杂，使其成为离子重掺杂区。
由图2和图3可知，一个薄膜晶体管的源极区61a(或漏极区61b)可以与另一个的漏极区61b(或源极区61a)耦接。例如，薄膜晶体管T3的漏极区61b与薄膜晶体管T4的源极区61a耦接。
在此情况下，在对半导体层6进行构图工艺以及离子掺杂工艺时，可以将源极区61a(或漏极区61b)相耦接的薄膜晶体管的硅岛61形成一体结构，对每个薄膜晶体管所对应的硅岛61的有源区61c、源极区61a和漏极区61b进行离子掺杂工艺，使得薄膜晶体管通过半导体层6实现耦接。
需要说明的是，在本公开的一些实施例中，构图工艺，可指包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本公开中所形成的结构选择相应的构图工艺。
其中，本公开的实施例中的一次构图工艺，是以通过一次掩膜曝光工艺形成不同的曝光区域，然后对不同的曝光区域进行多次刻蚀、灰化等去除工艺最终得到预期图案为例进行的说明。
如图12C所示，在多个硅岛61背向衬底基板1的一侧，形成第一绝缘层3。示例性地，第一绝缘层3的材料包括氧化硅。
在第一绝缘层3背向衬底基板1的一侧，形成第一金属层7。
如图12D所示，对第一金属层7进行构图工艺，形成多个栅极71，以及多个第一电极72，每个第一电极72作为电容的下电极。
如图12E所示，依次在第一金属层7背向衬底基板1的一侧形成第二绝缘层4和第二金属层8，在一些示例中，该第二金属层8的材料可以与第一金属层7的材料相同。
对该第二金属层8进行构图工艺，形成多个第二电极81，每个第二电极81作为电容的上电极。所述多个第二电极81与所述多个第一电极72的位置一一对应，每个第二电极81在衬底基板1上的正投影，与其所对应的第一电极72在衬底基板1上的正投影至少一部分重叠，从而构成上述电容。
如图12E所示，在第二金属层8背向衬底基板1的一侧形成层间绝缘层5。示例性地，层间绝缘层5的材料包括一层氧化硅和一层氮化硅。
通过构图工艺，形成至少贯穿层间绝缘层5的多个过孔a。示例性地，图12E中所示的薄膜晶体管是以薄膜晶体管T3为例，在此步骤中，在对应栅极71的位置形成过孔a，该过孔a贯穿第二绝缘层4和层间绝缘层5。请参见图2，在薄膜晶体管为薄膜晶体管T4的情况下，该步骤为，在对应漏极区61b 的位置形成过孔a，该过孔a贯穿第一绝缘层3、第二绝缘层4和层间绝缘层5。
如图12F所示，在层间绝缘层5背向衬底基板1的一侧形成数据引线层2，对数据引线层2进行构图工艺，使数据引线层2形成多条数据引线DL。示例性地，多条数据引线DL包括数据线，第一电压信号线和连接线。
如图12G所示，将薄膜晶体管的栅极71通过过孔a与数据引线DL耦接。
基于此，上述测试区100除了包括一个目标薄膜晶体管Tg以外，还包括该目标薄膜晶体管Tg与衬底基板1之间的其他薄膜层，例如缓冲层、遮光层等(图中未示出)，还包括多层薄膜层中位于测试区100内的部分，该多层薄膜层包括：第一绝缘层、第二绝缘层以及层间绝缘层5等。
需要说明的是，上述是以第一显示基板01为具有如图1所示的像素驱动电路的显示基板为例，对该测试基板的制作方法进行的说明。当所提供的第一显示基板01为具有GOA电路，或其他具有TFT的电路的显示基板时，该测试基板的制作方法同上所述，此处不再赘述。
本公开的一些实施例提供一种测试基板02，如图13和图14所示，该测试基板02包括：衬底基板1、数据引线层2和位于衬底基板1和数据引线层2之间的多层薄膜层。
多层薄膜层设置于衬底基板1的第一侧，多层薄膜层形成多个薄膜晶体管；所述多个薄膜晶体管中的每个薄膜晶体管包括硅岛61和栅极71，所述硅岛61包括源极区61a、漏极区61b及位于二者之间的有源区61c。
关于数据引线层2和多层薄膜层的具体描述可参见前述内容中对于第一显示基板01的描述，此处不再赘述。测试基板02还包括多个过孔a，多个过孔a被配置为将薄膜晶体管的源极、漏极区61b或栅极71与数据引线DL耦接，关于多个过孔a的具体描述可参见前述内容中对于第一显示基板01的描述，此处不再赘述。
所述多个薄膜晶体管中的至少一个薄膜晶体管为待测试的目标薄膜晶体管Tg。示例性地，在图13中，以薄膜晶体管T4作为目标薄膜晶体管Tg。
测试基板02具有至少一个测试区100，每个目标薄膜晶体管Tg位于至少一个测试区100中的一个测试区100内。
所述测试基板02还包括：位于所述测试区100内的至少一个测试孔b和至少一个测试管脚9，所述至少一个测试孔b中的每个测试孔b的底部暴露出所述目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71。所述至少一个测试管脚9中的每个测试管脚9位于所述至少一个测试孔b中的一个测试孔b 内，且所述测试管脚9的一端穿过所述测试孔b与所述目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71耦接，另一端暴露于所述测试基板02的表面。
本公开所提供的测试基板02，在进行电路结构的电学测试的过程中，能够直接将电路结构中存在问题的薄膜晶体管作为待测试的目标薄膜晶体管Tg，进而通过测试管脚9，将电压输送至该测试管脚9所耦接的源极区61a、漏极区61b或栅极71上，进而对该目标薄膜晶体管Tg的电学特性进行测试，这样无论是位于显示区的像素驱动电路，还是位于非显示区的栅极71驱动电路，都能对其所包括的薄膜晶体管进行测试，从而根据测试得到的薄膜晶体管的电学特性，在后续显示基板的生产过程中，指导并改进显示基板上的薄膜晶体管的制作工艺，达到提高产品良率的目的。
在一些实施例中，在目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中的一者通过所述多个过孔a中的一个过孔a与数据引线DL直接耦接的情况下，在测试区100内，具有两个测试孔b和分别位于所述两个测试孔b内的两个测试管脚9；所述两个测试管脚9分别与所述目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中不通过所述一个过孔a与所述数据引线DL直接耦接的两者耦接。
示例性地，如图5A所示，在目标薄膜晶体管Tg的栅极71通过过孔a与数据引线DL直接耦接的情况下，在测试过程中，测试设备的探针可以通过搭接与该数据引线DL上，向其所耦接的栅极71传输电压。目标薄膜晶体管Tg中源极区61a和漏极区61b与设置于两个测试孔b内的两个测试管脚9耦接，测试设备的探针搭接于该两个测试管脚9暴露于测试基板02表面的一端，将电压分别传输至源极区61a和漏极区61b。
在一些实施例中，在目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中的两者通过所述多个过孔a中的两个过孔a与数据引线DL直接耦接的情况下，在所述测试区100内，具有一个测试孔b和位于该测试孔b内的一个测试管脚9；所述一个测试孔b与目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中不通过所述两个过孔a与所述数据引线DL直接耦接的一者耦接。
示例性地，如图5B所示，在目标薄膜晶体管Tg的漏极区61b和栅极71分别通过两个过孔a与数据引线DL直接耦接的情况下，其源极区61a与设置于测试孔b内的测试管脚9耦接，测试设备的探针可以搭接于该测试管脚9暴露于测试基板02表面的一端，将电压分别传输至源极区61a。
在另一些实施例中，如图5C所示，在所目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71均不通过所述多个过孔a与数据引线DL直接耦接的情况下，在所述测试区100，具有三个测试孔b和位于所述三个测试孔b内的三个测试管脚9；所述三个测试管脚9分别与所述目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71耦接。
这样，通过将测试设备的探针分别与该三个测试管脚9耦接，就能够实现向薄膜晶体管T5的源极区61a、漏极区61b和栅极71提供测试电压。
在一些实施例中，测试管脚9与多条数据引线DL中的一条数据引线DL耦接。所述一条数据引线DL与所述测试管脚9相邻，且目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71分别耦接不同的数据引线DL。
也就是说，一个目标薄膜晶体管Tg中，其源极区61a、漏极区61b或栅极71中的一者或两者通过过孔a与数据引线DL耦接，另外两者或一者通过位于测试孔b中的测试管脚9与数据引线DL耦接，或者，一个目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71通过位于测试孔b中的三个测试管脚9与三条数据引线DL耦接，即要保证一个目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71分别耦接三条数据引线DL，这样可以将不同的电压分别传输至源极区61a、漏极区61b和栅极71，以避免向同一个目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71所施加的测试电压互相干扰，影响测试效果。
通过将测试管脚9与相邻的数据引线DL相连接，在进行电学特性的测试时，可以将测试设备的探针直接与数据引线DL相接触，即可以向与该数据引线DL耦接的测试管脚9提供测试电压，进而将该测试电压提供给该测试管脚9所耦接的源极区61a、漏极区61b或栅极71，实现对目标薄膜晶体管Tg的电学性能测试。由于数据引线DL的尺寸相对于测试管脚9而言，尺寸较大，从而使得测试设备的探针更容易与数据引线DL相接触，使得测试操作简单易行。
在上述第一显示基板01中，如图13和图14所示，衬底基板1的第一侧具有多层薄膜层，所述多层薄膜层形成所述多个薄膜晶体管，所述多层薄膜层包括至少一层导电的薄膜层，在一些实施例中，将所述至少一层导电的薄膜层中的每层薄膜层在所述测试区100周围切断，以使该测试区100与其他区域电性隔离。其中，所述其他区域包括，所述至少一个测试区100中除该测试区100以外的其他测试区100，及所述显示基板中除所述至少一个测试区100以外的非测试区100。
将所述至少一层导电的薄膜层中的每层薄膜层在所述测试区100周围切断，可以将该测试区100与其他区域电性隔离，这样在对该测试区100的目标薄膜晶体管Tg进行电性测试的过程中，可以避免测试区100与其他区域通过导电的薄膜层耦接，测试设备所输出的电压没有完全施加至该目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71，而影响测试效果。
在一些示例中，在两个测试区100相邻的情况下，例如薄膜晶体管T3和薄膜晶体管T4均为目标薄膜晶体管Tg的情况下，该两个目标薄膜晶体管Tg所对应的测试区100相邻，上述测试基板02的制作方法还包括将相邻两个测试区100中的导电的薄膜层断开。这样可以避免电学测试过程中，相邻两个测试区100的导电的薄膜层耦接，而影响测试结果。
例如，如图14所示，在相邻两个测试区100的交界位置，将依次堆叠的多层薄膜层切断。
示例性地，可以沿垂直于衬底基板1成膜面的方向从上至下，采用聚焦离子束(Focused Ion Beam，FIB)溅射工艺，将如图13所示的数据引线层2、层间绝缘层5、第一电极72层、第二绝缘层4、第一金属层7和第一绝缘层3等薄膜层切断。
在一些实施例中，测试管脚9在第一显示基板01的衬底基板1上的正投影，位于该测试管脚9所对应的目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71在所述衬底基板1上的正投影范围之内。也就是说，如图7B所示，该测试管脚9所对应的测试孔b仅暴露出目标薄膜晶体管Tg的源极区61a、漏极区61b或栅极71区，而不会暴露出源极区61a、漏极区61b或栅极71周边的其他薄膜层。
这样一来，测试孔b的底部不存在与上述源极区61a、漏极区61b或栅极71不同层的其他薄膜层，从而避免了测试孔b的底部出现膜层段差，对测试孔b底部的平整度的影响。在测试孔b的底部具有良好的平整度的情况下，位于该测试孔b中的测试管脚9可以与该测试孔b底部所暴露出的源极区61a、漏极区61b或栅极71能够具有更加良好的接触性，从而有利于提高对目标薄膜晶体管Tg进行测试的测试效果。
本公开的一些实施例还提供一种对如上所述的测试基板02进行测试的方法，如图15所示，包括：
S201、向测试基板02的至少一个目标薄膜晶体管Tg中的每个目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71分别施加电压。
其中，向源极区61a、漏极区61b和栅极71中的至少一者施加电压的方 式为，通过源极区61a、漏极区61b和栅极71中的至少一者所耦接的测试管脚9，向源极区61a、漏极区61b和栅极71中的至少一者施加电压。
在一些示例中，由上述可知，如图5A所示，在目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中的一者通过过孔a与数据引线DL耦接的情况下，例如为栅极71，在上述S201中，测试设备的探针与该数据引线DL搭接，即可以通过该数据引线DL向与其耦接的目标薄膜晶体管Tg的栅极71提供测试的电压。而目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中不通过过孔a与数据引线DL耦接的两者，例如为源极区61a和漏极区61b，在上述S201中，测试设备的探针与源极区61a和漏极区61b所分别耦接的测试管脚9搭接，即可以通过测试管脚9分别向与其耦接的目标薄膜晶体管Tg的源极区61a和漏极区61b提供测试的电压。
在一些示例中，由上述可知，如图5B所示，在目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中的两者通过过孔a分别与两条数据引线DL耦接的情况下，例如为栅极71和源极区61a，在上述S201中，测试设备的探针与该两条数据引线DL搭接，即可以通过该两条数据引线DL向与其耦接的目标薄膜晶体管Tg的栅极71和源极区61a提供测试的电压。而目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中不通过过孔a与数据引线DL耦接的一者，例如为漏极区61b，在上述S201中，测试设备的探针与漏极区61b所耦接的测试管脚9搭接，即可以通过该测试管脚9向与其耦接的目标薄膜晶体管Tg的漏极区61b提供测试的电压。
在另一些示例中，由上述可知，如图5C所示，在目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71中均不通过过孔a分别与两条数据引线DL耦接的情况下，在上述S201中，测试设备的探针分别与源极区61a、漏极区61b和栅极71所耦接的三个测试管脚9搭接，即可以通过该三个测试管脚9分别向与其耦接的目标薄膜晶体管Tg的源极区61a、漏极区61b和栅极71提供测试的电压。
S202、获取目标薄膜晶体管Tg的转移特性曲线。
在一些实施例中，获取所述目标薄膜晶体管Tg的转移特性曲线的S202，包括：
记录目标薄膜晶体管Tg在其源极区61a、漏极区61b以及栅极71所施加的不同电压值下，漏极所输出的电流值。
根据薄膜晶体管在其源极区61a和栅极71所施加的不同电压值和漏极所输出的电流值，得到所述目标薄膜晶体管Tg的转移特性曲线
例如，当图3中的薄膜晶体管T3为目标薄膜晶体管Tg时，薄膜晶体管T3的转移特性曲线如图16所示。图16中横坐标Vg为
S203、根据上述转移特性曲线获取目标薄膜晶体管Tg的至少一种电学特征参数。
上述S203中根据转移特性曲线获取目标薄膜晶体管Tg的多种电学特征参数，以及各个特征参数的典型值如表1所示。
表1
Vth IDVG0 SS SR_Range MOB I on I off
其中，表1中，Vth为Tg的阈值电压；IDVG0为在TFT的栅极电压Vg为0V时，该TFT的漏极电流Id；SS(Sub-Threshold Voltage Swing)为亚阈值摆幅；DR-range为TFT开关在截止(off)至导通(on)时，电压的变化范围；MOB(electron mobility)为电子迁移率；I on为Tg的开态电流；I off为关态电流。
S204、将所述至少一种电学特征参数中的每一种电学特征参数与该电学特性参数相匹配的典型值进行比对，得出存在异常的电学特征参数。
本公开对上述电学特性参数的典型值的设置不做限定。例如，Vth的典型值为-3.5V为例，根据图16所示的转移特性曲线，得到目标薄膜晶体管Tg的Vth为-1.251V，说明该目标薄膜晶体管Tg的Vth略微偏正。
或者，I off的典型值的数量级通常小于或等于-11量级，当目标薄膜晶体管Tg的I off为3.21E-8(安培)时，该目标薄膜晶体管Tg的I off较大。
这样一来，可以根据存在异常的电学特性参数，确定出显示异常产生的原因，是由TFT的电学特性参数存在异常而导致的。因此，可以根据检测结果，在后续显示基板的生产过程中，指导并改进显示基板上的薄膜晶体管的制作工艺，使得所制备的薄膜晶体管的电学特性参数与其典型值的差值降低，示例性地，改变薄膜晶体管的达到提高产品良率的目的。
本公开的一些实施例还提供一种显示基板，包括多个薄膜晶体管，所述多个薄膜晶体管中的至少一个薄膜晶体管的电学特征参数为，对存在异常的电学特征参数进行校正得到的电学特征参数。
所述存在异常的电学特征参数为，根据本公开所提供的对测试基板02(如图13和图14所示)的测试方法，对测试基板02进行测试得到的电学特征参数。
采用本公开所提供的对测试基板02的测试方法，对测试基板02进行测 试，得到目标薄膜晶体管Tg的电学特征参数，该电学特征参数为存在异常的电学特征参数，显示基板中有至少一个薄膜晶体管对应测试基板02中的目标薄膜晶体管Tg，例如位置相对应，在显示基板的制备过程中，可以通过改善制备工艺或者改变薄膜晶体管的微观结构，使得薄膜晶体管的电学特征参数得到校正，从而提高显示基板的显示效果。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种测试基板，包括：
    衬底基板；
    设置于所述衬底基板的第一侧的多个薄膜晶体管；所述多个薄膜晶体管中的每个薄膜晶体管包括硅岛和栅极，所述硅岛包括源极区、漏极区及位于二者之间的有源区；所述多个薄膜晶体管中的至少一个薄膜晶体管为待测试的目标薄膜晶体管；
    其中，所述测试基板具有至少一个测试区，每个所述目标薄膜晶体管位于所述至少一个测试区中的一个测试区内；
    所述测试基板还包括：
    位于所述测试区内的至少一个测试孔，所述至少一个测试孔中的每个测试孔的底部暴露出所述目标薄膜晶体管的源极区、漏极区或栅极；和，
    至少一个测试管脚，所述至少一个测试管脚中的每个测试管脚位于所述至少一个测试孔中的一个测试孔内，且所述测试管脚的一端穿过所述测试孔与所述目标薄膜晶体管的源极区、漏极区或栅极耦接，另一端暴露于所述测试基板的表面。
  2. 根据权利要求1所述的测试基板，还包括：设置于所述多个薄膜晶体管远离所述衬底基板一侧的数据引线层，所述数据引线层包括暴露于所述测试基板表面的多条数据引线；
    所述测试管脚与所述多条数据引线中的一条数据引线耦接；
    所述一条数据引线与所述测试管脚相邻，且所述目标薄膜晶体管的源极区、漏极区和栅极分别耦接不同的数据引线。
  3. 根据权利要求1或2所述的测试基板，还包括：
    设置于所述多个薄膜晶体管远离所述衬底基板的一侧的层间绝缘层；
    设置于所述层间绝缘层远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述测试基板表面的多条数据引线；和
    至少贯穿所述层间绝缘层的多个过孔；
    在所述目标薄膜晶体管的源极区、漏极区和栅极中的一者通过所述多个过孔中的一个过孔与数据引线直接耦接的情况下，
    在所述测试区内，具有两个测试孔和分别位于所述两个测试孔内的两个测试管脚；所述两个测试管脚分别与所述目标薄膜晶体管的源极区、漏极区和栅极中不通过所述一个过孔与所述数据引线直接耦接的两者耦接；或者，
    在所述目标薄膜晶体管的源极区、漏极区和栅极中的两者通过所述多个过孔中的两个过孔与数据引线直接耦接的情况下，
    在所述测试区内，具有一个测试孔和位于所述一个测试孔内的一个测试管脚；所述一个测试孔与所述目标薄膜晶体管的源极区、漏极区和栅极中不通过所述两个过孔与所述数据引线直接耦接的一者耦接。
  4. 根据权利要求1或2所述的测试基板，还包括：
    设置于所述多个薄膜晶体管远离所述衬底基板的一侧的层间绝缘层；
    设置于所述层间绝缘层远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述测试基板表面的多条数据引线；和
    至少贯穿所述层间绝缘层的多个过孔；
    在所述目标薄膜晶体管的源极区、漏极区和栅极均不通过所述多个过孔与数据引线直接耦接的情况下，
    在所述测试区，具有三个测试孔和位于所述三个测试孔内的三个测试管脚；所述三个测试管脚分别与所述目标薄膜晶体管的源极区、漏极区和栅极耦接。
  5. 根据权利要求1～4中任一项所述的测试基板，还包括：设置于所述衬底基板的第一侧的多层薄膜层，所述多层薄膜层形成所述多个薄膜晶体管，所述多层薄膜层包括至少一层导电的薄膜层；
    所述至少一层导电的薄膜层中的每层薄膜层在所述测试区周围断开，该测试区与其他区域电性隔离；
    其中，所述其他区域包括，所述至少一个测试区中除该测试区以外的其他测试区，及所述显示基板中除所述至少一个测试区以外的非测试区。
  6. 根据权利要求1～5中任一项所述的测试基板，其中，所述测试管脚在所述测试基板的衬底基板上的正投影，位于该测试孔管脚所耦接的源极区、漏极区或栅极在所述衬底基板上的正投影范围之内。
  7. 一种测试基板的制作方法，用于制作如权利要求1～6中任一项所述的测试基板，包括：
    提供第一显示基板；所述第一显示基板包括衬底基板和设置于所述衬底基板的第一侧的多个薄膜晶体管；
    在所述第一显示基板的多个薄膜晶体管中确定待测试的至少一个目标薄膜晶体管；所述至少一个目标薄膜晶体管中的每个目标薄膜晶体管包括硅岛和栅极，所述硅岛包括源极区、漏极区及位于二者之间的有源区；
    在所述第一显示基板上划分出至少一个测试区，所述目标薄膜晶体管位于所述至少一个测试区中的一个测试区内；
    在所述测试区内形成至少一个测试孔，所述至少一个测试孔中的每个测 试孔的底部暴露出所述目标薄膜晶体管的源极区、漏极区或栅极；
    在所述测试孔内形成测试管脚，所述测试管脚与其所在的测试孔所暴露出的源极区、漏极区或栅极耦接。
  8. 根据权利要求7所述的制作方法，其中，在所述第一显示基板还包括设置于所述多个薄膜晶体管远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述第一显示基板的表面的多条数据引线的情况下，
    所述制作方法还包括：在所述测试孔内形成测试管脚之后，将所述测试管脚与所述多条数据引线中的一条数据引线耦接；
    所述一条数据引线与所述测试管脚相邻，且不与所述测试管脚所对应的目标薄膜晶体管的源极区、漏极区和栅极中的任一者直接耦接。
  9. 根据权利要求7或8所述的制作方法，其中，在所述第一显示基板还包括设置于所述多个薄膜晶体管远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述第一显示基板的表面的多条数据引线，且在所述目标薄膜晶体管的源极区、漏极区和栅极中的一者与数据引线直接耦接的情况下，
    所述在所述测试区内形成至少一个测试孔，包括：
    在所述测试区内形成两个测试孔；所述两个测试孔分别暴露出所述目标薄膜晶体管的源极区、漏极区和栅极中不与所述数据引线直接耦接的两者；或者，
    在所述第一显示基板还包括设置于所述多个薄膜晶体管远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述第一显示基板的表面的多条数据引线，且所述目标薄膜晶体管的源极区、漏极区和栅极中的两者与数据引线直接耦接的情况下，
    所述在所述测试区内形成至少一个测试孔，包括：
    在所述测试区内形成一个测试孔；所述一个测试孔暴露出所述目标薄膜晶体管的源极区、漏极区和栅极中不与所述数据引线直接耦接的一者。
  10. 根据权利要求7或8所述的制作方法，其中，在所述第一显示基板还包括设置于所述多个薄膜晶体管远离所述衬底基板的一侧的数据引线层，所述数据引线层包括暴露于所述第一显示基板的表面的多条数据引线，且所述目标薄膜晶体管的源极区、漏极区和栅极均不与数据引线直接耦接的情况下，
    所述在所述测试区内形成至少一个测试孔，包括：
    在所述测试区内形成三个测试孔；所述三个测试孔分别暴露出所述目标 薄膜晶体管的源极区、漏极区和栅极。
  11. 根据权利要求7～10中任一项所述的制作方法，其中，在所述第一显示基板还包括设置于所述衬底基板的第一侧的多层薄膜层，所述多层薄膜层形成所述多个薄膜晶体管，所述多层薄膜层包括至少一层导电的薄膜层的情况下，所述制作方法还包括：
    将所述至少一层导电的薄膜层中的每层薄膜层在所述测试区周围切断，以使该测试区与其他区域电性隔离；
    其中，所述其他区域包括，所述至少一个测试区中除该测试区以外的其他测试区，及所述显示基板中除所述至少一个测试区以外的非测试区。
  12. 根据权利要求7～11中任一项所述的制作方法，其中，所述在所述测试区内形成至少一个测试孔，包括：
    采用聚焦离子束溅射工艺，根据至少一个溅射计算模型，在对应所述目标薄膜晶体管的源极区、漏极区和栅极中的至少一者的位置分别进行溅射，形成所述至少一个测试孔；
    其中，所述至少一个溅射计算模型中的每个溅射计算模型中的参数包括，待形成的测试孔开口的尺寸、待形成的测试孔的深度、及施加至离子束的电压和/或电流。
  13. 根据权利要求12所述的制作方法，其中，所述在所述测试区内形成至少一个测试孔，还包括：
    在对应所述目标薄膜晶体管源极区、漏极区和栅极中的至少一者的位置分别进行溅射时，采用终点检测方式对待形成的测试孔的实际溅射深度进行检测；
    当目标溅射深度与实际溅射深度之间的深度差位于深度阈值范围时，获取待形成的测试孔的图像；所述测试孔的图像为电子束图像和/或离子束图像；
    根据所述测试孔的图像，对待形成的测试孔继续进行溅射，直至待形成的测试孔的实际溅射深度与所述目标溅射深度相同。
  14. 根据权利要求7～13中任一项所述的制作方法，其中，所述在所述测试孔内形成测试管脚，所述测试管脚与其所在的测试孔所暴露出的源极区、漏极区或栅极中的一者耦接，包括：
    采用聚焦离子束沉积工艺，在所述测试孔内沉积金属，形成所述测试管脚。
  15. 根据权利要求14所述的制作方法，还包括：在所述测试孔内形成测试管脚之后，去除沉积于所述测试孔周围的残留金属。
  16. 根据权利要求15所述的制作方法，其中，所述去除位于所述测试孔周围的残留金属，包括：
    采用聚焦离子束溅射工艺，去除沉积于所述测试孔周围的残留金属；
    获取所述目标薄膜晶体管的图像，判断所述残留金属是否完全去除；所述目标薄膜晶体管的图像为电子束图像和/或离子束图像；
    若所述残留金属没有完全去除，则继续采用聚焦离子束溅射工艺去除所述残留金属；
    若所述残留金属完全去除，则停止采用聚焦离子束溅射工艺，对所述残留金属进行去除。
  17. 根据权利要求7～16中任一项所述的制作方法，其中，所述测试管脚在所述第一显示基板的衬底基板上的正投影，位于该测试管脚所耦接的目标薄膜晶体管的源极区、漏极区或栅极在所述衬底基板上的正投影范围之内。
  18. 根据权利要求7～17中任一项所述的制作方法，其中，所述在所述第一显示基板的多个薄膜晶体管中确定待测试的至少一个目标薄膜晶体管，包括：
    对第二显示基板进行点灯测试，获取缺陷所在的位置；所述第二显示基板包括多个薄膜晶体管，所述第二显示基板的多个薄膜晶体管的数量、结构和位置与所述第一显示基板的多个薄膜晶体管的数量、结构和位置对应相同；
    将所述缺陷所在位置处的薄膜晶体管作为缺陷薄膜晶体管；
    根据所述缺陷薄膜晶体管在所述第二显示基板中的位置，确定所述第一显示基板中处于相同位置的薄膜晶体管为所述至少一个目标薄膜晶体管。
  19. 一种对测试基板的测试方法，所述测试基板为如权利要求1～6中任一项所述的测试基板；
    所述测试方法包括：
    向所述测试基板的至少一个目标薄膜晶体管中的每个目标薄膜晶体管的源极区、漏极区和栅极分别施加电压；其中，向所述源极区、所述漏极区和所述栅极中的至少一者施加电压的方式为，通过所述源极区、所述漏极区和所述栅极中的至少一者所耦接的测试管脚，向所述源极区、所述漏极区和所述栅极中的至少一者施加电压；
    获取所述目标薄膜晶体管的转移特性曲线；
    根据所述转移特性曲线，获取所述目标薄膜晶体管的至少一种电学特征参数；
    将所述至少一种电学特征参数中的每一种电学特征参数与该电学特性参 数相匹配的典型值进行比对，得出存在异常的电学特征参数。
  20. 一种显示基板，包括多个薄膜晶体管；
    所述多个薄膜晶体管中的至少一个薄膜晶体管的电学特征参数为，对存在异常的电学特征参数进行校正得到的电学特征参数；
    所述存在异常的电学特征参数为，根据如权利要求19所述的测试方法对测试基板进行测试得到的电学特征参数。
PCT/CN2019/127421 2019-01-03 2019-12-23 测试基板及其制作方法、测试方法、显示基板 WO2020140783A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/981,938 US20210020084A1 (en) 2019-01-03 2019-12-23 Test substrate and manufacturing method therefor, test method, and display substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201910005365.6 2019-01-03
CN201910005365.6A CN109742037B (zh) 2019-01-03 2019-01-03 一种测试基板及其制作方法、测试方法

Publications (1)

Publication Number Publication Date
WO2020140783A1 true WO2020140783A1 (zh) 2020-07-09

Family

ID=66363251

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2019/127421 WO2020140783A1 (zh) 2019-01-03 2019-12-23 测试基板及其制作方法、测试方法、显示基板

Country Status (3)

Country Link
US (1) US20210020084A1 (zh)
CN (1) CN109742037B (zh)
WO (1) WO2020140783A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109742037B (zh) * 2019-01-03 2021-01-26 京东方科技集团股份有限公司 一种测试基板及其制作方法、测试方法
CN112103199B (zh) * 2019-06-17 2024-02-23 京东方科技集团股份有限公司 显示基板、显示装置及晶体管的性能测试方法
CN110364426B (zh) * 2019-07-29 2021-06-25 昆山国显光电有限公司 显示面板母板及其制备方法
CN110827730B (zh) * 2019-11-28 2022-12-13 京东方科技集团股份有限公司 一种检测ltpsamoled显示基板像素区晶体管特性的电路与方法
CN111682011B (zh) * 2020-06-22 2022-07-26 京东方科技集团股份有限公司 一种显示基板及其检测方法、制备方法、显示面板
CN112526315B (zh) * 2020-11-05 2021-11-12 长江存储科技有限责任公司 一种封装芯片的测试方法
CN112599578B (zh) * 2020-12-11 2023-10-17 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法
CN115668346A (zh) 2021-02-10 2023-01-31 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN113433721A (zh) * 2021-06-17 2021-09-24 惠科股份有限公司 一种液晶显示面板测试方法及设备
CN116093023B (zh) * 2023-04-03 2023-06-23 惠科股份有限公司 显示面板的制备方法、显示面板及显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102236179A (zh) * 2010-05-07 2011-11-09 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
CN102944959A (zh) * 2012-11-20 2013-02-27 京东方科技集团股份有限公司 阵列基板、其制作方法、其测试方法及显示装置
CN104658970A (zh) * 2015-02-26 2015-05-27 深圳市华星光电技术有限公司 一种制造阵列基板上过孔的方法
CN105527769A (zh) * 2016-01-28 2016-04-27 深圳市华星光电技术有限公司 液晶显示面板及其制作方法
CN106960805A (zh) * 2017-03-09 2017-07-18 武汉华星光电技术有限公司 应用于显示面板的晶体管电性测量方法及装置
CN109742037A (zh) * 2019-01-03 2019-05-10 京东方科技集团股份有限公司 一种测试基板及其制作方法、测试方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6952014B1 (en) * 2004-04-06 2005-10-04 Qualcomm Inc End-point detection for FIB circuit modification
KR101100883B1 (ko) * 2004-11-08 2012-01-02 삼성전자주식회사 박막 트랜지스터 표시판
JP4537261B2 (ja) * 2005-05-31 2010-09-01 シャープ株式会社 検査装置
TW200717682A (en) * 2005-10-11 2007-05-01 Orbotech Ltd Method for inspecting microelectronic components on a substrate and apparatus for testing same
KR100815765B1 (ko) * 2007-05-15 2008-03-20 삼성에스디아이 주식회사 발광표시장치 및 그의 제조방법
JP2009277460A (ja) * 2008-05-14 2009-11-26 Canon Inc 電子放出素子及び画像表示装置
WO2011037213A1 (en) * 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102053098A (zh) * 2009-11-05 2011-05-11 上海华虹Nec电子有限公司 用于定位梳状金属线结构中低阻抗微小缺陷的方法
CN104778908B (zh) * 2014-01-09 2018-07-31 上海和辉光电有限公司 薄膜晶体管电气特性测量方法
CN104503174B (zh) * 2014-12-24 2017-10-10 合肥京东方光电科技有限公司 Goa电路模块及其测试方法、显示面板和显示装置
CN106409708B (zh) * 2015-07-28 2022-02-22 泰科英赛科技有限公司 采用聚焦离子束的电路跟踪
CN105046007B (zh) * 2015-07-30 2019-01-18 上海华力微电子有限公司 一种集成电路芯片反向工程的定位方法
CN105589275B (zh) * 2016-03-11 2018-11-23 武汉华星光电技术有限公司 用于tft-lcd显示面板的电性测试装置及其电性测试方法
CN107623011A (zh) * 2017-10-12 2018-01-23 友达光电股份有限公司 用于x射线探测器的薄膜晶体管阵列基板和x射线探测器
CN107884693A (zh) * 2017-11-06 2018-04-06 武汉华星光电半导体显示技术有限公司 电气特性测试方法
CN108922939A (zh) * 2018-07-14 2018-11-30 刘翡琼 一种强吸收光热探测器及其制备方法
CN109061914B (zh) * 2018-08-07 2021-08-17 京东方科技集团股份有限公司 显示基板的制造方法、显示基板、显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102236179A (zh) * 2010-05-07 2011-11-09 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
CN102944959A (zh) * 2012-11-20 2013-02-27 京东方科技集团股份有限公司 阵列基板、其制作方法、其测试方法及显示装置
CN104658970A (zh) * 2015-02-26 2015-05-27 深圳市华星光电技术有限公司 一种制造阵列基板上过孔的方法
CN105527769A (zh) * 2016-01-28 2016-04-27 深圳市华星光电技术有限公司 液晶显示面板及其制作方法
CN106960805A (zh) * 2017-03-09 2017-07-18 武汉华星光电技术有限公司 应用于显示面板的晶体管电性测量方法及装置
CN109742037A (zh) * 2019-01-03 2019-05-10 京东方科技集团股份有限公司 一种测试基板及其制作方法、测试方法

Also Published As

Publication number Publication date
US20210020084A1 (en) 2021-01-21
CN109742037A (zh) 2019-05-10
CN109742037B (zh) 2021-01-26

Similar Documents

Publication Publication Date Title
WO2020140783A1 (zh) 测试基板及其制作方法、测试方法、显示基板
US8895970B2 (en) Organic light-emitting display device and method of manufacturing the same
US10020328B2 (en) Test element unit, array substrate, display panel, display apparatus, and method of manufacturing array substrate
US8618825B2 (en) Array substrate, manufacturing method and detecting method thereof, and liquid crystal panel
CN103165598B (zh) 包括薄膜晶体管的阵列基板及其制造方法
US9671655B2 (en) Array substrate, manufacture method thereof, and liquid crystal display device
CN107221501B (zh) 垂直型薄膜晶体管及其制备方法
US9548324B2 (en) Array substrate and method for fabricating the same
KR101427585B1 (ko) 박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치및 그 제조 방법
US9608125B2 (en) Display substrate, its testing method and its manufacturing method
US20160247429A1 (en) Method and system for testing oled display device
US20180107080A1 (en) Array substrate and method for manufacturing the same and display device
US8389994B2 (en) Polysilicon thin film transistor having trench type copper bottom gate structure and method of making the same
US20210083071A1 (en) Thin film transistor and manufacturing method thereof, array substrate and display device
KR20090128682A (ko) 유기전계발광 표시장치의 제조방법
US11444142B2 (en) Display panel and preparation method, detection method and display device thereof
KR101406889B1 (ko) 박막트랜지스터 및 그의 제조 방법
US10867536B2 (en) Inspection system for OLED display panels
US9553170B2 (en) Manufacturing method of thin film transistor and thin film transistor
US11404332B2 (en) Array substrate and fabrication method thereof, and display device
CN109946589B (zh) 一种检测显示面板电学不良的方法及装置
US20120097962A1 (en) Polysilicon thin film transistor having copper bottom gate structure and method of making the same
WO2016176880A1 (zh) Tft基板的制作方法及其结构
US20120007628A1 (en) Method for checking alignment accuracy of a thin film transistor
CN109920829A (zh) Oled背板及其制作方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19906973

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19906973

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 19906973

Country of ref document: EP

Kind code of ref document: A1

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 25.01.2022)

122 Ep: pct application non-entry in european phase

Ref document number: 19906973

Country of ref document: EP

Kind code of ref document: A1