CN1095860A - 制造绝缘体上的硅结构的半导体器件的方法 - Google Patents

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Abstract

一种制造硅-绝缘体结构半导体器件的方法，包 括下列步骤：在包括下部硅衬底、氧化物埋层和上部 硅层的晶片上形成基底氧化物层，在氧化物埋层的预 定部分形成氮氧化合物区；形成与氮氧化合物区相交 的有源硅层，通过湿法蚀刻暴露出氮氧化合物区以形 成空腔；在暴露出的有源硅层表面上形成栅极绝缘 层；围绕所述有源硅层形成填充空腔的多晶硅，除去 掺杂多晶硅的预定部分形成栅极；以及在有源硅层上 形成由栅极隔离的源和漏区。

Description

本发明涉及一种采用绝缘体上的硅技术在由绝缘层围绕的硅半导体井中制造半导体器件的方法。
以PN结分隔结构制造有源寄生器件，诸如寄生金属氧化物半导体晶体管或寄生双极晶体管，就如同以互补金属氧化物半导体结构制造这些器件。另外，存在电器件的性能劣化和由于闭锁现象引起的软错误方面的问题。为防止这些问题并获得高密度，业已对绝缘体上的硅（SOI）技术进行研究，按此技术，绝缘层是作为绝缘衬底侧壁形成的，绝缘衬底是由诸如SiO2之类的材料构成的，硅单晶井形成于这些绝缘层中，以便于在这些井上形成半导体器件。
这些技术具有电气元件良好绝缘、高速工作、无闭锁和无软错误之优点。也就是说，由这些技术可制造诸如CMOS电路之类的半导体器件。另外，用于绝缘的绝缘层的宽度仅取决于光刻等工序。再者，可获得基于微型化的高集成度以及三维器件的应用。根据上述技术，通过诸如SiO2的非晶绝缘衬底上形成一非晶或多晶硅层并对此多晶硅层进行再结晶化处理，制成SOI结构的半导体器件。通过注入氧隔离（SIMOX）的工艺、通过多孔氧化硅全绝缘（FIPOS）的工艺、或区域熔化再结晶（ZMR）也像别的方法被公知。
近来，在小于1000
Figure 941026973_IMG2
的超薄膜上形成的SOI MOSFET已可以获取，它对亚阈特性曲线的弯折点的去除和此曲线的改进是有作用的。
除此之外，在SOI栅极全围绕（Gate-All-Around）MOSFET结构的制造技术方面也进行了研究。当钩状栅极的下部形成于有源硅区域下面时，为形成SOI晶片，栅极下部的沟道长度取决于沟道宽度区域，后者由于各向同性湿法蚀刻而大于沟道宽度的下部，埋置的氧化物层的厚度大于沟道宽度区域的下部的一半。因此，增大沟道宽度区域是有限制的。如果SOI晶片的埋置氧化物层的厚度增大，氧离子注入的能量和剂量就要显著增加，因此在有源硅区域中会产生缺陷，从而降低电气特性。
根据本发明，可制备良好的注入氧隔离（SIMOX）晶片和注入氮部分隔离（SIMNI）晶片，并且通过形成埋置的氧化物层和包含于此埋置氧化物层中并部分埋置的氮氧化合物层。以及由选择性刻蚀制造器件，从而形成与埋置氧化物层的沟道宽度或厚度不相关的沟道长度区域。
本发明的目的是要提供一种绝缘体上的硅结构的金属氧化物半导体场效应晶体管（SOI    MOSFET）。
根据本发明，制造绝缘体上的硅结构的半导体器件的方法包括下列步骤：
在包括一下部硅衬底、一埋置氧化物层或一埋置氮化物层和一上部硅层的晶片上形成一基底氧化物层，并在埋置氧化物层的预定部分形成一氮氧化合物区域;
形成一与氮氧化合物区域相交的有源硅层，并通过湿法蚀刻暴露的氮氧化合物区域形成一个空腔;
在暴露的有源硅层表面上形成一栅极绝缘层;
形成填充围绕所述有源硅层的空腔的多晶硅，并除去掺杂的多晶硅的预定部分，从而形成栅极;以及
在由栅极隔离的有源硅层上形成源和漏区。
图1A至5C是传统的绝缘体上的硅结构的金属氧化物半导体场效应晶体管（SOI    MOSFET）的制造步骤示意图;
图6A至9C是根据本发明的绝缘体上的硅结构的金属氧化物半导体场效应晶体管（SOI    MOSFET）的制造步骤示意图;
图10是SOI    MOSFET的结构透视图。
为描述本发明，现在详细说明制造绝缘体上的硅结构的栅极全围绕型（SOI    GAA）金属氧化物半导体场效应晶体管（MOSFET）的工艺，此说明是基于1990年出版的由J.P.Colinge在IEDM第595-598页发表的标题为“绝缘体上的硅结构的栅极全围绕器件”的文章。
首先，在下面的硅衬底1上制备具有埋置氧化物层2和上部硅层3的注入氧隔离的绝缘体上硅结构（SIMOX    SOI）的晶片。
在整个上部硅层3上形成一基底氧化物层和一氧化硅层，并通过光刻工艺形成具有图2中所示截面的图形。
构图的上部硅层现在变成为一个有源区6，而基底氧化物层4和氮化硅层5保留于此有源区6的项部。此有源区侧壁的硅层显露出来并被热氧化处理而形成热氧化层7，从而得到由绝缘层围绕有源区的结构。
有源区的侧壁被热氧化，并且此有源区6的方形部分被制成圆形。通过将边缘做成圆形的，使得沟道的各侧相交处不会产生高电场，从而可以降低或消除诸如漏电流或栅极氧化层劣化之类的不良电特性。
参照图2，氮化硅层5被蚀刻而除去，并且通过光刻工艺形成栅极。有源区的形状与由图3A中的“A”表示的矩形区是相对应的。
图3A的图形是光致抗蚀剂8的图形，它设置于图2的衬底上。区域“B”的开口区是要被蚀刻掉的。区域“C”大于区域“B”，因为是通过采用氢氟酸溶液的湿法蚀刻来掏蚀的。图3B是沿图3A的a-a′线截取的剖视图，图3C是沿b-b′线截取的剖视图。在图中形成有一空腔9，通过湿法蚀刻进行掏蚀，空腔9围绕有源区6的中心渗透。在此处，氮化物层被蚀去，并且围绕有源区的氧化物层也被除去，从而暴露出基底氧化物层2。
在图3A至3C的步骤之后，除去光致抗蚀剂8，并在有源区6的表面上形成栅极氧化物层，如图4B表示。围绕图3A中的有源区的尺寸“Lr”是指硅层暴露的区域，怡在有源区中，氧化层10B形成与图4B中的“Lr”一样大的尺寸。栅极氧化物层。是以这种方式形成，离子注入和退火用于调整阈值电压Vt。形成多晶硅层11用于填充空腔，有源硅层6的侧表面和顶部因此被覆盖。
图4A是在多晶硅层形成之后所得结构的平面图，图4B和4C分别是沿a-a′和b-b′截取的剖视图。
如图5B所示，通过光刻，图4B的多晶硅层11构图形成栅极12。光致抗蚀剂层的图形示于图5A中。图5A中由“G”表示的区域为栅极图形，栅极12是通过干法蚀刻形成的。图5B和5C分别是沿a-a′和b-b′线截取的剖视图。在光致抗蚀剂层除去之后，进行离子注入和扩散工艺，并因此形成源和漏区13、14。涂敷一层间绝缘层15，并进行光掩模、接触孔的开口和光致抗蚀剂的去除工序。沉积第一金属，并进行第一金属光掩模、第一金属蚀刻和光致抗蚀剂的去除工序，从而形成第一金属线16。
若在此SOI GAA结构的MOSFET中施加栅极电压VG，那么围绕有源区6的栅极的表面形成一反向层。若在源和漏区之前施加漏电压VD，就会有沟道电流ID流过。此电流ID由下面的方程1表示：
ID= (-QnWμVD)/(L) （1）
方程（1）中出现的各字母的含义为：W-沟道宽度;μ-迁移率;L-沟道长度;Qn-单位面积的导电电荷。沟道渡越时间Ttr与沟道长度成正比，但与迁移率和漏电压成反比，它可以下列方程（2）表示：
Ttr= (L2)/(μVD) （2）
沟道漏极电流ID正比于反向层中的导电电荷数，但反比于沟道渡越时间Ttr，它可由下列方程（3）表示：
ID= (-QN)/(Ttr) （3）
相应地，由于上述方程（1）-（3）中的沟道宽度/长度（W/L）比增大，沟道漏极电流ID可能增大，而沟道长度可能减小，从而沟道渡越时间Ttr可能减小。
不过，上述讨论完全是理论性的，并不能根据实际工艺实现。其原因将在下面描述。
当为了在SOI    GAA结构的MOSFET的有源硅区下面形成栅极而进行蚀刻工艺时，借助湿法蚀刻凹蚀形成一空腔9。但是，沟道长度Lr实际上大于栅极下部的沟道宽度Wu，如图3A所示。这是由于Love量造成的，因为在湿法蚀刻时由过蚀刻导致Lp的变化，这里对维持Lp宽度具有限制的，一个光刻限制。此外，湿法刻蚀是各向同性的。也就是说，Lr应表示为Lp+Wu+Love。另外，真实的沟道宽度Wr为沟道的上下部分与两则表面之和，因此变为2（Wu+Ws）。严格地讲，在Wu和Wp会合处存在Ws的角效应，但为方便起见不予考虑。
图3C中的有源硅区形成硅岛形状，并且必须用湿法蚀刻为1/2Wu大的尺寸，以便沟道横越硅岛并渗透至硅岛之下。若进行湿法蚀刻，埋置氧化物层2应在硅的纵向蚀刻，即，由表面朝向沟道长度以及由表面朝向硅衬底。结果，硅岛会被蚀刻为1/2Wu大的尺寸，以便在沟道垂直渗透至硅岛的距离为Wu时，即硅岛之下的沟道宽度为Wu时，沟道仍渗透，该渗透应相对于沟道长度考虑，因为蚀刻事实上是过度的。
此外，通过栅极光掩模形成的开口区的宽度加至总沟道长度上。因此，沟道长度Lr随沟道宽度Wu变大而增大。
当埋置氧化物层的厚度小于1/2Wu时，氧化物层全部被蚀刻，从而暴露出硅衬底。当栅极氧化物层形成时，埋置氧化物层被氧化成绝缘氧化物层，它位于栅极下部电极与硅衬底之间并具有栅极氧化物层的厚度。因此，埋置氧化物层在栅极多晶硅和硅衬底之间起电容性氧化物层的作用。
在MOSFET中，Lr/Wr值是决定器件的电特性的重要因素之一。Lr/Wr值越小，ID值增加越大。渡越时间Ttr可能减小，以便提高器件的工作速度。在上述的MOSFET中，Lr/Wr变为（Lp+Wu+Love）/2（Wu+Ws），而Lr和Wr在很大程度取决于Wu。结果，如果沟道宽度Wu增大，Lr和Wr会同时增大，而LD和Ttr不会增大。另外，埋置氧化物层的厚度随Wu值的增大而增大，以便降低栅极多晶硅与硅衬底之间的电容效性。
由于埋置氧化物层的厚度应当大于Wu/2+Love，因此在制造SIOMX晶片时氧离子注入的能量和剂量应增加。相应地，在有源硅区的下部沟道区域中会引起高浓度缺陷，且生产成本增加。
在本发明中，部分SIMNI（注入氮隔离）和全SIMOX晶片分别是通过在制造SOI晶片时仅在下部栅极区注入氮离子和在整个表面上注入氧离子制成的，并形成有埋置氧化物层。随后，通过在上部硅区域和埋置氧化物层之间形成局部的氮氧化合物层，在H3PO4溶液中选择性地蚀刻此氮氧化合物层来形成下部栅极区域，从而解决上述问题。
实际沟道长度Lr′与实际沟道宽度Wr′无关，ID和Ttr值可以提高，从而可制造高性能的SOI MOSFET。
现在描述本发明制造SOI    MOSFET的方法。
在硅衬底20上形成一基底氧化物层24，如图6A所示，并在整个表面上进行氧离子注入。通过选择区域的开口的光致抗蚀剂层进行氮离子注入，所述选择区域与有源硅下面要形成栅极的位置相对应，以便形成图6A和6B中由“22”表示的氮氧化合物区域。在借助图6B的光致抗蚀剂层图形“PR”进行离子注入之后，除去所用的光致抗蚀剂层。通过离子注入进行退火，这样就形成了硅衬底20、埋置氧化物层21、氮氧化合物区22和上部硅区23。为形成有源硅区，通过光刻使基底氧化物层24和上部硅层23构图，形成图7B所示的断面。图7A为衬底的平面图，图7B和7C分别是沿图7A的a-a′和b-b′线截取的剖视图。区域“A”是构图的上部硅层25，区域“B”是氮氧化合物区域22。区域“C”为图6的埋置氧化物层21的表面。图7D是此器件的透视图。
除去图7D的PR层，并通过湿法蚀刻方法凹蚀部分开口的氮氧化合物层，而且还除去基层氧化物层。氮氧化合物层的宽度由通过图6B中的光掩模形成的PR层的开口区域决定。即使在凹蚀氮氧化合物层时所蚀刻的PR层的长度是长的，蚀刻氮氧化合物层比蚀刻氧化物层也更快，而且在沟道的长度方向难以发生过蚀刻。
除去氮氧化合物层的部分形成一空腔，并通过相同蚀刻溶液蚀刻基底氧化物层。与氧化物相比，氮氧化合物100次才能完全去除。
在暴露的有源硅区域25上通过热氧化形成栅极氧化物层26。如图8D所示，在硅层25的上部和下部分别形成栅极氧化物层26A和26B，为调节阈值电压VT进行离子注入。沉积多晶硅层27B来填充空腔。对衬底的表面上形成多晶硅层27A。图8A是衬底的平面图，上述工艺是在此衬底上进行的。图8B和8C分别为沿a-a′和b-b′线截取的剖视图。
参照图8A、8B、8C和8D，将多晶硅层27A构图处理，并通过光刻形成栅极28，如图9B所示。
栅极的尺寸与区域D相对应，在形成栅极28之后，进行离子注入和扩散工艺，以便形成源和漏区29、30。
为制造本发明的SOI    MOSFET，形成层间绝缘层31和第一金属线32。图10是层间绝缘层形成前器件的透视图。本发明的工作原理与传统的SOI    GAA结构的MOSFET是基本相同的。在制造传统器件时，在根据Lr/Wr值改进电特性方面是存在问题的。由于实际沟道长度Lr′和实际沟道宽度Wr′的值是彼此不相关的，本发明在改进特性方面比传统器件具有更好的效果。此外，由于埋置氧化物层的厚度与沟道宽度无关，因此在制造SOI晶片时可最大限度地减少缺陷，并节约生产成本。
Lr′/Wr′可由下面的方程（4）表示：
(Lr′)/(Wr′) ＝ (（Lp+Ldiff+Love′）)/(2（Wu+Ws）) （4）
Ldiff为在氮离子注入和退火时延伸的沟道长度，通过选择Lr′大于图8中的Lp，Love′具有几乎为零的值。
半导体存储器件是存储组成单元（unit    cell）并具有一个金属氧化物半导体（MOS）器件和一电容器。SOI    MOSFET可用作一种MOS器件。根据25b    Mbit容量的设计原则，沟道长度/宽度按下列实例确定：
例1：如果Lp＝0.25μm，Ldiff＝0.1μm，Wu＝0.25μm，
Ws＝0.2μm，Love＝0.1×Wu＝0.025，
那么L′ove＝0，Lr/Wr＝0.58，L′r/Wr′＝0.39
例2：如果Lp＝0.6μm，Ldiff＝0.2μm，Wu＝20μm，
Ws＝0.2μm，Love＝0.1μm，
那么L′ove＝0，Lr/Wr＝0.51，L′r/W′r＝0.019
在上述例子中，由于Wr等于Wr′，Lr′的值小于Lr，因此可望得到更好的电气性能效果。
若在例2中采用常规方法，则埋置氧化物层的厚度与在下部栅极和硅衬底之间的栅极氧化物层的厚度相同，根据栅极和硅衬底之间所加电压的不同，它们起到一个电容器的作用。
这可能是导致电子元件性能变差和由于击穿产生漏电流Isub的一个因素。如果埋置氧化物层的厚度完全消除，例如约1μm，那么Wu不能大于2μm。
在图6A至10中的制造步骤可采用下列具体数据实例。若采用P型硅衬底，氧化物层的厚度为500
Figure 941026973_IMG3
。注入的氧离子为1018cm-2，180KeV，注入的氮离子为7.5×1017cm-2，140KeV，以便形成氮氧化合物区域22。在1200℃温度下进行两小时的离子注入退火。基底氧化物层和有源硅区域的蚀刻厚度分别为500 和2000
Figure 941026973_IMG5
。在170℃温度下在H3PO4中进行氮氧化合物的凹蚀，蚀刻基底氧化物层至500
Figure 941026973_IMG6
的厚度。栅极氧化物层的厚度为240
Figure 941026973_IMG7
，硼离子按1018cm-2和60KeV注入。扩散工艺的条件为在N2室中900℃温度下持续30分钟。所沉积的多晶硅的厚度为3000
Figure 941026973_IMG8
，且离子注入条件为7×1015cm-2、100Kev。在900℃温度下进行30分钟的扩散工艺形成源和漏区。作为层间绝缘层的氧化物层厚6000
Figure 941026973_IMG9
，再形成6000 厚的第一金属层，从而制成此器件。
按照常规SOI    GAA结构MOSFET，埋置氧化物层的沟道长度Lr，和厚度通常取决于沟道宽度且Lr/Wr不可能小。
如果沟道宽度的上下部增大，由于SOI晶片仅是采用硅衬底和栅极之间的薄氧化物层制造的，这种结构会变成由于氧化物层的绝缘性能变差而产生漏电流的一个因素。
不过，在本发明中，由于沟道长度和埋置氧化物层的厚度与沟道宽度无关，因此，L′r/W′r值可以非常小，以获得改进的器件电性能。

Claims (2)

1、一种制造绝缘体上的硅结构的半导体器件的方法，包括下列步骤：
在包括一下部硅衬底、一埋置氧化物层或埋置氮化物层和一上部硅层的晶片上形成一基底氧化物层，并在所述埋置氧化物层的预定部分上形成一氮氧化合物区域；
形成与所述氮氧化合物区域相交的一有源硅层，并通过湿法蚀刻所述暴露的氮氧化合物区域形成一空腔；
在暴露的有源硅层的表面上形成栅极绝缘层；
围绕所述有源硅层形成填充所述空腔的多晶硅，并除去所述掺杂的多晶硅的预定部分，以形成一栅极；以及
在所述的有源硅层上形成由所述栅极隔离的源和漏区。
2、根据权利要求1的方法，其中，通过氮离子注入形成所述氮氧化合物区域。
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3488730B2 (ja) * 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
US5705405A (en) * 1994-09-30 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of making the film transistor with all-around gate electrode
JP3497627B2 (ja) * 1994-12-08 2004-02-16 株式会社東芝 半導体装置およびその製造方法
US5949144A (en) * 1996-05-20 1999-09-07 Harris Corporation Pre-bond cavity air bridge
US6031269A (en) * 1997-04-18 2000-02-29 Advanced Micro Devices, Inc. Quadruple gate field effect transistor structure for use in integrated circuit devices
US5889302A (en) * 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
US5936280A (en) 1997-04-21 1999-08-10 Advanced Micro Devices, Inc. Multilayer quadruple gate field effect transistor structure for use in integrated circuit devices
DE19924571C2 (de) 1999-05-28 2001-03-15 Siemens Ag Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors
DE19928564A1 (de) * 1999-06-22 2001-01-04 Infineon Technologies Ag Mehrkanal-MOSFET und Verfahren zu seiner Herstellung
US6320228B1 (en) 2000-01-14 2001-11-20 Advanced Micro Devices, Inc. Multiple active layer integrated circuit and a method of making such a circuit
FR2806833B1 (fr) * 2000-03-27 2002-06-14 St Microelectronics Sa Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant
US6743680B1 (en) 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
US6429484B1 (en) 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
JP4943576B2 (ja) * 2000-10-19 2012-05-30 白土 猛英 Ｍｉｓ電界効果トランジスタ及びその製造方法
US6709935B1 (en) 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
DE10208881B4 (de) * 2002-03-01 2007-06-28 Forschungszentrum Jülich GmbH Selbstjustierendes Verfahren zur Herstellung eines Doppel-Gate MOSFET sowie durch dieses Verfahren hergestellter Doppel-Gate MOSFET
FR2838238B1 (fr) 2002-04-08 2005-04-15 St Microelectronics Sa Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant
FR2853454B1 (fr) 2003-04-03 2005-07-15 St Microelectronics Sa Transistor mos haute densite
US6909186B2 (en) * 2003-05-01 2005-06-21 International Business Machines Corporation High performance FET devices and methods therefor
JP4000087B2 (ja) * 2003-05-07 2007-10-31 株式会社東芝 半導体装置およびその製造方法
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
KR101012950B1 (ko) 2003-10-15 2011-02-08 삼성전자주식회사 유기 절연체 형성용 조성물 및 이를 이용하여 제조된 유기절연체
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
JP2006128428A (ja) * 2004-10-29 2006-05-18 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
US7250347B2 (en) * 2005-01-28 2007-07-31 International Business Machines Corporation Double-gate FETs (Field Effect Transistors)
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
KR100630764B1 (ko) 2005-08-30 2006-10-04 삼성전자주식회사 게이트 올어라운드 반도체소자 및 그 제조방법
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
JP4525928B2 (ja) 2005-12-27 2010-08-18 セイコーエプソン株式会社 半導体装置の製造方法
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
EP2070533B1 (en) * 2007-12-11 2014-05-07 Apoteknos Para La Piel, s.l. Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP5650576B2 (ja) * 2011-03-31 2015-01-07 猛英 白土 半導体装置及びその製造方法
JP5905752B2 (ja) * 2012-03-16 2016-04-20 猛英 白土 半導体装置及びその製造方法
JP6155911B2 (ja) * 2013-07-04 2017-07-05 三菱電機株式会社 半導体装置
JP6281420B2 (ja) * 2014-06-10 2018-02-21 富士通セミコンダクター株式会社 半導体装置の製造方法
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
CN111370306B (zh) * 2018-12-26 2023-04-28 中芯集成电路（宁波）有限公司上海分公司 晶体管的制作方法及全包围栅极器件结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4619034A (en) * 1983-05-02 1986-10-28 Ncr Corporation Method of making laser recrystallized silicon-on-insulator nonvolatile memory device
JPH02302044A (ja) * 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
NL8902372A (nl) * 1989-09-21 1991-04-16 Imec Inter Uni Micro Electr Werkwijze voor het vervaardigen van een veldeffecttransistor en halfgeleiderelement.
JP2603886B2 (ja) * 1991-05-09 1997-04-23 日本電信電話株式会社 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法

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KR940020594A (ko) 1994-09-16
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