CN109390212B - 氮化物半导体器件的形成工艺 - Google Patents
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Abstract
本发明公开了形成主要由氮化物半导体材料制成的半导体器件的工艺。该工艺包括以下步骤：(a)在衬底上依次生长包括沟道层和阻挡层的半导体堆叠体，其中衬底上的沟道层由氮化镓(GaN)制成；(b)对阻挡层上的掩模进行图案化；(c)使用掩模对阻挡层的一部分和沟道层的一部分进行蚀刻，以在半导体堆叠体中形成凹槽；(d)使用氮气(N2)作为载气，在最高1000℃的温度下选择性地在凹槽内生长接触层。
Description
相关申请的交叉引用
本申请基于并要求于2017年8月7日提交的日本专利申请No.2017-152652的优先权的权益，其全部内容通过引用并入本文。
技术领域
本发明涉及一种形成氮化物半导体器件的工艺，特别是形成氮化物半导体器件的接触层的工艺。
背景技术
主要由包含氮化镓(GaN)的氮化物半导体材料制成的高电子迁移率晶体管(HEMT)在本领域中是公知的。此类由氮化物半导体材料制成并具有HEMT结构的电子器件能够以高速、高电压运行。HEMT型半导体器件中存在的一个问题为：其沟道层或沟道仅具有相对较小的载流子密度。已经进行了用于提高沟道中的载流子密度的各种尝试。日本专利申请公开No.JP-2006-173214A、JP-2006-199099A和JP-2008-124262A公开了这样的HEMT，其包括氮化镓(GaN)层和堆叠在GaN层上的氮化铝镓(AlGaN)层，其中GaN层和AlGaN层在其之间的界面中(准确地说，在GaN层中靠近其与AlGaN层间的界面的位置)诱导产生二维电子气(2DEG)以用作沟道层。此类HEMT能够表现出优异的高频调制性能。
为了提高HEMT的高频性能(相当于提高其截止频率)，必然要降低源极和栅极之间的结电容Cgs和/或降低欧姆电极的电阻以及欧姆电极和沟道之间的电阻，其中降低电阻相当于提高跨导。另一种提高跨导的技术为使阻挡层变薄。在日本专利申请公开No JP-2008-1242626A中已经公开了一种降低接触电阻和通路电阻的有效技术，其中通过使用由绝缘膜制成的掩模，选择性地在将要转变为源极和漏极的区域中再生长n+-GaN层。
然而，当使用非晶掩模选择性地外延生长GaN层时，镓(Ga)和氮(N)的源材料具有足够的迁移长度并且移动到位于从非晶掩模中暴露出来的半导体层表面上的具有较低势能的稳定位置。因此，源材料趋于聚集在更靠近非晶掩模的区域中。由此选择性地生长的GaN层不可避免地在其厚度上分布不均匀，即，在更靠近掩模的区域中，GaN层的厚度更大。
发明内容
本发明的一个方面涉及一种形成主要由氮化物半导体材料制成的半导体器件的工艺。该工艺包括以下步骤：(a)在衬底上依次生长包括沟道层和阻挡层的半导体堆叠体，其中衬底上的沟道层由氮化镓(GaN)制成；(b)对半导体堆叠体上的掩模进行图案化；(c)使用掩模对半导体堆叠体中的阻挡层的一部分和沟道层的一部分进行蚀刻，以在半导体堆叠体中形成凹槽；(d)使用氮气(N2)作为载气，在最高1000℃的温度下选择性地在凹槽内生长接触层。
附图说明
现在将仅参照附图以示例的方式对本发明进行描述，其中：
图1示出了根据本发明的一个实施方案的氮化物半导体器件的截面图；
图2A至图2C示出了形成图1所示的氮化物半导体的工艺；
图3A至图3C示出了继图2C所示的工艺之后形成氮化物半导体器件的工艺；
图4A为通过使用氢气(H2)作为载气从而选择性地生长的半导体层和掩模的表面的照片，并且图4B放大了图4A中出现的第一区域；
图5A为通过使用氮气(N2)作为载气从而选择性地生长的半导体层和掩模的表面的照片，并且图5B放大了图5A中的第一区域；
图6示意性地描述了在没有任何接触层的电极之间的电流；
图7描述了在具有接触层的布置中在源极和漏极之间的电流；
图8A为在660℃下选择性地生长之后的GaN层和掩模的表面的照片，并且图8B放大了图8A中的第一区域；
图9A为在800℃下选择性地生长的AlGaN层和掩模的表面照片，并且图9B放大了图9A中所示的第一区域的表面；以及
图10A示出了在凹槽内选择性地生长的n型GaN层的表面，并且图10B示出了在凹槽内选择性地生长的n型AlGaN层的表面。
具体实施方式
图1示出了主要由氮化物半导体材料制成的高电子迁移率晶体管(HEMT)类型的半导体器件的截面。图1中所示的HEMT 1包括衬底2、缓冲层3、沟道层4、阻挡层5、盖层6、接触层7和8、源极9、漏极10和栅极11以及钝化膜12。从缓冲层3到盖层6的半导体层依次堆叠在衬底2上，以构成半导体堆叠体S。
衬底2可以由碳化硅(SiC)制成。缓冲层3可以由厚度为10nm至20nm的氮化铝(AlN)制成，其可充当晶种层，或者通常被称为用于在SiC衬底上生长沟道层的成核层。因为缓冲层3生长得薄，其厚度小于20nm，因此所生长的缓冲层3通常在衬底2上形成非连续或非均匀延伸的岛状物。
沟道层4(其可以用作载流子传输层)在缓冲层3上生长为本征型(i型)，其中i型材料未进行有意掺杂。由于氮化镓(GaN)对于碳化硅(SiC)具有润湿性(其中前者为沟道层4的材料，而后者为衬底2的材料)，因而当插入AlN缓冲层3时，GaN沟道层4必然将在衬底2上生长。沟道层4的厚度可以为400nm至2000nm。
阻挡层5(其可以用作载流子供应层)外延生长于沟道层4上。阻挡层5可以由氮化铝镓(AlGaN)和/或诸如氮化铟铝(InAlN)、氮化铟铝镓(InAlGaN)等之类的含铟(In)氮化物半导体材料制成。本实施方案的HEMT 1设置有由AlGaN制成的阻挡层5。阻挡层5的晶格常数与沟道层4的晶格常数不同，这使得在沟道层4和阻挡层5中靠近这两者之间的界面处产生应力，并通过源自沟道层4和阻挡层5的晶体结构的压电效应产生电荷。压电电荷在沟道层4中靠近其与阻挡层5间的界面处形成二维电子气(2DEG)，并且2DEG成为用于载流子传输的沟道13。阻挡层5的厚度可以为5nm至20nm，并且可以掺杂有n型杂质。当阻挡层5掺杂有n型杂质时，电荷(准确地说是来自阻挡层5中的供体的电子)被添加到沟道中的压电电荷中。另外，当阻挡层5由AlGaN制成时，其铝组分[Al]为10％至35％。
盖层6(其可以由GaN制成)外延生长于阻挡层5上。盖层6的厚度优选小于5nm。即，HEMT不需要设置有盖层6。盖层6也可以掺杂有n型杂质。
接触层7和8(其可以由GaN制成)选择性地生长在形成于半导体堆叠体S上的凹槽21和22内。如上所述，接触层7和8可以为GaN。在可供替代的方案中，可以由重掺杂有n型掺杂剂的氮化铟镓(InGaN)或AlGaN制成接触层7和8。本实施方案的HEMT 1设置有由GaN制成的接触层7和8，该GaN的掺杂浓度为1×1019至1.0×1021[cm-3]，优选在5×1019至5×1020[cm-3]的范围内。掺杂浓度大于5×1019[cm-3]可能会通过使接触层7和8变厚(大于100nm)而使接触层7和8的薄层电阻低于100欧姆/平方。N型掺杂剂可以为硅(Si)、锗(Ge)、碲(Te)等。接触层7和8可以由n型AlGaN制成，只要接触层7和8的掺杂密度为至少1×1020[cm-3]即可。AlGaN接触层7和8的铝组分[Al]可以小于10％，这不仅能够有效地防止在接触层7和8与沟道层4之间的界面中引入2DEG，还能够使这些层的晶格常数间的差值变小，这可以有效地防止接触层7和8产生裂缝。
源极9和漏极10的电极分别设置在接触层7和接触层8上。具体而言，源极9与凹槽21内的接触层7相接触，而漏极10与在另一凹槽22内形成的另一接触层8相接触。源极9和漏极10是通过对含有钛(Ti)和铝(Al)的堆叠金属进行合金化而形成的。含有钽(Ta)和铝(Al)的电极也可以应用于HEMT 1的欧姆电极9和10。与盖层6相接触的栅极11具有另外的镍(Ni)和金(Au)的堆叠金属。钝化膜12(其可以由氮化硅(SiN)制成)覆盖盖层6。
接下来，将参照图2A至图3C描述根据本发明一个实施方案的形成HEMT 1的工艺，各图示出了该工艺的各个步骤中的HEMT 1的截面。
首先，如图2A所示，该工艺通过(例如)本领域公知的金属有机化学气相沉积(MOCVD)技术在衬底2上外延生长半导体堆叠体S。具体而言，该工艺在不将衬底2从MOCVD设备的生长室中取出的情况下，在衬底2上依次生长缓冲层3、沟道层4、阻挡层5和盖层6。由此，在衬底2上形成由氮化物半导体材料制成的半导体堆叠体S。
然后，如图2B所示，该工艺使用(例如)等离子体辅助化学气相沉积(p-CVD)技术或溅射法(这也是本领域公知的)在半导体堆叠体S上制备掩模31，并且在掩模31沉积之后进行光刻。掩模31可以由这样的材料制成，该材料即使在高于800℃的温度下进行热处理之后也易于从半导体堆叠体S上除去。掩模31(其可以由无机材料制成)的图案具有开口31a，通过开口31a暴露半导体堆叠体S的表面。在一个实例中，掩模31可以为含有硅(Si)的无机绝缘膜，如氮化硅(SiN)、氧化硅(SiO2)和/或氧氮化硅(SiON)(其中可以使用氟酸容易地除去这些含有Si的材料)，或者为其他含有铝(Al)的材料，如氧化铝(Al2O3)和/或氧氮化铝(AlON)。掩模31的厚度可以为约50nm。
然后，如图2C所示，该工艺蚀刻半导体堆叠体S的一部分，以形成凹槽21和22。具体而言，对暴露于开口31a内的盖层6的一部分、暴露于盖层6中的开口内的阻挡层5的一部分、暴露于阻挡层5中的开口内的沟道层4的一部分进行干法蚀刻。通过在形成凹槽21和22之后进行湿法蚀刻，可以除去残留在凹槽21和22内的残留物。使用含氯(Cl)的反应性气体进行的反应性离子蚀刻(RIE)可以用于形成凹槽21和22；而继RIE之后的湿法蚀刻可以使用硫酸和过氧化氢的混合物。由此形成的凹槽21和22的底部在沟道层4中，其深度为约100nm，并且侧面暴露出阻挡层5和盖层6。
然后，如图3A所示，该工艺选择性地在凹槽21和22内生长接触层7和8。本实施方案生长n型GaN层作为接触层7和8。因为凹槽21和22的底部位于沟道层4中，所以在沟道层4上选择性地生长的接触层7和8基本上成为单晶，其晶体取向反映了沟道层4的晶体取向。例如，沟道层4在其表面中具有c轴晶体取向，接触层7和8也具有c轴的晶体取向。
更具体地描述图3A所示的工艺，该工艺将衬底2装入生长室内，然后在氮气(N2)和氨气(NH3)的混合气氛中升高衬底2的温度，以抑制原子从半导体堆叠体S的表面(即，凹槽21和22中暴露的沟道层4的表面)的升华。然后，将上述混合气体的气氛改变为单一气体氮气(N2)，并将生长室内的条件设定为100托(133kPa)的压力和1000℃的温度，通过在生长室内引入源气体，使n型GaN的接触层7和8选择性地生长约100nm的厚度。因此，氮气(N2)用作载气，用于在MOCVD装置的生长室内供应源材料。源气体为作为镓(Ga)的源气体的三甲基镓(TMG)和作为氮(N)的源气体的氨气(NH3)。源气体可以伴有掺杂气体硅烷(SiH4)。
最高为1000℃的生长温度可以抑制从生长的GaN层的表面的再蒸发和掩模31上的镓(Ga)和氮(N)的源材料的迁移。当半导体堆叠体S包括含铟(In)材料时，为了避免半导体堆叠体S的晶体质量下降，用于选择性地生长接触层7和8的温度优选设置为低于800℃。另外，从进一步抑制掩模31上的镓(Ga)和氮气(N2)的源材料的迁移的观点出发，生长温度优选低于700℃。与载气为氢气(H2)的情况相比，氮气(N2)载气可以进一步抑制源材料的迁移，这是因为氮气(N2)显示出比氢气(H2)更高的粘度。
另外，从生长的接触层7和8应该包含较少的碳原子(因为碳(C)在氮化物半导体材料中起到p型掺杂剂的作用)这一观点出发，可以使用三乙基镓(TEG)作为镓(Ga)的源材料。使用TEG生长的接触层可能具有低于2×1017cm-3的碳浓度，这意味着生长的接触层7和8可能增加硅[Si]浓度，其中硅充当GaN层中的n型掺杂剂，并且提高生长层的传导性。诸如分子束外延(MBE)之类的其他技术也可以选择性地生长接触层7和8；但是，与MOCVD技术相比，MBE技术通常表现出较低的生产率。
如上所述，该工艺不仅选择性地在凹槽21和22内生长GaN层，而且在掩模31上生长GaN，其通常被称为残留物43a。与接触层7和8相反，残留物43a通常显示出较低的晶体质量或通常成为多晶。
然后，该工艺通过具有碱性特性的蚀刻剂除去掩模31上的残留物43a。因为接触层7和8为单晶而残留物43a为多晶，所以相对于接触层7和8，碱性蚀刻剂可易于选择性地溶解残留物43a。可以将氢氧化钠(NaOH)、氢氧化铵(NH4OH)等用作碱性蚀刻剂。本实施方案通过在60℃下将衬底2浸入氢氧化铵、过氧化氢和水的混合物(NH4OH:H2O2:H2O＝1:1:60)中1小时，从而除去残留物43a。
然后，该工艺除去掩模31。具体而言，当掩模31由含硅(Si)的无机材料制成时，氟酸(HF)能够容易地溶解掩模31。在除去掩模31之后，该工艺形成源极9、漏极10和栅极11，然后用钝化膜12覆盖暴露于电极11和13之间的电极9至11、半导体堆叠体S和接触层7和8。由此，完成了根据本实施方案的形成HEMT 1的工艺。
接下来，将描述在接触层7和8的选择性生长步骤中使用氮气(N2)代替氢气(H2)作为载气的优点。图4A为使用氢气(H2)作为载气进行选择性生长时的接触层7或8的表面和掩模31的表面的照片；而图5A为使用氮气(N2)作为载气进行选择性生长时的接触层7或8的表面和掩模31的表面的另外的照片。在这些图中，接触层(即，n型GaN层)的选择性生长是在800℃下进行的。
图4A通过边界41使第一区域42区别于第二区域43。第一区域42对应于掩模31中设置的开口内的区域，在该区域中进行GaN层的选择性生长；而第二区域43为掩模31上的区域。在图4A中，透过掩模31观察到半导体堆叠体S的表面的起伏，掩模31对于可见光是透明的，因为源材料Ga和N的迁移长度变大，使得几乎所有的源材料Ga和N在掩模31上移动并落在暴露半导体堆叠体S的表面的第一区域42上。也就是说，掩模31上几乎没有留下残留物43a。图4B放大了图4A所示的第一区域42。如图4B所示，在第一区域42中没有发现晶体结构。即，直接落入掩模31的开口内、或者从掩模上的第二区域43间接落入掩模31的开口内的源材料Ga和N没有形成晶体结构。因此，在图4A所示的第一区域42中基本上没有出现阴影。
参照图5A，图5A也通过边界51将第一区域52与第二区域53区分开，并且在第一区域52中观察到大量的阴影。图5B放大了图5A中的第一区域52。如图5B所示，在第一区域52中观察到类似于图4A中第二区域43所示的半导体堆叠体的表面和图5A中第二区域53所示的半导体堆叠体的表面的起伏，这意味着第一区域52形成了晶体结构。该起伏还出现在图5B中的第二区域53中，但是在掩模31上也观察到一些凸起53，这意味着落在掩模31上的几乎全部源材料(Ga和N)在掩模31上朝向掩模31的边缘移动并且累积在掩模31的开口内，使得在开口内生长的GaN层变厚。因此，在第一区域52中出现大量阴影。
接下来，将参照图6和图7描述在没有接触层和具有接触层这两种情况下源极9和漏极10之间电流。图6示意性地描述了没有任何接触层时电极之间的电流；而图7描述了在具有接触层7和8的布置中源极9和漏极10之间的电流。即，在图6中，通过部分地蚀刻阻挡层5和盖层6，但是不蚀刻沟道层4以挖出凹槽121和122，从而形成源极9和漏极10。因此，凹槽121和122的底部在阻挡层5中。将图6中源极9和漏极10之间的距离L1和图7中源极9和漏极10之间的距离L2设为彼此相等。在图7中，将接触层7和8的长度与阻挡层5的长度设定为3:4，其中接触层的长度为与电极9和10间的边缘到阻挡层5的边缘的长度；即，阻挡层5的长度为电极9和10之间距离的40％。
在图6所示的常规方案的半导体堆叠体S1中，电流在沟道层4内从漏极10流动到源极9；而在图7所示的实施方案的半导体堆叠体S2中，电流在接触层7和8以及沟道层4中流动。因为沟道层4由i型GaN制成，即，有意地未掺杂有掺杂剂，而接触层7和8由n型GaN制成，所以接触层7和8的薄层电阻可以为(例如)约100欧姆/平方，而沟道层4的薄层电阻为(例如)约400欧姆/平方。因此，图7所示的本实施方案中的半导体堆叠体S2可以降低电极9和10之间的电阻，这意味着相比于由图6所示的半导体堆叠体S1得到的HEMT，由图7所示的半导体堆叠体S2获得的HEMT 1可以降低沟道层4中从电极9和10到2DEG的接触电阻。
因此，如上所述，本实施方案的HEMT 1设置有由n型GaN制成的接触层21和22，其通过使用氮气(N2)作为载气在低于1000℃的温度下选择性地生长。这种选择性地生长氮化物半导体层的工艺能够使生长的层的厚度均匀。此外，进行选择性生长以填充盖层6、阻挡层5和沟道层4的一部分中形成的凹槽21和22；即，接触层7和8的底部位于沟道层4中，这不仅能够有效地降低源极9和漏极10的接触电阻，还能够有效地降低沟道层4中从这些电极9和10到2DEG的接入电阻。
可以通过使用TEG作为镓(Ga)的源气体的n型GaN来生长接触层7和8，其可以有效地降低生长层中的碳浓度，即使在低于1000℃的温度下生长时也是如此，其中在接触层7和8中碳相当于受体。可以由含硅(Si)的无机材料制成掩模31，含硅的无机材料通常为氮化硅(SiN)和/或氧化硅(SiO2)。相比于通过使用氟酸溶解掩模31的剥离工艺来除去残留物43a的情况，碱性蚀刻剂可以除去掩模31上残留的残留物43a，这可以抑制残留物43a重新附着到生长的接触层7和8上。
在一个变型中，当阻挡层5包含铟(In)时，接触层7和8的选择性生长可以优选在低于800℃的温度下进行，以抑制阻挡层5中以及阻挡层5和沟道层4之间的界面中的晶体质量的降低。可以有效地在沟道层4中引入2DEG。
参照图8A，示出了在660℃下选择性地生长GaN层之后GaN层的表面和掩模上的残留物的照片，其中区域82和区域83分别示出了选择性地生长的GaN层的表面和掩模的表面，并且两个区域82和83之间的边界81对应于掩模的边缘。第一区域82示出了与透过掩模31观察到的半导体堆叠体S的表面中的起伏相似的起伏，并且具有大量的阴影，但是阴影的差异(即，明暗之间的差异)变得小于图5A所示的第一区域52中出现的阴影的差异。图8B放大了第一区域82，其也示出了阴影，但是阴影的差异变得小于图5B所示的第一区域52中出现的阴影的差异。而且，相比于图5A所示的第二区域53，图8A所示的第二区域83产生许多残留物83a，这意味着进一步缩短了源材料(Ga和N)的迁移长度，并且提高了掩模31上的源材料彼此结合的比例。
为了降低接触层7和8的接触电阻，有效的是半导体材料的带隙能量小于沟道层4的带隙能量。例如，当沟道层4由GaN制成时，含铟(In)的氮化物半导体材料，如n型InGaN、n型InN等可以有效地降低接触电阻。然而，此类含In的氮化物半导体材料不可避免地将硅(Si)的掺杂密度限制为至多5×1019cm-3。对于Si的最大掺杂密度的这种限制也适用于GaN。然而，另一种氮化物半导体材料，即氮化铝镓(AlGaN)，似乎没有这种受限的Si掺杂浓度。具体而言，AlGaN层中Si的掺杂密度可以为1×1020cm-3以上。即，使用掩模31在凹槽21和22内选择性地生长的接触层7和8可以由掺杂有Si的n型AlGaN制成，Si的掺杂密度为高于5×1019cm-3但低于1×1021cm-3。这是因为铝(Al)和硅(Si)之间以及镓(Ga)和硅(Si)之间的原子直径不同。前者Al和Si之间的原子直径差异小于后者Ga和Si之间的原子直径差异。因此，取代到铝(Al)位点的硅(Si)原子比取代到镓(Ga)或铟(In)位点的硅(Si)原子更稳定。
此外，AlGaN和GaN之间的晶格常数的差异小于InGaN和GaN之间的晶格常数的差异。因此，当凹槽21和22的底部位于GaN沟道层4中时，相比于在凹槽21和22内选择性地生长的InGaN接触层，在凹槽21和22内选择性地生长的AlGaN接触层7和8可以提高晶体质量。因此，与InGaN接触层相比，AlGaN接触层显示出对其中产生的裂缝的耐受性。此外，铝(Al)组分小于10％的AlGaN接触层可以有效地防止在接触层7和8与沟道层4之间的界面中引入2DEG，因为Al组分小于10％可以进一步使AlGaN接触层和GaN沟道层之间的晶格常数差异变小，这可以进一步限制选择性地生长的AlGaN接触层产生裂缝。
将参照附图研究AlGaN接触层7和8的表面形态，其中图9A为示出第一区域92中(即，在凹槽内)选择性地生长的AlGaN接触层的表面和掩模31的表面的照片，其中使用TMG、TMA和氨气(NH3)分别作为镓(Ga)、铝(Al)和氮(N)的源材料，伴有硅烷(SiH4)作为Si的源材料，在800℃和100托(133kPa)下生长AlGaN层。生长的AlGaN层的铝(Al)组分为5％。
图9A示出了边界91以及由边界91划分的第一区域92和第二区域93。第一区域92为选择性生长区域，而第二区域93为凹槽之外的区域。在第一区域92的表面上出现了大量的起伏，其类似于图5A和图8A所示的那些透过掩模31观察到的半导体堆叠体S的表面出现的起伏。图9B放大了第一区域92的表面，其也显示出基本上没有阴影但是有起伏。图9A所示的第二区域93似乎显示出没有残留物，但如图9A所示，许多残留物93a累积在掩模31的远离其边缘的部分中，使得残留物93a不被视为单独的图案。
因此，与具有n型GaN接触层的HEMT相比，n型AlGaN接触层7和8可以提高HEMT 1的质量。图10A示出了n型GaN层的表面，而图10B示出了n型AlGaN层的表面，所述n型GaN层和n型AlGaN层均为使用氮气(N)作为载气在凹槽内选择性地生长的层。如图10A和图10B所示，图10B所示的选择性地生长的AlGaN层的表面中可以产生更多凹坑；而图10A所示的GaN层的表面基本上没有产生凹坑。许多凹坑可以相当于使生长的层的表面变宽，其可以降低在生长的层上形成的电极的接触电阻。
已经出于说明和描述的目的提供了本发明的具体实施方案的前述描述。其并非旨在穷举或将本发明限制为所公开的精确形式，并且显然根据上述教导可以作出许多修改和变化。例如，实施方案的HEMT 1在阻挡层5上设置有盖层6；但是HEMT 1可以省略盖层6。而且，半导体堆叠体S还可以包括缓冲层3、沟道层4、阻挡层5和盖层6之外的其他层。因此，对实施方案进行选择和描述是为了最好地说明本发明的原理，从而使本领域的其他技术人员能够最好地利用本发明和各种实施方案，可以预期适于特定用途的各种实施方式和各种修改。本发明的范围旨在由所附权利要求及其等同物限定。
Claims (12)
1.一种形成主要由氮化物半导体材料制成的半导体器件的工艺，包括以下步骤：
在衬底上依次生长包括沟道层和阻挡层的半导体堆叠体，衬底上的所述沟道层由氮化镓(GaN)制成；
对所述半导体堆叠体上的掩模进行图案化，所述掩模由含硅(Si)的无机材料制成；
使用所述掩模对所述阻挡层的一部分和所述沟道层的一部分进行蚀刻，以在所述半导体堆叠体中形成凹槽；
使用氮气(N2)作为载气，在最高1000℃的温度下选择性地在所述掩模上、所述凹槽内生长接触层；
用碱性蚀刻剂除去形成在所述掩模上的残留物；
然后再除去所述掩模。
2.根据权利要求1所述的工艺，
其中生长所述接触层的步骤在低于800℃的温度下进行。
3.根据权利要求2所述的工艺，
其中所述接触层为掺杂有硅(Si)的氮化镓(GaN)，其中硅的掺杂密度为5×1019cm-3至5×1020cm-3。
4.根据权利要求1所述的工艺，
其中所述接触层为掺杂有硅的氮化铟(InN)和氮化铟镓(InGaN)中的一者，其中硅的掺杂密度为5×1019cm-3至5×1020cm-3。
5.根据权利要求1所述的工艺，
其中所述接触层为掺杂有硅的氮化铝镓(AlGaN)，其中硅的掺杂密度为至少1×1020cm-3。
6.根据权利要求5所述的工艺，
其中所述接触层的铝(Al)组分小于10％。
7.根据权利要求1所述的工艺，
其中生长所述接触层的步骤使用三乙基镓(TEG)作为镓(Ga)的源材料。
8.根据权利要求1所述的工艺，
其中所述接触层具有n型传导，并且
其中生长所述接触层的步骤包括供应硅烷(SiH4)作为n型掺杂剂的源气体的步骤。
9.根据权利要求1所述的工艺，
其中生长所述接触层的步骤在所述掩模上留下残留物。
10.根据权利要求9所述的工艺，
其中除去所述残留物的步骤包括在60℃下，将所述半导体堆叠体浸入到含有氢氧化铵、过氧化氢和水的溶液中的步骤。
11.根据权利要求1所述的工艺，
其中当所述掩模由含硅(Si)的无机材料制成时，
除去所述掩模的步骤包括将所述掩模浸入到氟酸中以除去所述掩模的步骤。
12.根据权利要求1所述的工艺，
其中所述半导体堆叠体还包括位于其顶部的盖层，并且
其中蚀刻步骤还包括对位于所述半导体堆叠体的顶部的所述盖层进行部分地蚀刻的步骤。
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