CN117038723A - 一种半导体器件及其制备方法 - Google Patents

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Abstract

本申请属于半导体技术领域，公开了一种半导体器件及其制备方法，所述半导体器件包括衬底；设置于衬底上的外延结构；并列设置于外延结构上的第一InAlGaN层、第一区域和第二区域，第一区域和第二区域无接触；设置于第一InAlGaN层上的第二InAlGaN层、设置于第一区域的第二InAlGaN层、设置于第二区域的第二InAlGaN层，第一InAlGaN层上的第二InAlGaN层、第一区域的第二InAlGaN层和第二区域的第二InAlGaN层相同；第一InAlGaN层的厚度大于第二InAlGaN层的厚度，第一区域的第二InAlGaN层和第二区域的第二InAlGaN层为欧姆接触电极所在的区域。本申请提供的半导体器件，通过In、Al组分组成的第一InAlGaN层作为势垒层，使其与外延结构之间具有高密度的二维电子气，设置双InAlGaN层用于制备欧姆接触电极，具有较低的欧姆接触电阻。

Description

一种半导体器件及其制备方法
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件及其制备方法。
背景技术
由氮化镓(GaN)材料制备的高电子迁移率晶体管(HEMT，Highelectronmobilitytransistor)因具有更大的禁带宽度、更强的击穿电压、更高的电子迁移率、更高的电子饱和速率以及更高密度的二维电子气等优势，使得其更适合制备高功率器件，即使在频率更高的K波段、V波段和W波段里，由氮化镓(GaN)材料制备的HEMT也是最有可能成为高功率器件的研究方向。
随着高功率器件使用频率的提升，基于氮化镓的器件功率密度会出现下降，因此在K波段，V波段及W波段等高频应用领域，如何实现更高的功率密度将成为决定器件外延结构的最重要因素。
目前有一种能在高频应用领域实现高功率密度的氮化镓器件，该氮化镓器件依次包括：衬底、外延结构、势垒层以及与势垒层并列的两个n型掺杂GaN层，氮化镓器件的欧姆接触电极制备于n型掺杂GaN层，以降低氮化镓器件的欧姆接触电阻来提高氮化镓器件的功率密度，然而，该氮化镓器件的问题在于：1.制备n型掺杂GaN层时，势垒层上需要生长保护层，并在n型掺杂GaN层制备完后将保护层刻蚀掉，刻蚀过程容易在势垒层上产生过度刻蚀从而降低氮化镓器件的可靠性，并增加氮化镓器件的电流崩塌效应所引起的电流下降和功率密度下降；2.两个n型掺杂GaN层在相应的两个区域使用同一工艺制备，但不同的氮化镓器件，两个n型掺杂GaN层的制备区域面积可能不同，而在同一工艺下制备面积不同的两个n型掺杂GaN层将难以控制制备出的两个n型掺杂GaN层的厚度和形貌相同，导致产品良率大幅降低甚至是无法实现产品的量产工艺。
发明内容
鉴于以上问题，本申请实施例提供一种半导体器件及其制备方法，以解决上述技术问题。
第一方面，本申请实施例提供了一种半导体器件，包括：
衬底；
设置于衬底上的外延结构；
并列设置于外延结构上的第一InAlGaN层、第一区域和第二区域，第一区域和第二区域无接触；
设置于第一InAlGaN层上的第二InAlGaN层、设置于第一区域的第二InAlGaN层、设置于第二区域的第二InAlGaN层，第一InAlGaN层上的第二InAlGaN层、第一区域的第二InAlGaN层和第二区域的第二InAlGaN层相同；
其中，第一InAlGaN层的厚度大于所述第二InAlGaN层的厚度，第一区域的第二InAlGaN层和第二区域的第二InAlGaN层为欧姆接触电极所在的区域。
在一些实施例中，第一InAlGaN层的元素组成如式(1)所示：
Inx1Aly1Gaz1N(1)
其中，0＜x1≤0.2，0.5≤y1＜1，z1≠0，且x1+y1+z1＝1。
在一些实施例中，第二InAlGaN层的元素组成如式(2)所示：
Inx2Aly2Gaz2N(2)
其中，0.38≤x2＜1，y2≠0，z2≠0，且x2+y2+z2＝1。
在一些实施例中，第二InAlGaN层包括非掺杂的Inx2Aly2Gaz2N。
在一些实施例中，第二InAlGaN层包括n型掺杂的Inx2Aly2Gaz2N。
在一些实施例中，第一InAlGaN层的厚度为2nm至100nm。
在一些实施例中，第二InAlGaN层的厚度为1nm至90nm。
在一些实施例中，欧姆接触电极为半导体器件的源极或漏极。
在一些实施例中，本申请实施例提供的一种半导体器件，还包括：
设置于外延结构和第一InAlGaN层之间的AlN插入层。
在一些实施例中，外延结构包括：
设置于衬底上的缓冲层；
设置于缓冲层上的沟道层，沟道层远离缓冲层的一面具有二维电子气。
在一些实施例中，外延结构还包括：
设置于衬底和缓冲层之间的成核层。
在一些实施例中，成核层、缓冲层的材料为氮化物，沟道层的材料为氮化镓。
第二方面，本申请实施例提供了一种半导体器件制备方法，包括：
在衬底上生长外延结构；
在外延结构上生长第一InAlGaN层，刻蚀第一InAlGaN层以形成第一区域和第二区域；
在第一InAlGaN层上、第一区域和第二区域生长第二InAlGaN层。
在一些实施例中，在衬底上生成外延结构的步骤之后，在外延结构上生长第一InAlGaN层的步骤之前，还包括：
在外延结构上生长AlN插入层。
本申请实施例提供一种半导体器件及其制备方法，具体而言，该半导体器件包括：衬底；设置于衬底上的外延结构；并列设置于外延结构上的第一InAlGaN层、第一区域和第二区域，第一区域和第二区域无接触；设置于第一InAlGaN层上的第二InAlGaN层、设置于第一区域的第二InAlGaN层、设置于第二区域的第二InAlGaN层，第一InAlGaN层上的第二InAlGaN层、第一区域的第二InAlGaN层和第二区域的第二InAlGaN层相同；其中，第一区域的第二InAlGaN层和第二区域的第二InAlGaN层为欧姆接触电极所在的区域。本申请实施例提供的半导体器件，在半导体器件的外延结构上仅生长两层InAlGaN层就能直接制备欧姆接触电极，结构简单，相比于传统的氮化镓器件，大幅度降低了氮化镓器件的工艺成本。本申请实施例的第一InAlGaN层为不同In、Al组分组成的InAlGaN势垒层，与外延结构之间具有高密度的二维电子气，第二InAlGaN层同时生长在第一InAlGaN层上、第一区域和第二区域，避免了第一区域和第二区域可能因为面积不同、生长工艺相同引起第一区域的第二InAlGaN层和第二区域的第二InAlGaN层不同的问题。第一区域和第二区域的第二InAlGaN层用于后续制备欧姆接触电极，以降低半导体器件的欧姆接触电阻，且第一区域和第二区域的第二InAlGaN层制备完成后不需要过度刻蚀，避免了过度刻蚀引起的半导体器件的可靠性下降，以及避免了加重电流崩塌效应所引起的电流密度和功率密度的下降。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了一种半导体器件制备方法的流程图。
图2示出了本申请实施例提供的一种半导体器件的结构示意图。
图3示出了本申请实施例提供的一种半导体器件的结构示意图。
图4示出了本申请实施例提供的一种半导体器件的结构示意图。
图5示出了本申请实施例提供的一种半导体器件制备方法的流程图。
图6示出了本申请实施例提供的一种半导体器件制备方法的流程图。
具体实施方式
为了使本技术领域的人员更好地理解本申请的方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例中，需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
可以理解的是，在本申请实施例的描述中，“示例性的”“例如”或者“举例来说”等词用于表示做例子、例证或说明。本申请实施例中被描述为“示例性的”“例如”或者“举例来说”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”“例如”或者“举例来说”等词旨在以具体方式呈现相关概念。
由氮化镓(GaN)与铝镓氮(AlGaN)等同族宽禁带化合物半导体组成的异质结制备的高电子迁移率晶体管(HEMT，Highelectronmobilitytransistor)具有更大的禁带宽度、更高的击穿电压、更高的电子迁移率、更高的电子饱和速率以及高密度的二维电子气，基于此，该HEMT器件更适合作为高功率密度器件。如射频功率放大器等，基于氮化镓的射频功率放大器作为新一代半导体技术已成为公认的下一代通信高端器件的替代技术。广泛应用于5G频段。
在频率更高的K波段，V波段及W波段里，氮化镓器件也是最有可能成为射频功率放大器的器件方向。然而，随着功率放大器器件使用频率的提升，无论是基于氮化镓、砷化镓、磷化铟的器件，还是基于硅的CMOS器件和基于硅锗合金的器件，其功率密度都会随着使用频率的提升而出现下降。因此在K波段，V波段及W波段等高频应用领域，如何实现更高的功率密度将成为决定器件外延结构的最重要因素。
对于氮化镓器件，为了实现更高的功率密度，就需要提高器件的电流密度，提高电流密度的一个方向是降低欧姆接触电阻，图1示出了一种半导体器件制备方法的流程图，如图1所示，目前氮化镓器件降低欧姆接触电阻的工艺流程包括：首先在衬底上依次外延生长成核层、缓冲层、沟道层和势垒层，然后该势垒层上生长2次外延阻挡层，接下来刻蚀部分2次外延阻挡层，以及继续刻蚀部分势垒层，然后通过2次外延工艺在刻蚀区域生长n型GaN层，最后再刻蚀掉剩余的2次外延阻挡层，其中，如图1所述的n型GaN层为制备欧姆接触电极的区域。根据图1所述的工艺流程所制备的氮化镓器件的问题在于：1.最后再刻蚀剩余的2次外延阻挡层时可能会在势垒层上产生过度刻蚀，或对势垒层表面造成刻蚀损伤从而增加氮化镓器件的电流崩塌效应所引起的电流密度及功率密度下降，同时大幅降低半导体器件的可靠性；2.n型GaN层仅在第一次刻蚀的两个区域通过相同工艺进行生长，然而当两个区域的面积不同时，就会导致两个区域生长n型GaN层的速度不同，最终生长出来的两个n型GaN层有区别，进而导致氮化镓器件的产品良率较低，甚至于无法实现低成本的量产技术。
应当明确，半导体器件的源极和漏极可以由金属材料制成，其和半导体器件的外延结构(半导体材料制成)之间必须实现欧姆接触。欧姆接触电阻是半导体器件的源极和漏极之间电阻的重要组成部分，其对半导体器件的性能具有重要影响。其中，欧姆接触电阻是指电子在从金属流向半导体，或从半导体流向金属时，所遇到的电阻。具体而言，半导体与金属之间具有较高势垒，当半导体掺杂浓度很高时，电子可借隧道效应穿过势垒，从而形成较低阻值的欧姆接触。该较低阻值即为欧姆接触电阻。源极和漏极可以分别为欧姆接触电极。即本申请实施例中，两个欧姆接触电极分别为源极和漏极，此外，在下文的描述中，当源极和漏极没有特别区分时，它们可以被简称为欧姆接触电极。
本申请实施例提供了一种半导体器件，其包括衬底(substrate)、设置于衬底上的外延结构、并列设置于外延结构上的第一InAlGaN层、第一区域和第二区域、设置于第一InAlGaN层上的第二InAlGaN层、设置于第一区域的第二InAlGaN层、设置于第二区域的第二InAlGaN层；具体地，第一区域和第二区域无接触，第一InAlGaN层的厚度大于第二InAlGaN层的厚度，第一InAlGaN层上的第二InAlGaN层、第一区域的第二InAlGaN层和第二区域的第二InAlGaN层相同，对于半导体工艺，第一InAlGaN层上的第二InAlGaN层、第一区域的第二InAlGaN层和第二区域的第二InAlGaN层相同通常表示厚度相同，第一区域的第二InAlGaN层和第二区域的第二InAlGaN层为欧姆接触电极所在的区域。该半导体器件中，外延结构上仅生长两层InAlGaN层就能直接制备欧姆接触电极，结构简单，相比于如图1所示的氮化镓器件，大幅度降低了氮化镓器件的工艺成本。第一InAlGaN层为不同In、Al组分组成的InAlGaN势垒层，与外延结构之间具有高密度的二维电子气，第二InAlGaN层同时生长在第一InAlGaN层上、第一区域和第二区域，避免了如图1所示的两个制备区域的面积不同、生长工艺相同导致难以控制的两个区域的生长结果不同的问题。第一区域和第二区域的第二InAlGaN层用于后续制备欧姆接触电极，以降低半导体器件的欧姆接触电阻，且第一区域和第二区域内的第二InAlGaN层制备完成后不需要过度刻蚀，避免了过度刻蚀引起的器件电流崩塌效应所引起的电流密度及功率密度下降，以及避免了过度刻蚀引起的器件可靠性下降等问题。
本申请实施例提供的半导体器件可以应用于基于氮化镓材料的通信设备或其他射频功率放大器件等，需要说明的是，前文仅对本申请实施例提供的半导体器件的应用范围进行示例说明，并非限定。本申请实施例不限定半导体器件的应用范围。
以下结合附图对本申请实施例提供的半导体器件进行说明。
图2示出了本申请实施例提供的一种半导体器件的结构示意图，如图2所示，半导体器件包括衬底10。衬底10是指用于半导体外延生长的基板晶圆。在衬底10上进行半导体的外延(epitaxy)，以生长外延结构。衬底10具有支撑外延结构以及改善外延结构特性的作用。衬底10包括但不限于蓝宝石衬底、碳化硅衬底、氮化镓衬底、氮化铝衬底、金刚石衬底或者硅衬底。参阅图2，本申请实施例中，将垂直于衬底10的上表面(或下表面)的方向称为竖直方向，将平行于衬底10的上表面(或下表面)的方向称为水平方向。
如图2所示，半导体器件还包括设置于衬底10上的外延结构20，外延结构20还可以称为外延层，指通过外延工艺，沉积到衬底10上的半导体层。
在一些实施例中，外延结构20可以包括缓冲层22和沟道层23。缓冲层22设置于衬底10上；沟道层23设置于缓冲层22上。
在一些实施例中，缓冲层22的材料为氮化物，优选为相同或不同组分的AlnGa1-nN，n的取值范围包括0至1，沟道层23的材料为GaN，可选地，沟道层23的材料还可以为AlGaN、InAlGaN、AlN中的至少一种，
在一些实施例中，缓冲层22的厚度为300nm至2000nm，在一个示例中，缓冲层22的厚度为300nm；在一个示例中，缓冲层22的厚度为700nm；一个示例中，缓冲层22的厚度为100nm；在一个示例中，缓冲层22的厚度为1500nm；在一个示例中，缓冲层22的厚度为1800nm；在一个示例中，缓冲层22的厚度为2000nm，应当明确，本文所述示例仅作为一种说明，不限定缓冲层22的具体厚度。
在一些实施例中，沟道层23的厚度为5nm至100nm，在一个示例中，沟道层23的厚度为5nm；在一个示例中，沟道层23的厚度为10nm；在一个示例中，沟道层23的厚度为20nm；在一个示例中，沟道层23的厚度为40nm；在一个示例中，沟道层23的厚度为60nm；在一个示例中，沟道层23的厚度为80nm；在一个示例中，沟道层23的厚度为90nm；在一个示例中，沟道层23的厚度为100nm，应当明确，本文所述示例仅作为一种说明，不限定沟道层23的具体厚度。
在一些实施例中，外延结构20还可以包括成核层21。其中，成核层位于缓冲层22和衬底10之间，用于缓解衬底10与外延结构20之间的晶格应力。
在一些实施例中，成核层21的材料为氮化物，可选地，成核层的材料可以为氮化铝、氮化铝镓、氮化镓等氮化物，其中，成核层的材料优选为氮化铝；根据衬底材料的不同，成核层21的厚度也将不同。但应当明确，本文所述示例仅作为一种说明，但并不限定成核层21的材料为氮化物，事实上，成核层用于缓解衬底和外延结构之间的晶格应力，在此基础上，有些非氮化物也能实现该功能，则该非氮化物也能作为成核层的材料。
如图2所示，半导体器件还包括设置于外延结构20上的第一InAlGaN层30，第一InAlGaN层30为InAlGaN材料形成的势垒层，第一InAlGaN层30和沟道层23之间形成有二维电子气(two-dimensionalelectrongas，2DEG)，具体地，二维电子气位于沟道层23靠近第一InAlGaN层30的一面。
作为一种实施方式，具体而言，缓冲层22可以自发发生极化，或在应力作用下发生极化，从而在缓冲层22靠近第一InAlGaN层30的一侧产生二维电子气。其中，二维电子气也可以称为沟道电子，可以沿着缓冲层22的长度方向(水平方向)移动，从而可以导通源极和漏极。二维电子气所在的区域可以称为沟道。沟道和缓冲层22位于沟道上的部分可以称为沟道层23。
在一些实施例中，第一InAlGaN层30的元素组成如式(1)所示：
Inx1Aly1Gaz1N(1)
其中，0＜x1≤0.2，0.5≤y1＜1，z1≠0，且x1+y1+z1＝1。在一个示例中，第一InAlGaN层30的元素组成可以为：In0.2Al0.5Ga0.3N；在一个示例中，第一InAlGaN层30的元素组成还可以为：In0.1Al0.6Ga0.3N；在一个示例中，第一InAlGaN层30的元素组成还可以为：In0.2Al0.7Ga0.1N；应当明确，第一InAlGaN层30的元素组成不限于示例所述的三种，第一InAlGaN层30中，Al的比例大于50％，In的比例小于20％，且In、Al、Ga的比例不为0即可。
在一些实施例中，第一InAlGaN层30的厚度为2nm至100nm，在一个示例中，第一InAlGaN层30的厚度为2nm；在一个示例中，第一InAlGaN层30的厚度为20nm；在一个示例中，第一InAlGaN层30的厚度为70nm；在一个示例中，第一InAlGaN层30的厚度为100nm，应当明确，本文所述示例仅作为一种说明，不限定第一InAlGaN层30的具体厚度。
作为实施例的一个示例，第一InAlGaN层30中，In元素的质量占比不超过Inx1Aly1Gaz1N的20％，Al元素的质量占比超过Inx1Aly1Gaz1N的50％；作为实施例的另一个示例，第一InAlGaN层30中，In元素的原子数目占比不超过Inx1Aly1Gaz1N的20％，Al元素的原子数目占比超过Inx1Aly1Gaz1N的50％；作为实施例的另一个示例，第一InAlGaN层30中，包括交错堆叠的In层、Al层和GaN层，In层的总厚度占比不超过第一InAlGaN层30厚度的20％，Al层的总厚度占比超过第一InAlGaN层30厚度的50％。本文分别以质量比例、原子数目比例、厚度比例示例说明了第一InAlGaN层中各元素之间的关系，但应当明确第一InAlGaN层30中各元素之间的关系不限于此三种，在其他示例中，还可以采用其他量化方式来表示第一InAlGaN层30中各元素之间的关系，在此不再一一说明。
本申请实施例中，势垒层由Inx1Aly1Gaz1N组成，基于Inx1Aly1Gaz1N中各元素的组成关系，所以势垒层的禁带宽度大于氮化镓的禁带宽度，从而可以在氮化镓沟道里形成二维电子气以及形成该二维电子气的密度更高。
如图2所示，半导体器件还包括设置于外延结构20上，与第一InAlGaN层30并列的第一区域41和第二区域42，第一区域41和第二区域无接触。第一区域41、第二区域42以及第一InAlGaN层30上用于通过2次外延工艺制备新的外延层，其中，第一区域41和第二区域42上制备的新外延层用于后续源极、漏极的制备，第一InAlGaN层30上制备的新的外延层用于后续栅极的制备。具体地，第一区域41和第二区域42无接触使得半导体器件包括两种结构。一种结构如图2所示，第一区域41和第二区域42经第一InAlGaN层30隔离，且第一区域41和第二区域42远离第一InAlGaN层30的一侧为空；另一种结构如图3所示，图3示出了本申请实施例提供的一种半导体器件的结构示意图，第一区域41和第二区域42的两侧均与第一InAlGaN层30接触。
本申请实施例提供的半导体器件，第一InAlGaN层上、第一区域和第二区域均通过2次外延工艺生长新的外延层，避免了如图1所示的两个制备区域的面积不同、生长工艺相同导致难以控制的两个区域的生长结果不同的问题。
如图2、图3所示，半导体器件还包括第二InAlGaN层50，第二InAlGaN层50设置于第一InAlGaN层30上，以及设置在第一区域41和第二区域42上，具体而言，第二InAlGaN层50通过2次外延工艺生长，且覆盖半导体器件的表面，因此，第一InAlGaN层30上的第二InAlGaN层50、第一区域41上的第二InAlGaN层50、第二区域上的第二InAlGaN层50相同，包括第二InAlGaN层50的厚度、第二InAlGaN层各元素的组分等均相同；
在一些实施例中，第二InAlGaN层50的元素组成如式(2)所示：
Inx2Aly2Gaz2N(2)，其中，0.38≤x2＜1，y2≠0，z2≠0，且x2+y2+z2＝1。
在一个示例中，第二InAlGaN层50的元素组成可以为：In0.38Al0.42Ga0.2N；在一个示例中，第二InAlGaN层50的元素组成还可以为：In0.5Al0.2Ga0.3N；在一个示例中，第二InAlGaN层50的元素组成还可以为：In0.6Al0.3Ga0.1N；应当明确，第二InAlGaN层50的元素组成不限于示例所述的三种，第二InAlGaN层50中，In的比例大于38％，Al、Ga的比例不为0即可。
在一些实施例中，第二InAlGaN层50的厚度为1nm至90nm，在一个示例中，第二InAlGaN层50的厚度为1nm；在一个示例中，第二InAlGaN层50的厚度为10nm；在一个示例中，第二InAlGaN层50的厚度为60nm；在一个示例中，第二InAlGaN层50的厚度为90nm，应当明确，本文所述示例仅作为一种说明，不限定第二InAlGaN层50的具体厚度。
作为实施例的一个示例，第二InAlGaN层50中，In元素的质量占比超过Inx2Aly2Gaz2N的38％；作为实施例的另一个示例，第二InAlGaN层50中，In元素的原子数目占比超过Inx2Aly2Gaz2N的38％；作为实施例的另一个示例，第二InAlGaN层50中，包括交错堆叠的In层、Al层和GaN层，In层的总厚度占比超过第二InAlGaN层50厚度的38％。本文分别以质量比例、原子数目比例、厚度比例示例说明了第二InAlGaN层50中各元素之间的关系，但应当明确第二InAlGaN层50中各元素之间的关系不限于此三种，其他示例中，还可以采用其他量化方式来表示第二InAlGaN层50中各元素之间的关系，在此不再一一说明。
在一些实施例中，第二InAlGaN层的厚度始终大于第一InAlGaN层的厚度。
本申请实施例中，第一InAlGaN层作为势垒层，在第一InAlGaN层上、第一区域上、第二区域上通过2次外延工艺形成第二InAlGaN层，基于第二InAlGaN层中各元素的组成关系，第二InAlGaN层的禁带宽度小于氮化镓的禁带宽度，在该第二InAlGaN层上制备的欧姆接触电极能形成低欧姆接触电阻的欧姆接触；进一步地，第二InAlGaN层同时生长在第一InAlGaN层上、第一区域和第二区域，相比于如图1所示的氮化镓器件，不会出现用于制备源极和漏极的两个区域因面积不同引起的生长结果不能控制的问题；进一步地，第一区域和第二区域的第二InAlGaN层制备完成后不需要刻蚀，相比于如图1所示的氮化镓器件，避免了过度刻蚀阻挡层引起的电流崩塌效应加重并造成电流密度的下降。
在一些实施例中，如图2、图3所示的半导体器件，第二InAlGaN层50的材料为非掺杂的Inx2Aly2Gaz2N。
在另一些实施例中，如图2、图3所示的半导体器件，第二InAlGaN层50的材料还可以为n型掺杂的Inx2Aly2Gaz2N。
本申请实施例提供的半导体器件，相比于如图1所示的半导体器件只能生长n型掺杂的GaN层，本申请实施例设置有禁带宽度不同的两个InAlGaN层，基于宽禁带的第一InAlGaN层，窄禁带的第二InAlGaN层根据不同涉及需求，既可以选择非掺杂的Inx2Aly2Gaz2N，还可以选择n型掺杂的Inx2Aly2Gaz2N。
图4示出了本申请实施例提供的一种半导体器件的结构示意图，如图4所示，半导体器件还包括AlN插入层60，设置于外延结构20和第一InAlGaN层30之间。AlN插入层60用于缓和外延结构20和第一InAlGaN层30之间存在的晶格失配，以提升外延结构20和第一InAlGaN层30之间的二维电子气的电子迁移率，从而提升电流密度并最终实现提升功率密度。
在一些实施例中，AlN插入层60设置于沟道层23和第一InAlGaN层30之间，以缓和沟道层23和第一InAlGaN层30之间存在的晶格失配，以提升外延结构20和第一InAlGaN层30之间的二维电子气的电子迁移率，从而提升电流密度并最终实现提升功率密度。
作为一种实施方式，在一个示例中，半导体器件依次包括衬底10、缓冲层22、沟道层23、AlN插入层60、第一InAlGaN层30、第二InAlGaN层50；在一个示例中，半导体器件依次包括衬底10、成核层21、缓冲层22、沟道层23、AlN插入层60、第一InAlGaN层30、第二InAlGaN层50。
在一些实施例中，AlN插入层60的厚度不超过2nm，在一个示例中，AlN插入层60的厚度为2nm；在一个示例中，AlN插入层60的厚度为1nm；在一个示例中，AlN插入层60的厚度为0.5nm，应当明确，本文所述示例仅作为一种说明，不限定AlN插入层60的具体厚度。
本申请实施例提供的半导体器件，设置AlN插入层以缓和外延结构20和第一InAlGaN层30之间存在的晶格失配，以提升外延结构20和第一InAlGaN层30之间的二维电子气的电子迁移率，从而提升电流密度并最终实现提升功率密度。
应当明确，本申请实施例中，各结构层的厚度指各结构层在半导体器件竖直方向上的高度。
可以理解的是，本申请实施例提供的半导体器件，还包括漏极、源极和栅极，漏极和源极通过第一区域的第二InAlGaN层和第二区域的第二InAlGaN层制备，栅极通过第一InAlGaN层上的第二InAlGaN层制备，本申请实施例提供的半导体器件，目的在于对漏极、源极和栅极之前的结构进行改进，因此对漏极、源极和栅极不再赘述。
本申请实施例还提供了一种半导体器件制备方法，图5示出了本申请实施例提供的一种半导体器件制备方法的流程图，如图5所示，该方法可包括如下步骤：
步骤501，提供一衬底，用于进行外延结构的生长。衬底具体可以参考图2所示实施例的介绍，此处不进行赘述。
步骤502，以步骤501提供的衬底为基板，在衬底上生长外延结构，外延结构的生长可以采用半导体外延工艺。
在一个说明性的示例中，可以通过化学气相沉积(chemicalvapor deposition，
CVD)，生长外延结构。
在一个说明性的示例中，可以依次在衬底上生长缓冲层、沟道层和势垒层。
在一个说明性的示例中，还可以在衬底上生长成核层，经过退火工艺后，依次在成核层上生长缓冲层、沟道层和势垒层。
应当明确，生长外延结构的具体过程可以参考现有技术的介绍，本申请不再多赘述。
步骤504，在外延结构上生长第一InAlGaN层。
在一个说明性的示例中，第一InAlGaN层的生长工艺流程与外延结构的生长工艺流程相同，具体而言，将不同比例的In、Al、Ga、N通过外延工艺得到Inx1Aly1Gaz1N，第一InAlGaN层的外延时生长温度可以为九百到一千一百度之间，其中，第一InAlGaN层可以与成核层、缓冲层、沟道层、势垒层均归类于外延结构，生长外延结构的具体过程可以参考现有技术的介绍，本申请不再多赘述。
步骤505，刻蚀第一InAlGaN层以形成无接触的第一区域和第二区域。
在一个说明性的示例中，第一InAlGaN层的刻蚀可以为干法刻蚀(ETCH)，干法刻蚀的具体过程可以参考现有技术的介绍，本申请不再多赘述。
步骤506，在第一InAlGaN层上、第一区域和第二区域生长第二InAlGaN层，本申请实施例中，生长第二InAlGaN层的工艺称为2次外延工艺，作为与生长外延结构的工艺进行区分，具体而言，半导体领域中，将成核层、缓冲层、沟道层、势垒层等结构层的生长工艺称为外延工艺或者称为1次外延工艺，作为区分，将在势垒层上生长的其他材料层的工艺成为2次外延工艺，2次外延工艺的具体过程可以参考现有技术的介绍，本申请不再多赘述。
在一个说明性的示例中，不同比例的In、Al、Ga、N通过2次外延工艺得Inx2Aly2Gaz2N，第二InAlGaN层的外延时生长温度可以为六百到八百五十度之间。
在一些实施例中，图6示出了本申请实施例提供的一种半导体器件制备方法的流程图，如图6所示，步骤502和步骤504之间还包括如下步骤：
步骤503，在外延结构上生长AlN插入层，其中，AlN插入层可以与成核层、缓冲层、沟道层、势垒层均归类于外延结构，因此通过外延工艺进行生长，生长外延结构的具体过程可以参考现有技术的介绍，本申请不再多赘述。
相比于如图1所示的氮化镓器件，本申请实施例提供的半导体器件和半导体器件制备方法具有极大优势，具体而言，包括：
1.如图1所示的氮化镓器件，生长n型掺杂型GaN层之前，需要在势垒层上生长2次外延阻挡层，通过2次外延生长n型掺杂型GaN层后，需要刻蚀势垒层上的2次外延阻挡层。
而本申请提供的半导体器件，直接在第一区域和第二区域以及第一InAlGaN层生长第二InAlGaN后，第一区域和第二区域的第二InAlGaN用于制备源极和漏极，减少了半导体器件的工艺步骤，降低了半导体器件的制备成本。
2.如图1所示的氮化镓器件，生长n型掺杂型GaN层后，需要刻蚀势垒层上的2次外延阻挡层，从而可能对势垒层造成刻蚀损伤，进而导致半导体器件的电流崩塌所引起的电流密度及功率密度下降幅度增加，同时引起的器件可靠性下降等问题。
而本申请提供的半导体器件，生长第二InAlGaN层后不需要执行刻蚀工艺，通过完全取消刻蚀工艺改善半导体器件的可靠性，以及因为取消了刻蚀工艺，因此不会加重电流崩塌效应所引起的电流密度下降，基于此，本申请提供的半导体器件在应力条件下器件的电流密度和功率密度可以提升10％—20％。并且因为刻蚀而引起的可靠性问题能减少50％—100％。
3.如图1所示的氮化镓器件，仅仅在两个n型掺杂型GaN层区域生长n型掺杂型GaN层，导致根据两个n型掺杂型GaN层区域的面积不同，通过2次外延工艺生长2个n型掺杂型GaN层的速度将出现很大幅度的变化的问题，进而很难控制不同面积产生相同两个n型掺杂型GaN层的速度，造成半导体器件的良率较低，难以实现低成本的量产技术。
而本申请提供的半导体器件，直接在第一区域和第二区域以及第一InAlGaN层上生长第二InAlGaN层，避免了如图1所示的情况，进而使生长第二InAlGaN层的良率提升50％—150％。
可以理解的是，以上实施例仅用以说明本申请的技术方案，而对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应视为本申请的保护范围。

Claims (14)

1.一种半导体器件，其特征在于，包括：
衬底；
设置于所述衬底上的外延结构；
并列设置于所述外延结构上的第一InAlGaN层、第一区域和第二区域，所述第一区域和所述第二区域无接触；
设置于所述第一InAlGaN层上的第二InAlGaN层、设置于所述第一区域的所述第二InAlGaN层、设置于所述第二区域的所述第二InAlGaN层，所述第一InAlGaN层上的所述第二InAlGaN层、所述第一区域的所述第二InAlGaN层和所述第二区域的所述第二InAlGaN层相同；
其中，所述第一InAlGaN层的厚度大于所述第二InAlGaN层的厚度，所述第一区域的所述第二InAlGaN层和所述第二区域的所述第二InAlGaN层为欧姆接触电极所在的区域。
2.如权利要求1所述的半导体器件，其特征在于，所述第一InAlGaN层的元素组成如式(1)所示：
Inx1Aly1Gaz1N(1)
其中，0＜x1≤0.2，0.5≤y1＜1，z1≠0，且x1+y1+z1＝1。
3.如权利要求1所述的半导体器件，其特征在于，所述第二InAlGaN层的元素组成如式(2)所示：
Inx2Aly2Gaz2N(2)
其中，0.38≤x2＜1，y2≠0，z2≠0，且x2+y2+z2＝1。
4.如权利要求3所述的半导体器件，其特征在于，所述第二InAlGaN层包括非掺杂的Inx2Aly2Gaz2N。
5.如权利要求3所述的半导体器件，其特征在于，所述第二InAlGaN层包括n型掺杂的Inx2Aly2Gaz2N。
6.如权利要求1所述的半导体器件，其特征在于，所述第一InAlGaN层的厚度为2nm至100nm。
7.如权利要求1所述的半导体器件，其特征在于，所述第二InAlGaN层的厚度为1nm至90nm。
8.如权利要求1所述的半导体器件，其特征在于，所述欧姆接触电极为所述半导体器件的源极或漏极。
9.如权利要求1所述的半导体器件，其特征在于，还包括：
设置于所述外延结构和所述第一InAlGaN层之间的AlN插入层。
10.如权利要求1至9任一项所述的半导体器件，其特征在于，所述外延结构包括：
设置于所述衬底上的缓冲层；
设置于所述缓冲层上的沟道层，所述沟道层远离缓冲层的一面具有二维电子气。
11.如权利要求10所述的半导体器件，其特征在于，所述外延结构还包括：
设置于所述衬底和所述缓冲层之间的成核层。
12.如权利要求11所述的半导体器件，其特征在于，所述成核层和所述缓冲层的材料为氮化物，所述沟道层的材料为氮化镓。
13.一种半导体器件制备方法，其特征在于，包括：
在衬底上生长外延结构；
在所述外延结构上生长第一InAlGaN层，刻蚀所述第一InAlGaN层以形成无接触的第一区域和第二区域；
在所述第一InAlGaN层上、所述第一区域和所述第二区域生长第二InAlGaN层。
14.如权利要求13所述的半导体器件制备方法，其特征在于，所述在衬底上生成外延结构的步骤之后，所述在所述外延结构上生长第一InAlGaN层的步骤之前，还包括：
在所述外延结构上生长AlN插入层。
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