CN107949913A - 固体摄像元件 - Google Patents

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Abstract

固体摄像元件具备P型的基板(11)和布线层(17)，基板(11)具备：N型半导体区域(12)，被配置于第1主面(S1)，从第1主面(S1)向第2主面(S2)的方向延伸；N型半导体区域(13)，被配置于第2主面(S2)与N型半导体区域(12)之间并与N型半导体区域(12)连接；P型半导体区域(14)，被配置于第2主面(S2)与像素(1)以及像素(2)的N型半导体区域(13)之间；N型阱(15)，被配置于像素(1)的N型半导体区域(12)与像素(2)的N型半导体区域(12)之间且第1主面(S1)；像素电路，被配置于N型阱(15)内；和像素间分离区域(32)，被配置于像素(1)的N型半导体区域(13)与像素(2)的N型半导体区域(13)之间。N型半导体区域(13)和P型半导体区域(14)形成雪崩倍增区域(AM)。

Description

固体摄像元件
技术领域
本公开涉及固体摄像元件，特别涉及对微弱的光进行检测的固体摄像元件。
背景技术
近年来，在医疗、生物、化学、监控、车载、放射线检测等多分支的领域，高灵敏度的照相机被利用。作为用于高灵敏度化的手段之一，使用雪崩/光电二极管(AvalanchePhotodiode；以下，也称为APD)。APD是通过使用雪崩击穿(Breakdown：击穿)来将通过光电变换而产生的信号电荷倍增来提高光的检测灵敏度的光电二极管。现在，通过使用APD，考虑一种即使微量光子数也能够检测的光子计数型的光检测器(专利文献1)以及高灵敏度图像传感器(专利文献2、专利文献3)。
在先技术文献
专利文献
专利文献1：国际公开第WO2008/004547号
专利文献2：国际公开第WO2014/097519号
专利文献3：JP特开2015-5752号公报
发明内容
-发明要解决的课题-
为了将APD形成于半导体基板内，需要在基板内形成高电场的区域。因此，在专利文献1中，实现了一种向基板的表面和背面之间施加高电压，产生雪崩击穿，由此能够进行光子的检测的光检测器。为了将这样的构造应用于固体摄像元件，需要将不进行高电压的施加的像素电路和施加高电压的APD分开制作，在配置像素电路的区域不能检测光、以及开口率降低所导致的灵敏度降低成为课题。因此，为了满足高开口率，如专利文献2所示，提出了将APD和像素电路制作于各个基板并接合的手法。然而，该手法由于难以微细化，因此存在难以得到高分辨率的课题。
在专利文献3中，APD形成于与CMOS像素电路相同的基板内。如专利文献3的第0044段所述那样，为了向第2掺杂区域和第3掺杂区域施加独立的偏置，使用第1掺杂区域或者第4掺杂区域来将第2掺杂区域和第3掺杂区域断开。然而，在该构造中，信号电荷容易泄露到相邻像素，产生串扰。特别地，若假定高亮度的被摄体写入到画面内的情况，则由于过剩的信号电荷从信号电荷饱和的像素漏出，使相邻的像素逐个饱和，因此饱和时的串扰也成为课题。
本公开的目的在于，提供一种满足高开口率，并且将雪崩/光电二极管和像素电路制作于同一半导体基板的固体摄像元件，即容易微细化并且也能够抑制串扰的固体摄像元件。
-解决课题的手段-
为了实现上述目的，本公开所涉及的一方式的固体摄像元件是一种固体摄像元件，具备包含第1像素以及与所述第1像素相邻的第2像素的像素阵列，所述像素阵列具备：第1导电型的基板，具有第1主面以及所述第1主面的相反侧且光入射的第2主面；和布线层，被配置在所述第1主面上，所述基板具备：第1半导体区域，分别针对所述第1像素以及所述第2像素形成，被配置于所述基板的内部，从所述第1主面向所述第2主面的方向延伸，并且是与所述第1导电型不同的第2导电型；第2半导体区域，分别针对所述第1像素以及所述第2像素形成，被配置于所述基板的内部且所述第2主面与所述第1半导体区域之间，与所述第1半导体区域连接，并且是所述第2导电型；第3半导体区域，被配置于所述基板的内部且所述第2主面与所述第1像素以及所述第2像素的所述第2半导体区域之间，是所述第1导电型；第1阱区，被配置于所述基板的内部且所述第1像素的所述第1半导体区域与所述第2像素的所述第1半导体区域之间，并且被配置于所述第1主面；像素电路，被配置于所述第1阱区内；和像素间分离区域，被配置于所述基板的内部且所述第1像素的所述第2半导体区域与所述第2像素的所述第2半导体区域之间，所述第2半导体区域和所述第3半导体区域形成雪崩倍增区域。
-发明效果-
根据本公开，能够实现一种满足高开口率、并且将雪崩/光电二极管和像素电路制作于同一半导体基板的固体摄像元件，即容易微细化并且也能够抑制串扰的固体摄像元件。
附图说明
图1是本公开的实施方式1所涉及的固体摄像元件的剖视图。
图2是本公开的实施方式1所涉及的固体摄像元件的第1主面的俯视图。
图3是表示本公开的实施方式1所涉及的固体摄像元件的图1的AA’线上的电势的梯度的图。
图4是包含本公开的实施方式1所涉及的固体摄像元件的像素末端部的俯视图。
图5是包含本公开的实施方式1所涉及的固体摄像元件的像素末端部的图4的DD’线处的剖视图。
图6是本公开的实施方式1的变形例所涉及的固体摄像元件的剖视图。
图7是本公开的实施方式1的变形例所涉及的固体摄像元件的第1主面的俯视图。
图8是本公开的实施方式2所涉及的固体摄像元件的剖视图。
图9是本公开的实施方式2所涉及的固体摄像元件的第1主面的俯视图。
图10是本公开的实施方式2所涉及的固体摄像元件的包含图8的AA’线的面处的俯视图。
图11是本公开的实施方式2所涉及的固体摄像元件的包含图8的BB’线的面处的俯视图。
图12是表示本公开的实施方式2所涉及的固体摄像元件的图8的CC’线上的电势的梯度的图。
图13是包含本公开的实施方式2所涉及的固体摄像元件的像素末端部的俯视图。
图14是包含本公开的实施方式2所涉及的固体摄像元件的像素末端部的图13的DD’线处的剖视图。
图15是包含本公开的实施方式2所涉及的固体摄像元件的像素末端部的俯视图。
图16是包含本公开的实施方式2所涉及的固体摄像元件的像素末端部的图15的EE’线处的剖视图。
图17是表示本公开的实施方式所涉及的固体摄像装置的构成例的图。
具体实施方式
以下，参照附图来具体说明本公开所涉及的固体摄像元件的实施方式。存在对实质相同的构成付与相同的符号并省略说明的情况。本公开并不局限于以下的实施方式。此外，也能够对本公开的多个实施方式进行组合。此外，本公开在以下的实施方式中，并不排除使P型和N型反转的构造。
(实施方式1)
首先，参照图1以及图2，对实施方式1所涉及的固体摄像元件的构造进行说明。另外，在本说明书中，所谓“俯视”，是指从图1所示的第1主面S1以及第2主面S2的法线方向观察。
图1是晶体管TR1为P沟道的情况下的固体摄像元件所具备的像素阵列(这里为像素1以及像素2)的剖视图。图2是向第2主面S2观察图1的第1主面S1时的俯视图。在图2中，为了提高位置关系的理解，也一并图示晶体管TR1的栅极电极40。图3是表示在图1的AA’线上，向P+型半导体区域10施加固定电位Vpd时的电势梯度的图。另外，在本实施方式中，简记为“晶体管”的情况是指MOS型晶体管(MOSFET)。但是，构成本实施方式所涉及的固体摄像元件的像素电路的晶体管并不局限于MOS型晶体管，也可以是结型晶体管(JFET)、双极晶体管或者这些的混合。
如图1所示，本实施方式所涉及的固体摄像元件具备：包含第1像素(像素1)以及与第1像素(像素1)相邻的第2像素(像素2)的像素阵列。像素阵列具备：具有第1主面S1以及与第1主面S1的相反的一侧即光入射的第2主面S2的第1导电型(这里为P型)的基板11、和被配置在第1主面S1上的布线层17。基板11作为主要的构成要素，具备：(1)分别针对第1像素(像素1)以及第2像素(像素2)形成，被配置于基板11的内部(这里为第1主面S1)，从第1主面S1向第2主面S2的方向延伸，并且为与第1导电型(P型)不同的第2导电型(N型)的第1半导体区域(N型半导体区域12)；(2)分别针对第1像素(像素1)以及第2像素(像素2)形成，被配置于基板11的内部即第2主面S2与第1半导体区域(N型半导体区域12)之间，与第1半导体区域(N型半导体区域12)连接，并且为第2导电型(N型)的第2半导体区域(N型半导体区域13)；(3)被配置于基板11的内部即第2主面S2与第1像素(像素1)以及第2像素(像素2)的第2半导体区域(N型半导体区域13)之间，为第1导电型(P型)的第3半导体区域(P型半导体区域14)；(4)被配置于基板11的内部、并且第1像素(像素1)的第1半导体区域(N型半导体区域12)与第2像素(像素2)的第1半导体区域(N型半导体区域12)之间、即第1主面S1的第1阱区(N型阱15)；(5)被配置于第1阱区(N型阱15)内的像素电路(TR1等)；(6)被配置于基板11的内部即第1像素(像素1)的第2半导体区域(N型半导体区域13)与第2像素(像素2)的第2半导体区域(N型半导体区域13)之间的像素间分离区域32。
在基板11，由被形成于第2主面S2的P+型半导体区域10和P型半导体区域14夹着的区域(p一型半导体区域)、P型半导体区域14以及N型半导体区域13形成光电变换部PD，特别地，依赖于向P+型半导体区域10的偏置电压(向光电变换部PD的反偏置电压)，能够通过P型半导体区域14和N型半导体区域13来形成雪崩倍增区域(AM)。换句话说，能够通过P型半导体区域14和N型半导体区域13来形成APD。
更详细地，基板11例如是P型的硅基板。在基板11的第1主面S1上，配置布线层17。光从基板11的第2主面S2入射。
在基板11的第2主面S2侧的表面，形成有P+型半导体区域10。向P+型半导体区域10施加固定电位Vpd，以使得向光电变换部PD的偏置为反偏置。为了抑制由于第2主面S2上的晶体缺陷而产生的暗电流，最好P+型半导体区域10将杂质浓度设为1018cm-3以上，在电压施加时也不耗尽化。此外，通过使P+型半导体区域10的厚度较薄能够提高针对短波长的光的灵敏度。为了在可见光中也检测针对硅基板的进入长度较短的蓝色的波长的光，最好P+型半导体区域10以从第2主面S2起0.5μm以下的厚度形成。在以红外光的检测为目的的情况下，P+型半导体区域10也可以形成为0.5μm以上，相反地，在以紫外光的检测为目的的情况下，也可以不形成于受光部(光入射的区域)而仅形成于用于施加固定电位Vpd的电极的周围。从第2主面S2入射的光通过光电变换部PD而被光电变换，产生信号电荷即电子空穴对。产生的信号电荷之中，电子沿着电位梯度向第1主面S1侧流动，经由N型半导体区域13而向N型半导体区域12移动。
这里，在固定电位Vpd被设定为击穿电压以上的情况下(以下，将该情况称为雪崩倍增驱动)，被光电变换的电荷通过由P型半导体区域14和N型半导体区域13形成的雪崩倍增区域AM而被雪崩倍增。由此，在电子到达N型半导体区域12之前能够产生多个信号电子，即使是通常埋没于噪声并不能检测的微弱的光也能够进行检测。本实施方式所涉及的Vpd是相对于P型半导体区域14和N型半导体区域13为反偏置的极性，为10V～100V左右。
通过使光电变换部PD较厚形成，能够对从第2主面S2入射的光进行光电变换的概率增加。为了确保针对可见光的波长带域的灵敏度，最好P+型半导体区域10与P型半导体区域14之间为2μm以上的厚度。此外，P+型半导体区域10与P型半导体区域14之间的杂质浓度设计为与基板11相同程度的1016cm-3以下的较低的杂质浓度(p-)。换句话说，P型半导体区域14与第2主面S2之间的杂质浓度比P型半导体区域14的杂质浓度低。由此，能够降低光电变换部PD中产生的电子再次结合的概率，提高电子到达N型半导体区域12的概率。
为了将检测光而产生的电子集中于被配置于第1主面S1并且在各像素大致垂直地形成的N型半导体区域12，在基板11内将N型半导体区域13水平(与第1主面以及第2主面平行的方向)地伸长。P型半导体区域14形成于N型半导体区域13与P+型半导体区域10之间。
N型半导体区域13为了防止与N型阱15的导通，最好在从第1主面S1分离1.5μm以上的深度形成。
P型半导体区域14以及N型半导体区域13的杂质浓度为了产生雪崩倍增，最好为5×1016cm-3以上并且1018cm-3以下。P型半导体区域14以及N型半导体区域13之间的距离在杂质浓度的峰值位置分离0.5μm以上，从而能够防止因杂质的扩散引起杂质浓度的抵消，能够确保对于产生雪崩倍增充分的杂质浓度。
如图3所示，在N型半导体区域13以及N型半导体区域12，相对于向晶体管TR1的漏极施加的漏极电位Vdd，最好在向P+型半导体区域10施加固定电位Vpd的状态下在N型半导体区域13与N型半导体区域12之间不产生势垒。由此能够防止光检测后的信号电荷在拍摄中的多个帧残留在基板内部，能够抑制残像。此外，通过N型半导体区域12以及N型半导体区域13以1016cm-3以上的杂质浓度形成，特别是N型半导体区域12根据深度方向而改变杂质浓度，使第1主面S1侧的杂质浓度较高，从而作为信号电荷的电子容易蓄积于基板表面，信号的读取变得容易。
这里，为了将具有雪崩倍增区域的光电变换部PD和像素电路形成在同一基板上，将N型阱15形成于与N型半导体区域12以及N型半导体区域13分离的区域，在其内部形成P沟道的晶体管TR1即可。即使在不使用N沟道而使用P沟道的晶体管，向P+型半导体区域10施加高电压的情况下，P沟道的晶体管TR1的阱区即N型阱15的电压也难以变动，对具有晶体管TR1的像素电路的驱动难以产生妨碍。此外，由于在第1主面S1的P型半导体区域内没有像素电路，因此不需要施加固定电压。
N型半导体区域13需要形成于能够与N型阱15电分离的深度。此外，N型阱15需要与N型半导体区域12也电分离，也可以在双方之间形成P型半导体区域、浅沟道隔离(ShallowTrench Isolation：STI)等。
晶体管TR1构成用于读取流入到N型半导体区域12的信号电荷的像素电路的一部分。晶体管TR1的栅极电极40、扩散区域(源极区域以及漏极区域)41经由接触插件20来与布线21连接。
通过以上的构成，在本实施方式所涉及的固体摄像元件中，APD以及像素电路被埋入到一个基板11内而形成，并且像素电路形成于光电变换部PD的下方，因此能够维持较高的开口率，并且能够实现在同一基板内构成APD和像素电路的固体摄像元件。
进一步地，N型半导体区域13为如下构造：即使在对P+型半导体区域10施加小于击穿的电压的情况下(以下，将这样的电压施加记为“正常驱动”)，为了确保与相邻像素的电分离，相邻像素内的N型半导体区域13彼此之间在形成于P型半导体区域或者杂质浓度为低浓度的N型半导体区域的像素间分离区域32被分离，设置针对电子的势垒。通过该构成，能够在未产生击穿的电压条件下进行拍摄，即使是通常的白天程度的明亮度也能够获得抑制了混色的图像。因此，在拍摄阴暗区域和明亮区域混合的场景时，利用雪崩倍增驱动拍摄后，利用通常的未倍增的正常驱动来进行拍摄，通过将两个图像相加的图像处理，能够获得宽动态范围的鲜明的图像。这样，在本实施方式所涉及的固体摄像元件中，由于在基板11的内部即第1像素(像素1)的N型半导体区域13与第2像素(像素2)的N型半导体区域13之间配置有像素间分离区域32，因此像素中产生的信号电荷泄漏到相邻像素的串扰被抑制。
另外，如以上那样构成的本实施方式所涉及的固体摄像元件例如通过以下工序而被制造。基本上是在将图1所示的固体摄像元件的上下反转的状态下，从下层向上层制造。首先，准备P+型半导体区域10和在其上方形成有p-型半导体区域的基板。在该基板上，通过离子注入法来形成P型半导体区域14。然后，在P型半导体区域14上，通过离子注入法来将N型半导体区域13整面形成于像素部之后，通过基于光刻的图案化和使用了P型杂质的离子注入法等来击退N型半导体区域的一部分，从而形成N型半导体区域13以及像素间分离区域32。接着，通过基于光刻的图案化以及离子注入法等来形成N型半导体区域12以及N型阱15，并且在N型阱15通过基于光刻的图案化和离子注入法等来形成扩散区域41(源极、漏极)。关于布线层17，在结束了以上工序的基板11上形成绝缘层，通过基于光刻的图案化、蚀刻以及溅射法等，形成绝缘层、栅极电极40、接触插件20以及布线21。
P型半导体区域14、N型半导体区域13的双方或者至少一方也可以通过在通过外延生长来形成半导体基板11的中途变更杂质浓度而制作。若是该方法，则雪崩倍增区域AM中的晶体缺陷相对于通过离子注入法来作成的情况变少，能够减少噪声。
接下来，使用图4、图5，对利用了上述的实施方式1所涉及的像素1的像素阵列以及像素阵列外的像素末端部(像素阵列末端部)3的构成例进行说明。
图4表示包含3×3的像素阵列和像素末端部3的俯视图。简单来讲，在像素阵列内仅图示了N型半导体区域12和N型半导体区域13。在像素末端部3中，设为包围像素阵列的构造，以使得将第4半导体区域的一个例子即N型半导体区域18配置为与第1主面S1相接。
图5表示图4中的D-D’线处的剖视图。通过向N型半导体区域18施加固定电压(例如，3.3V)，能够抑制在第1主面S1上的像素阵列外产生的表面缺陷所导致的漏电电流流入像素阵列内。
N型半导体区域18为了与P型半导体区域14之间不产生雪崩倍增，形成于比N型半导体区域13更靠近第1主面S1侧的区域，或者施加N型半导体区域18与P型半导体区域14之间的电场强度比像素阵列内低的这种电压。在本实施方式中，为了使得N型半导体区域18与P型半导体区域14之间的电场强度比像素阵列内低，N型半导体区域18被形成为由N型半导体区域18和相接于基板11的N型半导体区域18的区域形成的PN结处的杂质浓度的梯度比由N型半导体区域18和P型半导体区域14形成的PN结中的杂质浓度的梯度小。由此，能够抑制像素末端部3中不必要的电力的消耗。另外，如图5所示，通过将P型半导体区域14仅形成于像素阵列内(未形成于像素末端部3)，也可以减弱形成于P型半导体区域14与N型半导体区域18之间的电场的强度。
(实施方式2)
接下来，参照图6，来对实施方式2所涉及的固体摄像元件的构造进行说明。图6是在实施方式2所涉及的固体摄像元件中，晶体管TR1为N沟道的情况下的剖视图。图7是向第2主面S2观察图6的第1主面S1时的俯视图。在图7中，为了提高位置关系的理解，也一并图示晶体管的栅极电极40。
在该情况下，需要在N型阱15内形成P型阱22。P型阱22是用于形成晶体管TR1的第1阱区的另一个例子。在雪崩倍增驱动时，为了确定驱动N沟道的晶体管TR1的电压，P型阱22的电位也必须固定。为此，需要将施加固定电位Vpd的P+型半导体区域10和P型阱22电分离，因此N型半导体区域13需要具有充分的厚度或者充分的杂质浓度。例如，N型半导体区域13的厚度为0.5μm以上，杂质浓度为1017cm-3以上。P型阱22通过这样的N型半导体区域13以及像素间分离区域32，与P+型半导体区域10以及P型半导体区域14电分离。
这里，N型半导体区域13为了抑制混色，需要在相邻的像素间被电分离。因此，在本实施方式中，N型半导体区域13在相邻像素间分离形成。然而，越是为了防止像素间的混色而使相邻的N型半导体区域13间的距离分离，越难以进行P+型半导体区域10与P型阱22的电分离，因此想到存在用于实现设备的设计容限较窄这一课题。
因此，在本实施方式中，第2阱区的一个例子即N型阱16被配置为相接于N型阱15和P型阱22。N型阱16在P型阱22和N型半导体区域13之间与N型半导体区域13电分离而被配置。通过使N型半导体区域13与N型阱16之间、以及N型半导体区域12与N型阱16之间的P型半导体区域耗尽化，从而在P型阱22与P+型半导体区域10之间的P沟道(p-型半导体区域)形成针对电子的势垒，能够将P型阱22从固定电位Vpd电分离。
此外，若假定拍摄高亮度被摄体的情况、以超过饱和电子数的倍增率进行拍摄的情况，则像素1的N型半导体区域12中过剩蓄积的电荷通过N型半导体区域13而向相邻的像素2的N型半导体区域12流入，可能产生高光溢出。因此，通过将过剩的电荷排出到N型阱16，能够减少高光溢出。
为此，像素间分离区域32的杂质浓度、N型半导体区域12与N型阱16以及P型阱22之间的P型半导体区域的杂质浓度被设计为：相邻的N型半导体区域13间的像素间分离区域32对于电子的势垒比N型半导体区域12与N型阱16之间的P型半导体区域对于电子的势垒高。
如图6所示，在像素间分离区域32的杂质浓度与N型半导体区域12和N型阱16之间的P型半导体区域的杂质浓度为相同程度的情况下，像素间分离区域32被配置于接近于施加负偏置即固定电位Vpd的第2主面S2侧的位置，因此像素间分离区域32对于电子的势垒形成为比N型半导体区域12与N型阱16之间的P型半导体区域对于电子的势垒高。
此外，由于通过吸收一部分在像素边界光电变换的电荷也能够进行混色的抑制，因此在第2主面S2侧能够省略用于混色抑制的遮光膜形成。吸收在像素边界检测的信号电荷的范围能够根据N型阱16的杂质浓度、宽度、施加的反偏置电压来进行调整。
(实施方式3)
图8是实施方式3所涉及的固体摄像元件的剖视图。图9是向第2主面S2观察图8的第1主面S1时的俯视图。在图9中，为了提高位置关系的理解，也一并图示晶体管的栅极电极40。图10是向第2主面S2观察图8的AA’线处的剖面时的俯视图。图11是向第2主面S2观察图8的BB’线处的剖面时的俯视图。图12是表示在图8的CC’线上，向P+型半导体区域10施加固定电位Vpd时的电势梯度的图。在图8～图12中，针对与实施方式1相同的要素付与相同的符号。此外，以下，主要说明与实施方式1的不同点。
在像素1的N型半导体区域13与相邻于像素1的像素2的N型半导体区域13之间，形成杂质浓度比像素1的N型半导体区域13以及像素2的N型半导体区域13低的区域(n-型半导体区域)或者通过P型半导体区域来形成像素间分离区域32。由此，P型半导体区域14与被配置于像素的边界的像素间分离区域32之间的电场强度比P型半导体区域14与N型半导体区域13之间的电场强度低，能够抑制由于像素边界的光电变换而产生的混色成分的信号倍增。
此外，在N型阱16与N型半导体区域13之间，为了强化电分离，通过P型杂质的注入来形成P型半导体区域31。进一步地，在N型半导体区域12，图11所示的第2主面S2侧的宽度w1比图10所示的第1主面S1侧的宽度w2宽。换句话说，N型半导体区域12的第2主面S2侧的与第1主面S1平行的面处的剖面(BB’线处的剖面)的面积比第1主面S1侧的与第1主面S1平行的面处的剖面(AA’线处的剖面)的面积大。通过这样的构成，通过光电变换部PD的光电变换而产生的电子容易集中于N型半导体区域12，能够提高固体摄像元件的灵敏度。
此外，在本实施方式中，如图8以及图9所示，在基板11的内部的与第1主面S1相接的位置形成第1阱区的另一个例子即P型阱30，在P型阱30的内部形成N型阱15。在P型阱30形成N沟道的晶体管(TR2等)，在N型阱15形成P沟道的晶体管(TR1等)。为了将施加高电压的P+型半导体区域10与P型阱30电分离，经由N型阱15来向N型阱16施加反偏置。由此，由于能够使P型半导体区域31耗尽化，因此能够防止P+型半导体区域10与P型阱30通过P型半导体区域而导通。
N型半导体区域13为了防止与N型阱16的导通，最好形成于从第1主面S1离开2μm以上的深度。此外，在由于过剩的光电变换、过剩的倍增导致光信号饱和的情况下，由于信号电荷从N型半导体区域12向N型阱16流动，因此N型半导体区域12与N型阱16之间的P型半导体区域的杂质浓度比其他的周围的分离部低。
在N型半导体区域12的第1主面S1侧的表面，在与第1主面S1之间，形成P+型半导体区域(表面非活性区域)33。通过该构成，N型半导体区域12被埋入到与晶体缺陷比基板11内部多的第1主面S1分离的(深的)区域，因此能够减少在基板表面(第1主面S1)存在多个的晶体缺陷所导致的漏电电流。由此，即使在未进行雪崩倍增的正常驱动中，由于画质提高，因此能够确保宽动态范围。
在N型半导体区域13以及N型半导体区域12，如图3所示，最好在将固定电位Vpd施加到P+型半导体区域10的状态下，在N型半导体区域13与N型半导体区域12之间不产生势垒。由此，能够防止光检测后的信号电荷在多个帧残留于基板内部，能够抑制残像。此外，N型半导体区域12以及N型半导体区域13形成为1016cm-3以上，特别是N型半导体区域12根据深度方向来改变杂质浓度，通过提高第1主面S1侧的杂质浓度，从而信号电荷即电子容易蓄积于基板表面(第1主面S1)，容易进行信号的读取。
此外，由于图8的包含CC’线的区域中的第1主面S1的最表面被P+型半导体区域33覆盖，因此电势为与P型阱30相同的0V。由于将后述的传送晶体管TR3设为接通(ON)时蓄积的信号电荷向传送晶体管TR3的漏极侧流动，因此复位时的N型半导体区域12耗尽化，如图12所示，电势的峰值位置与施加于传送晶体管TR3的漏极的电压Vdd相比成为负侧。
此外，在本实施方式中，如图8所示，为了传送蓄积于N型半导体区域12的电荷，配置N型沟道的传送晶体管TR3。该传送晶体管TR3是将N型半导体区域12设为源极区域的MOS型晶体管的一个例子。此外，为了检测与传送的电荷的量相应的信号，也示例放大晶体管TR2。
配置的晶体管的导电型也可以仅是N沟道，通过与N型阱16相接地也形成N型阱15，从而在N型阱15内也能够形成P沟道的晶体管TR1，因此能够提高电路设计的自由度。
此外，虽未图示，但在不设置N型阱16的情况下也能够抑制混色。在该情况下，为了形成像素间的势垒，并且将P+型半导体区域10与P型阱30电分离，需要像素间分离区域32的分离宽度、杂质浓度的最佳化。在该情况下，也可以在像素整面使用离子注入法、外延生长法来形成N型半导体区域13之后，通过进行P型杂质的注入以使得击退像素间的N型半导体区域来形成像素间分离区域32，尝试杂质浓度的最佳化。
在本实施方式中，如图8所示，通过在与形成有像素电路的第1主面S1相反的一侧的第2主面S2侧形成光电变换部PD，从而在俯视下相邻的光电二极管的边界也能够配置像素电路。通过该构成，微细化时成为课题的能够配置像素电路的面积比一般的图像传感器宽，能够提高电路设计的自由度。
接下来，使用图13和图14，对利用了上述的实施方式2以及实施方式3所涉及的像素1的像素阵列以及像素阵列外的像素末端部3的构成例进行说明。
在具备像素阵列以及像素末端部3的固体摄像元件中，需要抑制像素末端部3的雪崩倍增，需要在像素末端部3也与像素阵列内同等地形成P+型半导体区域10与P型阱22的电分离性能。
图13表示3×3的像素阵列以及像素末端部3的俯视图。简单来讲，像素阵列内仅图示了N型半导体区域12和N型半导体区域13。在像素末端部3，设为如下构造：将N型半导体区域18配置为与第1主面S1相接，包围像素阵列。通过向N型半导体区域18施加固定电压，能够抑制在第1主面S1上产生的漏电电流向像素阵列内流入。进一步地，如图14所示，在像素末端部3，第5半导体区域的一个例子即N型半导体区域13’也被配置为与N型半导体区域18连接。以下，将像素末端部3中的N型半导体区域13记为N型半导体区域13’。
如图13所示，最好像素1与像素2之间的N型半导体区域13的分离宽度(间隔)d1形成为与像素1的N型半导体区域13和N型半导体区域13’的分离宽度(间隔)d2相同，或者与分离宽度d2的差分(分离宽度d1与分离宽度d2的差分)为1μm以下(但是，分离宽度d1可以比分离宽度d2大也可以比其小)。由此，在像素末端部3中，也能够与像素阵列内部同等地强化P+型半导体区域10与P型阱22的电分离性能。
如上述那样，在本实施方式中，为了将P+型半导体区域10与P型阱30电分离，最好形成包围像素电路的周围的N型半导体区域18、以及覆盖比像素电路更靠第2主面S2侧的位置的N型半导体区域13、N型半导体区域13’的N型半导体区域。
在比N型半导体区域18更靠像素阵列侧的位置，N型半导体区域13’上的区域的尺寸宽度d3的长度只要是在向N型半导体区域18施加电压时，能够将N型半导体区域13’与N型阱16之间的P型沟道(p-型半导体区域)封闭的尺寸，就能够任意设计。这是由于基于尺寸宽度d3的长度的对P+型半导体区域10与P型阱22的电分离性能的影响轻微。
图14表示图13中的D-D’线的剖视图。在本构成例中，与像素阵列内相比，在像素末端部3中，在与像素的P型半导体区域14相同的深度形成P型半导体区域19。
P型半导体区域19的杂质浓度比P型半导体区域14的杂质浓度低。由此，能够抑制像素末端部3中的雪崩倍增，能够抑制不必要的消耗电力，并且能够抑制在像素末端部3雪崩倍增的电荷流入到像素阵列内。P型半导体区域19也可以在基板整面形成P型半导体区域14之后，通过进行N型杂质的注入来使P型半导体区域14的杂质浓度低浓度化而制作。P型半导体区域19也可以形成到像素阵列之中不以光检测为目的的区域(光学黑区)。由此，在俯视下与P型半导体区域19重叠的像素阵列能够抑制雪崩倍增，因此在雪崩倍增驱动时也能够利用为光学黑区。
为了抑制像素末端部3中的雪崩倍增，使像素末端部3中的N型半导体区域13’的杂质浓度比像素阵列内的N型半导体区域13低浓度化，或者使N型半导体区域18的杂质浓度比N型半导体区域12低浓度化。在该情况下，根据低浓度化的程度，为了确保P+型半导体区域10与P型阱22的电分离性能，需要增大N型阱16与N型半导体区域13’的俯视下的重叠宽度，使N型半导体区域18的宽度(或者俯视下的面积)比N型半导体区域12宽。
另外，用于将像素阵列的最外周的像素中的N型半导体区域13和N型半导体区域13’电分离的像素间分离区域的一个例子即像素末端部分离区域32a被耗尽化并形成针对电子的势垒。
图15是表示图13、图14所示的像素末端部3的变形例(像素末端部3’)的图。在本变形例中，像素末端部3’设为如下构造：将N型阱15’配置为与第1主面S1相接，包围像素阵列。此外，在像素阵列的外周，N型半导体区域13形成为向像素阵列外周而宽度变宽。
图16表示图15中的E-E’线处的剖视图。像素末端部3’的N型阱15’被配置为与N型阱16电连接。此时，N型半导体区域13被配置于N型阱16与P型半导体区域14之间，与N型半导体区域13相比，N型阱16的被配置为更远离P型半导体区域14，因此像素末端部3’的电场强度比像素阵列内部弱，能够抑制像素末端部3’中的雪崩倍增。此外，在像素阵列外，N型半导体区域13与N型阱16的俯视下的重叠宽度比像素阵列内宽，能够强化P+型半导体区域10与P型阱22的电分离性能。
接下来，使用图17，来对利用了上述的第1～第3实施方式的任意一个所涉及的像素1的固体摄像元件的电路例进行说明。
固体摄像元件100包含：像素阵列102、垂直扫描电路103、水平扫描电路104、读取电路105和缓冲放大器(放大电路)111。像素阵列102中第1～第3实施方式的任意一个所涉及的像素被矩阵状地排列。
各像素1由包含光电变换部PD、传送晶体管106、复位晶体管107、浮动扩散区域108、放大晶体管109、选择晶体管110的电路构成。传送晶体管106相当于实施方式1以及2所涉及的晶体管TR1、或者实施方式3所涉及的传送晶体管TR3，放大晶体管109相当于实施方式3所涉及的放大晶体管TR2。通过光电变换部PD来检测的信号电荷通过传送晶体管106而被传送到浮动扩散区域108，在通过垂直扫描电路103以及水平扫描电路104而被依次选择的像素被检测到的信号电荷的量所对应的信号经由放大晶体管109而被传送到读取电路105。在各像素1得到的信号从读取电路105经由缓冲放大器111而被输出到信号处理电路(未图示)，在通过信号处理电路(未图示)来实施了白平衡等的信号处理之后传送到显示器(未图示)、存储器(未图示)，能够进行图像化。
能够切换雪崩倍增驱动时的电压Va(例如，-20V)或者正常驱动时的电压Vn(例如，-10V)并作为固定电位Vpd，来从外部电源101向固体摄像元件100施加。通过根据拍摄的对象的明亮度来切换电压，能够对应从极暗的照度到一般的照相机能够拍摄的照度的拍摄。此外，通过按照每个帧来将施加电压切换为Va和Vn来进行拍摄并合成图像，也能够进行动态范围广的动态图像拍摄。
另外，在图17所示的固体摄像元件的电路例中，对像素阵列附加了周边电路(垂直扫描电路103、水平扫描电路104、读取电路105、缓冲放大器111)，但本公开所涉及的固体摄像元件也可以不必包含周边电路。此外，构成像素1的像素电路由4个晶体管(传送晶体管106、复位晶体管107、放大晶体管109、选择晶体管110)和1个浮动扩散区域108构成，但本公开所涉及的像素电路并不局限于这样的构成，也可以由更多个数或者更少个数的晶体管构成。
如以上那样，本公开所涉及的固体摄像元件是一种具备像素阵列的固体摄像元件，该像素阵列包含第1像素(像素1)以及与第1像素(像素1)相邻的第2像素(像素2)，像素阵列具备：第1导电型(P型)的基板11，具有第1主面S1以及与第1主面S1的相反的一侧且光入射的第2主面S2；和布线层17，被配置在第1主面S1上。基板11具备：(1)第1半导体区域(N型半导体区域12)，分别针对第1像素(像素1)以及第2像素(像素2)形成，被配置于基板11的内部，从第1主面S1向第2主面S2的方向延伸并且是与第1导电型(P型)不同的第2导电型(N型)；(2)第2半导体区域(N型半导体区域13)，分别针对第1像素(像素1)以及第2像素(像素2)形成，被配置于基板11的内部且第2主面S2与第1半导体区域(N型半导体区域12)之间，与第1半导体区域(N型半导体区域12)连接并且是第2导电型(N型)；(3)第3半导体区域(P型半导体区域14)，被配置于基板11的内部且第2主面S2与第1像素(像素1)以及第2像素(像素2)的第2半导体区域(N型半导体区域13)之间，是第1导电型(P型)；(4)第1阱区(N型阱15、P型阱22、P型阱30)，被配置于基板11的内部、并且第1像素(像素1)的第1半导体区域(N型半导体区域12)与第2像素(像素2)的第1半导体区域(N型半导体区域12)之间、且第1主面S1；(5)像素电路(TR1等)，被配置于第1阱区(N型阱15、P型阱22、P型阱30)内；和(6)像素间分离区域32，被配置于基板11的内部且第1像素(像素1)的第2半导体区域(N型半导体区域13)与第2像素(像素2)的第2半导体区域(N型半导体区域13)之间。第2半导体区域(N型半导体区域13)和第3半导体区域(P型半导体区域14)形成雪崩倍增区域AM。
由此，雪崩倍增区域AM和像素电路被埋入到一个基板11内而形成，并且像素电路形成于雪崩倍增区域AM的下方，因此能够维持高开口率，并且能够实现在同一基板内构成APD和像素电路的固体摄像元件。并且，由于在第1像素(像素1)的N型半导体区域13与第2像素(像素2)的N型半导体区域13之间配置有像素间分离区域32，因此能够抑制在像素产生的信号电荷泄漏到相邻的像素的串扰。因此，能够实现满足高开口率、并且将APD和像素电路制作于同一半导体基板的固体摄像元件，即容易微细化并且也能够抑制串扰的固体摄像元件。
此外，第1阱区(P型阱22或者P型阱30)是第1导电型(P型)，通过像素间分离区域32，与第3半导体区域(P型半导体区域14)电分离。
由此，由于第1阱区(P型阱22或者P型阱30)是第1导电型(P型)，因此在第1阱区内能够形成N沟道的晶体管。
此外，还具备第2导电型(N型)的第2阱区(N型阱16)，被配置于第1阱区(P型阱22或者P型阱30)与第2半导体区域(N型半导体区域13)之间，与第2半导体区域(N型半导体区域13)电分离。
由此，通过使第2半导体区域(N型半导体区域13)与第2阱区(N型阱16)之间、以及第1半导体区域(N型半导体区域12)与第2阱区(N型阱16)之间的P型半导体区域耗尽化，能够在第1阱区(P型阱22或者P型阱30)与P+型半导体区域10之间形成针对电子的势垒，能够将第1阱区(P型阱22或者P型阱30)与固定电位Vpd电分离。
此外，像素间分离区域32中的针对电子的势垒比第1半导体区域(N型半导体区域12)与第2阱区(N型阱16)之间的第1导电型(P型)的区域的针对电子的势垒高。
由此，在拍摄高亮度被摄体的情况下，在以超过饱和电子数的倍增率进行拍摄等情况下，过剩蓄积于像素1的第1半导体区域(N型半导体区域12)的电荷被排出到第2阱区(N型阱16)，因此这种电荷通过第2半导体区域(N型半导体区域13)而流入相邻的像素2的第1半导体区域(N型半导体区域12)所导致的高光溢出的产生被减少。
此外，还具备第2导电型(N型)的表面非活性区域(P+型半导体区域33)，被配置于第1半导体区域(N型半导体区域12)与第1主面S1之间，像素电路具有将第1半导体区域(N型半导体区域12)设为源极区域的MOS型晶体管(TR3)。
由此，由于作为源极区域的N型半导体区域12被埋入到与晶体缺陷比基板11内部多的第1主面S1分离(较深)的区域，因此在基板表面(第1主面S1)存在多个的晶体缺陷所导致的漏电电流减少，其结果，在不进行雪崩倍增的正常驱动中，也能够提高画质，确保较宽的动态范围。
此外，像素间分离区域32是第1导电型(P型)、或者杂质浓度比第2半导体区域(N型半导体区域13)的杂质浓度低的第2导电型(N型)。
由此，由于在像素间分离区域32设置针对电子的势垒，因此能够在不发生击穿的电压条件下进行拍摄(正常驱动)，即使是通常的白天程度的明亮度，也能够获得抑制了混色的图像。因此，在拍摄阴暗区域和明亮区域混合存在的场景时，通过利用雪崩倍增驱动拍摄后、利用通常的不倍增的正常驱动进行拍摄并将两个图像相加的图像处理，能够获得宽动态范围的鲜明的图像。
此外，第1半导体区域(N型半导体区域12)的第2主面S2侧的与第1主面S1平行的面的剖面的面积比第1主面S1侧的与第1主面S1平行的面的剖面的面积大。
由此，通过光电变换部PD中的光电变换而产生的电子容易集中于第1半导体区域(N型半导体区域12)，能够提高固体摄像元件的灵敏度。
此外，第3半导体区域(P型半导体区域14)与第2主面S2之间的区域的杂质浓度(p-)比第3半导体区域(P型半导体区域14)的杂质浓度(p)低。
由此，能够降低在光电变换部PD产生的电子再次结合的概率，提高电子到达第1半导体区域(N型半导体区域12)的概率，能够对从第2主面S2入射的光进行光电变换的概率增加。
此外，还具备第2导电型(N型)的第4半导体区域(N型半导体区域18)，是基板11的内部且包围像素阵列，与第1主面S1相接，由第4半导体区域(N型半导体区域18)和相接于基板11中的第4半导体区域(N型半导体区域18)的区域形成的PN结中的杂质浓度的梯度比由第2半导体区域(N型半导体区域13)和第3半导体区域(P型半导体区域14)形成的PN结中的杂质浓度的梯度小。
由此，通过向第4半导体区域(N型半导体区域18)施加固定电压，能够抑制第1主面S1上的像素阵列外产生的表面缺陷所导致的漏电电流向像素阵列内流入。并且，由于第4半导体区域(N型半导体区域18)与第3半导体区域(P型半导体区域14)之间的电场强度比像素阵列内低，因此能够抑制在第4半导体区域(N型半导体区域18)与第3半导体区域(P型半导体区域14)之间产生雪崩倍增，能够抑制在像素末端部3消耗不必要的电力。
此外，还具备：第5半导体区域(N型半导体区域13’)，与第4半导体区域(N型半导体区域18)电连接；和像素末端部分离区域32a，用于将像素阵列的最外周的像素(像素1)的第2半导体区域(N型半导体区域13)和第5半导体区域(N型半导体区域13’)电分离，像素末端部分离区域32a耗尽化。
由此，由于在像素末端部分离区域32a形成针对电子的势垒，因此像素末端部3的雪崩倍增被抑制，不必要的消耗电力被抑制，并且在像素末端部3雪崩倍增的电荷流入到像素阵列内的不良也被抑制。
(其他的实施方式)
以上，对本公开的实施方式以及变形例所涉及的固体摄像元件进行了说明，但本公开并不限定于上述实施方式以及变形例。
此外，上述中使用的数字是为了具体说明全部本公开而示例的，本公开并不限定于示例的数字。
此外，上述所示的各构成要素的材料是为了具体说明全部本公开而示例的，本公开并不限定于示例的材料。此外，构成要素间的连接关系是为了具体说明本公开而示例的，实现本公开的功能的连接关系并不限定于此。
进一步地，只要不脱离本公开的主旨，对上述实施方式以及变形例实施了本领域的技术人员能够想到的范围内的变更的各种变形例也包含于本公开。
产业上的可利用性
本公开所涉及的固体摄像元件能够应用于高灵敏度的固体摄像装置等。
-符号说明-
1、2 像素
3、3’ 像素末端部
10 P+型半导体区域
11 基板
12、13、13’、18 N型半导体区域
14、19、31 P型半导体区域
15、15’、16 N型阱
17 布线层
20 接触插件
21 布线
22、30 P型阱
32 像素间分离区域
32a 像素末端部分离区域
33 P+型半导体区域(表面非活性区域)
40 栅极电极
41 扩散区域
100 固体摄像元件
101 外部电源
102 像素阵列
103 垂直扫描电路
104 水平扫描电路
105 读取电路
106 传送晶体管
107 复位晶体管
108 浮动扩散区域
109 放大晶体管
110 选择晶体管
111 缓冲放大器
PD 光电变换部
AM 雪崩倍增区域
S1 第1主面
S2 第2主面
TR1 晶体管
TR2 放大晶体管
TR3 传送晶体管

Claims (10)

1.一种固体摄像元件，具备包含第1像素以及与所述第1像素相邻的第2像素的像素阵列，其中，
所述像素阵列具备：
第1导电型的基板，具有第1主面以及所述第1主面的相反一侧且光入射的第2主面；和
布线层，被配置在所述第1主面上，
所述基板具备：
第1半导体区域，分别针对所述第1像素以及所述第2像素而形成，被配置于所述基板的内部，从所述第1主面向所述第2主面的方向延伸，并且是与所述第1导电型不同的第2导电型；
第2半导体区域，分别针对所述第1像素以及所述第2像素而形成，被配置于所述基板的内部且所述第2主面与所述第1半导体区域之间，与所述第1半导体区域连接，并且是所述第2导电型；
第3半导体区域，被配置于所述基板的内部且所述第2主面与所述第1像素以及所述第2像素的所述第2半导体区域之间，是所述第1导电型；
第1阱区，被配置于所述基板的内部、且所述第1像素的所述第1半导体区域与所述第2像素的所述第1半导体区域之间，并且被配置于所述第1主面；
像素电路，被配置于所述第1阱区内；和
像素间分离区域，被配置于所述基板的内部且所述第1像素的所述第2半导体区域与所述第2像素的所述第2半导体区域之间，
所述第2半导体区域和所述第3半导体区域形成雪崩倍增区域。
2.根据权利要求1所述的固体摄像元件，其中，
所述第1阱区是所述第1导电型，通过所述像素间分离区域而与所述第3半导体区域电分离。
3.根据权利要求2所述的固体摄像元件，其中，
所述固体摄像元件还具备：所述第2导电型的第2阱区，被配置于所述第1阱区与所述第2半导体区域之间，与所述第2半导体区域电分离。
4.根据权利要求3所述的固体摄像元件，其中，
所述像素间分离区域中针对电子的势垒比所述第1半导体区域与所述第2阱区之间的所述第1导电型的区域中针对电子的势垒高。
5.根据权利要求2～4的任意一项所述的固体摄像元件，其中，
所述固体摄像元件还具备：所述第2导电型的表面非活性区域，被配置于所述第1半导体区域与所述第1主面之间，
所述像素电路具有将所述第1半导体区域作为源极区域的MOS型晶体管。
6.根据权利要求1～5的任意一项所述的固体摄像元件，其中，
所述像素间分离区域是所述第1导电型、或者杂质浓度比所述第2半导体区域的杂质浓度低的所述第2导电型。
7.根据权利要求1～6的任意一项所述的固体摄像元件，其中，
所述第1半导体区域的所述第2主面侧的与所述第1主面平行的面的剖面处的面积比所述第1主面侧的与所述第1主面平行的面的剖面处的面积大。
8.根据权利要求1～7的任意一项所述的固体摄像元件，其中，
所述第3半导体区域与所述第2主面之间的区域中的杂质浓度比所述第3半导体区域的杂质浓度低。
9.根据权利要求1～8的任意一项所述的固体摄像元件，其中，
所述固体摄像元件还具备：所述第2导电型的第4半导体区域，在所述基板的内部，包围所述像素阵列，与所述第1主面相接，
由所述第4半导体区域和所述基板中的与所述第4半导体区域相接的区域所形成的PN结中的杂质浓度的梯度比由所述第2半导体区域和所述第3半导体区域所形成的PN结中的杂质浓度的梯度小。
10.根据权利要求9所述的固体摄像元件，其中，
所述固体摄像元件还具备：
第5半导体区域，与所述第4半导体区域电连接；和
像素末端部分离区域，用于将所述像素阵列的最外周的像素中的所述第2半导体区域与所述第5半导体区域电分离，
所述像素末端部分离区域处于耗尽化。
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