WO2019188244A1 - 光検出器 - Google Patents

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WO2019188244A1
WO2019188244A1 PCT/JP2019/009959 JP2019009959W WO2019188244A1 WO 2019188244 A1 WO2019188244 A1 WO 2019188244A1 JP 2019009959 W JP2019009959 W JP 2019009959W WO 2019188244 A1 WO2019188244 A1 WO 2019188244A1
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semiconductor substrate
region
semiconductor
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裕樹 杉浦
暁登 井上
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to a photodetector, and particularly to a photodetector capable of detecting weak light.
  • An avalanche photodiode (APD: Avalanche Photodiode) is known as one of highly sensitive photodetectors.
  • the APD is a photodiode whose light detection sensitivity is increased by multiplying signal charges generated by photoelectric conversion using avalanche breakdown (breakdown).
  • the present disclosure provides a photodetector that can alleviate the electric field at the end.
  • a photodetector includes a first conductivity type semiconductor substrate and a second conductivity type first semiconductor layer different from the first conductivity type located above the semiconductor substrate.
  • a first semiconductor layer bonded to the semiconductor substrate in one region, and a second semiconductor layer located between the semiconductor substrate and the first semiconductor layer in a second region outside the first region, A second semiconductor layer of the second conductivity type having an impurity concentration lower than that of the first semiconductor layer, wherein the semiconductor substrate and the first semiconductor layer have a charge multiplication in which charges are multiplied by avalanche multiplication.
  • a photoelectric conversion part including a double region is formed, and the second semiconductor layer reaches a position below the boundary between the semiconductor substrate and the first semiconductor layer in the thickness direction of the semiconductor substrate.
  • a photodetector capable of relaxing the electric field at the end is realized.
  • FIG. 1 is a plan view of the entire solid-state imaging device according to the first embodiment.
  • FIG. 2 is a plan view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the first embodiment.
  • FIG. 4 is a cross-sectional view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the comparative example.
  • FIG. 5 is a cross-sectional view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the second embodiment.
  • FIG. 6 is a plan view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the third embodiment.
  • FIG. 7 is a cross-sectional view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the third embodiment.
  • FIG. 8 is a plan view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the modification of the third embodiment.
  • CMOS complementary metal-oxide-semiconductor
  • APD avalanche photodiode
  • Patent Document 1 a solid-state imaging device has been proposed that can arrange APDs in an array and generate a high-resolution image from minute incident light (see, for example, Patent Document 2).
  • Patent Document 2 is disadvantageous for high sensitivity because an APD is formed under the pixel circuit.
  • the APD In order to make the APD pixel array highly sensitive, the APD needs to be formed in a shallow portion of the solid-state imaging device. Normally, the end of the APD pixel array is designed to have a low electric field, but a high impurity density PN junction is unintentionally formed between the elements constituting the peripheral circuit, resulting in a high electric field. May end up.
  • the APD is formed in a shallow region, the region where the depletion layer can be expanded is reduced, and it may be difficult to reduce the electric field. That is, at the end of the APD pixel array, it is necessary to improve the breakdown voltage and reduce the leakage current by relaxing the electric field.
  • the Z-axis direction in the coordinate axes is, for example, the vertical direction, the Z-axis + side is expressed as an upper side (upper), and the Z-axis-side is expressed as a lower side (lower).
  • the Z-axis direction is a direction perpendicular to the upper surface or the lower surface of the semiconductor substrate, and is the thickness direction of the semiconductor substrate.
  • the X-axis direction and the Y-axis direction are directions orthogonal to each other on a plane (horizontal plane) perpendicular to the Z-axis direction.
  • the X-axis direction is expressed as a horizontal direction
  • the Y-axis direction is expressed as a vertical direction.
  • “plan view” means viewing from the Z-axis direction. Further, the present disclosure does not exclude a structure in which the P-type and the N-type are reversed in the following embodiments.
  • FIG. 1 is a plan view of the entire solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 100 includes a substrate 101, a pixel array unit 102 mounted on the substrate 101, and a peripheral circuit 103 mounted around the pixel array unit 102 on the substrate 101.
  • a plurality of APDs (Avalanche Photodiodes) are arranged in an array. In other words, the plurality of APDs are arranged in a matrix.
  • FIG. 2 is a plan view of the outer peripheral portion of the pixel array portion 102 (portion surrounded by a broken line in FIG. 1).
  • FIG. 3 is a cross-sectional view of the outer periphery of the pixel array unit 102.
  • 3 is a cross-sectional view of the pixel array unit 102 taken along the line III-III in FIG.
  • the solid-state imaging device 100 includes a semiconductor substrate 10, a first semiconductor layer 11, and a second semiconductor layer 12.
  • a region inside (that is, the X axis + side) of the pixel array unit 102 (that is, the solid-state imaging device 100) is illustrated as a first region A1, and the region outside the pixel array unit 102 (that is, the X axis).
  • the ⁇ side region is illustrated as the second region A2.
  • the P-type depletion layer end L P1 and the N-type depletion layer end L N1 are shown by broken lines.
  • the semiconductor substrate 10 is formed of a P-type semiconductor. Specifically, the semiconductor substrate 10 includes a main body portion 10 a and a bonding portion 10 b that is located on the main body portion 10 a and is in contact with the first semiconductor layer 11.
  • the impurity concentration of the main body 10a is, for example, 1 ⁇ 10 14 to 1 ⁇ 10 15 cm ⁇ 3
  • the impurity concentration of the junction 10b is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 . Within such a range of impurity concentration, the impurity concentration of the junction 10b is higher than the impurity concentration of the main body 10a.
  • the first semiconductor layer 11 is formed of an N-type semiconductor.
  • the first semiconductor layer 11 is located above the semiconductor substrate 10.
  • the first semiconductor layer 11 includes a main body portion 11a and a joint portion 11b formed under the main body portion 11a and in contact with (in other words, joined to) the semiconductor substrate 10.
  • the joint portion 11b is located in the first region A1 of the pixel array portion 102. That is, the first semiconductor layer 11 is in contact with the semiconductor substrate 10 in the first region A1.
  • the impurity concentration of the main body portion 11a is, for example, 5 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration of the junction portion 11b is, for example, 5 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the impurity concentration of the junction 10b is higher than the impurity concentration of the main body 10a.
  • the semiconductor substrate 10 and the first semiconductor layer 11 form an APD 1 including a charge multiplication region where charge is multiplied by avalanche multiplication.
  • APD 1 is an example of a photoelectric conversion unit. Specifically, the APD 1 is formed by a PN junction of a P-type junction 10b and an N-type junction 11b.
  • the shape of the APD or the like may not be good at the outer periphery of the pixel array unit 102. Therefore, the APD 1 formed on the outer peripheral portion of the pixel array unit 102 is masked and not used, unlike the APD 2 positioned inside the APD 1 shown in FIG. The actually used APD 2 is surrounded by the separation region 15 in plan view.
  • the isolation region 15 is formed of a P-type semiconductor. The impurity concentration of the isolation region 15 is 1 ⁇ 10 16 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the second semiconductor layer 12 is formed of an N-type semiconductor.
  • the second semiconductor layer 12 is located between the semiconductor substrate 10 and the first semiconductor layer 11 in the second region A2 outside the first region A1.
  • the impurity concentration of the second semiconductor layer 12 is 1 ⁇ 10 16 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the second semiconductor layer 12 is in contact with the first semiconductor layer 11 from the outside and covers the outer side surface of the first semiconductor layer 11. As shown in FIG. 3, the outer side surface of the second semiconductor layer 12 is an inclined surface.
  • the second semiconductor layer 12 is formed by impurity implantation, for example.
  • FIG. 4 is a cross-sectional view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the comparative example.
  • the second semiconductor layer 12 a included in the solid-state image sensor 100 a according to the comparative example is thinner than the second semiconductor layer 12 included in the solid-state image sensor 100.
  • the P-type depletion layer end L P2 and the N-type depletion layer end L N2 are shown by broken lines.
  • the distance D2 from the P-type depletion layer end L P2 to the N-type depletion layer end L N2 is short, and there is a concern that a high electric field is generated and the breakdown voltage decreases. There is also a concern that leakage current may occur.
  • the second semiconductor layer 12 reaches a position below the boundary portion 14 between the semiconductor substrate 10 and the first semiconductor layer 11 in the thickness direction of the semiconductor substrate 10. Then, since the boundary portion 16 between the second semiconductor layer 12 and the semiconductor substrate 10 approaches the lower surface of the semiconductor substrate 10, the depletion layer spreads on the upper surface side of the semiconductor substrate 10. As a result, the distance D1 from the P-type depletion layer end L P1 to the N-type depletion layer end L N1 is longer than the distance D2. Therefore, the electric field at the outer peripheral portion (that is, the end portion) of the pixel array portion 102 is relaxed. As a result, the breakdown voltage is improved and the leakage current is suppressed.
  • the solid-state imaging device 100 includes the first conductivity type semiconductor substrate 10 and the second conductivity type first semiconductor layer 11 different from the first conductivity type located above the semiconductor substrate 10.
  • the first semiconductor layer 11 bonded to the semiconductor substrate 10 in the first region A1 and the second semiconductor layer located between the semiconductor substrate 10 and the first semiconductor layer 11 in the second region A2 outside the first region A1.
  • a second conductivity type second semiconductor layer 12 having an impurity concentration lower than that of the first semiconductor layer 11.
  • the solid-state image sensor 100 is an example of a photodetector.
  • the first conductivity type is, for example, P type
  • the second conductivity type is, for example, N type.
  • the semiconductor substrate 10 and the first semiconductor layer 11 form an APD 1 including a charge multiplication region where charges are multiplied by avalanche multiplication.
  • the second semiconductor layer 12 is a semiconductor It reaches a position below the boundary portion 14 between the substrate 10 and the first semiconductor layer 11.
  • APD 1 is an example of a photoelectric conversion unit.
  • the boundary 16 between the second semiconductor layer 12 and the semiconductor substrate 10 approaches the lower surface of the semiconductor substrate 10, so that a depletion layer spreads on the upper surface side of the semiconductor substrate 10.
  • the distance D1 from the P-type depletion layer end L P1 to the N-type depletion layer end L N1 becomes relatively long, and the electric field is relaxed.
  • the breakdown voltage is improved and the leakage current is suppressed.
  • the semiconductor substrate 10 includes a main body portion 10 a and a joint portion 11 b that is located on the main body portion 10 a and is in contact with the first semiconductor layer 11.
  • the main body portion 10a is an example of a third portion
  • the joint portion 11b is an example of a fourth portion.
  • FIG. 5 is a cross-sectional view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the second embodiment.
  • the description will be focused on the differences from the first embodiment, and description of the matters already described will be omitted.
  • the solid-state imaging device 200 includes a semiconductor substrate 20, a first semiconductor layer 11, and a second semiconductor layer 12.
  • the semiconductor substrate 20 is formed of a P-type semiconductor. Specifically, the semiconductor substrate 20 includes a substrate body 20a and an upper portion 20b located outside the second semiconductor layer 12 on the substrate body 20a.
  • the impurity concentration of the substrate body 20a is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 , which is higher than the impurity concentration of the body 10a of the semiconductor substrate 10 described in the first embodiment.
  • the impurity concentration of the upper portion 20b is, for example, 1 ⁇ 10 14 to 1 ⁇ 10 15 cm ⁇ 3 , which is substantially the same as the impurity concentration of the main body portion 10a of the semiconductor substrate 10 described in the first embodiment.
  • the impurity concentration of the upper part 20b is lower than the impurity concentration of the substrate body 20a.
  • the impurity concentration of the substrate body 20a of the semiconductor substrate 20 is equal to the impurity concentration of the junction 10b of the semiconductor substrate 10, and the substrate body 20a has a high impurity concentration as a whole.
  • a concentration gradient in which the impurity concentration decreases toward the upper side is formed in the substrate main body portion 20a, and the substrate main body portion 20a is bonded to the bonding portion 11b of the first semiconductor layer 11 at the portion where the impurity concentration is lowest. Good. Thereby, the drift speed of the charge generated in the deep part (lower part) of the semiconductor substrate 20 to the APD 1 is increased.
  • the depletion layer hardly extends from the boundary portion 26 of the second semiconductor layer 12 and the substrate main body portion 20a to the substrate main body portion 20a side. It becomes difficult to ensure a withstand voltage only by the depletion layer spreading toward the substrate body 20a.
  • a depletion layer can be expanded from the boundary portion 26 to the second semiconductor layer 12 side. For this reason, the effect which improves a proof pressure is acquired.
  • the impurity concentration of the second semiconductor layer 12 is approximately the same as the impurity concentration of the substrate main body portion 20a, the impurities are offset and the first semiconductor layer 11 and the substrate main body portion 20a of the second semiconductor layer 12 are offset.
  • the effective impurity concentration of the overlap region 12b (a portion surrounded by a broken line in the second semiconductor layer 12) positioned therebetween becomes low.
  • a part of the second semiconductor layer 12 is located outside the first semiconductor layer 11, and the outer side surface of the first semiconductor layer 11 is covered with the second semiconductor layer 12. This suppresses a decrease in breakdown voltage due to the rounding effect at the corners of the pixel array section and a decrease in breakdown voltage due to lithography misalignment.
  • the impurity concentration of the upper portion 20b is low, it becomes difficult to form a region with a high impurity concentration unintentionally due to manufacturing variations, and generation of a high electric field is suppressed.
  • the semiconductor substrate 20 includes the substrate main body portion 20a and the upper portion 20b positioned outside the second semiconductor layer 12 on the substrate main body portion 20a.
  • the solid-state image sensor 200 is an example of a photodetector.
  • the impurity concentration of the upper part 20b is lower than the impurity concentration of the substrate body 20a.
  • the substrate body 20a is an example of a third part, and the upper part 20b is an example of a fourth part.
  • the impurity concentration of the upper portion 20b is low, it becomes difficult to form a region with a high impurity concentration unintentionally due to manufacturing variations, and generation of a high electric field is suppressed.
  • FIG. 6 is a plan view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the third embodiment.
  • FIG. 7 is a cross-sectional view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the third embodiment.
  • FIG. 7 is a cross-sectional view of the solid-state imaging device 300 according to Embodiment 3 taken along the line VII-VII in FIG.
  • description will be made mainly on differences from the first embodiment and the second embodiment, and description of matters already described will be omitted.
  • the solid-state imaging device 300 includes a semiconductor substrate 30, a first semiconductor layer 31, a second semiconductor layer 32, an isolation region 35, a well 37, and STI (Shallow Trench Isolation). 39).
  • the first area A1 shown in FIG. 7 is a dummy pixel area
  • the second area A2 outside the first area A1 is an electric field relaxation area
  • A3 is an effective pixel area.
  • the P-type depletion layer end L P3 is indicated by a broken line.
  • the semiconductor substrate 30 is formed of a P-type semiconductor. Specifically, the semiconductor substrate 30 is positioned outside the main body 30a, the outer peripheral portion 30b positioned outside the second semiconductor layer 32 on the main body 30a, and the outer peripheral portion 30b on the main body 30a.
  • the outermost peripheral part 30c is included.
  • the impurity concentration of the main body 30a is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration of the outer peripheral portion 30b is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3
  • the impurity concentration of the outermost peripheral portion 30c is 5 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the impurity concentration in the outer peripheral portion 30b is lower than the impurity concentration in the main body portion 30a.
  • the impurity concentration of the outermost peripheral part 30c is higher than the impurity concentration of the outer peripheral part 30b.
  • a concentration gradient is formed such that the impurity concentration decreases toward the upper side.
  • the impurity concentration in the portion of the main body 30a located immediately below the first semiconductor layer 31 and in contact with the first semiconductor layer 31 is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the outermost peripheral portion 30 c is disposed in a region separated from the outer end of the second semiconductor layer 32 by the same extent as the depletion layer width in the thickness direction of the semiconductor substrate 30.
  • the lateral width of the outer peripheral portion 30b is wider than the minimum width of the depletion layer at the end of the pixel array portion.
  • the impurity concentration in the outer peripheral portion 30b is low, it becomes difficult to form a region with a high impurity concentration that is not intended due to manufacturing variations and the like, and generation of a high electric field is suppressed.
  • the first semiconductor layer 31 is formed of an N-type semiconductor.
  • the first semiconductor layer 31 is located above the semiconductor substrate 30.
  • the first semiconductor layer 31 is formed to be finely separated. Thereby, the shape of the resist used in the implantation of impurities for forming the first semiconductor layer 31 can be stabilized.
  • the first semiconductor layer 31 is divided into an outer portion 31a located in the second region A2 and an inner portion 31b located in the first region A1.
  • the inner portion 31 b includes a main body portion 31 b 1 and a bonding portion 31 b 2 that is formed under the main body portion 31 b 1 and is bonded to the semiconductor substrate 30.
  • the impurity concentration of the outer portion 31a and the main body portion 31b1 is, for example, 5 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration of the junction portion 31b2 is, for example, 5 ⁇ 10 16 to 1 ⁇ 10 19. cm ⁇ 3 .
  • the impurity concentration of the junction portion 31b2 is higher than the impurity concentration of the outer portion 31a and the main body portion 31b1.
  • the semiconductor substrate 30 and the inner portion 31b form an APD 1 including a charge multiplication region where charges are multiplied by avalanche multiplication.
  • APD 1 is an example of a photoelectric conversion unit.
  • a charge multiplying region capable of multiplying one signal charge to a large number is provided in the vicinity of the boundary 34 between the semiconductor substrate 30 and the inner portion 31b. It is formed. According to the charge multiplication region, it is possible to detect a weak light of one photon. The multiplied signal charge is accumulated in the main body 31b1.
  • the APD shape and the like may not be good at the outer periphery of the pixel array portion. Therefore, the APD 1 formed on the outer peripheral portion of the pixel array portion is masked and not used, unlike the APD 2 located inside the APD 1 shown in FIGS. 6 and 7, for example. That is, APD1 is a dummy pixel.
  • the actually used APD 2 is surrounded by the separation region 15 in plan view.
  • the isolation region 35 is formed of a P-type semiconductor.
  • the impurity concentration of the isolation region 35 is 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the P-type separation region 35 for electrically separating the outer portion 31a and the inner portion 31b is not provided between the outer portion 31a and the inner portion 31b.
  • the outer portion 31a and the inner portion 31b are electrically connected by, for example, a wiring M (schematically illustrated in FIG. 7).
  • the potential of the wiring M is controlled to an arbitrary potential, the outer portion 31a and the inner portion 31b are surely at the same potential.
  • the potential of the wiring M is fixed to a potential lower than the reset potential of the APD 1.
  • the second semiconductor layer 32 is formed of an N-type semiconductor.
  • the second semiconductor layer 32 is located between the semiconductor substrate 30 and the outer portion 31a of the first semiconductor layer 31 in the second region A2 outside the first region A1.
  • the impurity concentration of the second semiconductor layer 12 is 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the second semiconductor layer 32 is in contact with the outer portion 31a from the outside and covers the outer side surface of the outer portion 31a. Further, the outer side surface of the second semiconductor layer 32 is an inclined surface. The effect obtained by the second semiconductor layer 32 is the same as the effect obtained by the second semiconductor layer 12.
  • a pixel circuit for reading out signal charges output from the APD 2 is arranged. Specifically, a transistor TR for reading signal charges output from the APD 2 is disposed on the upper surface of the well 37.
  • the well 37 is located above the semiconductor substrate 30 and in the third region A3 inside the first region A1.
  • a P-type isolation region 35 is located between the well 37 and the first semiconductor layer 31 of the APD 2.
  • the well 37 includes a P-type first well 37a and an N-type second well 37b that covers a side surface and a lower surface of the first well 37a.
  • the second well 37b includes a joint portion 37b1 in contact with the semiconductor substrate 30 and a main body portion 37b2 on the joint portion 37b1.
  • the first well 37a (joint portion 37b1 and main body portion 37b2) can expand a depletion layer between the second well 37b and the semiconductor substrate 30. Therefore, punch-through of charges can be suppressed.
  • the well 37 reaches a position below the first semiconductor layer 31 in the thickness direction of the semiconductor substrate 30.
  • the junction part 37b1 and the 2nd semiconductor layer 32 can be formed simultaneously in the same process. That is, the number of steps in manufacturing the solid-state imaging device 300 can be reduced.
  • the alignment margin can be reduced, the area of the end region of the pixel array portion can be reduced.
  • the impurity concentration of the first well 37a is 5 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3
  • the impurity concentration of the junction 37b1 is 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3.
  • the impurity concentration of the portion 37b2 is 5 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 . Within such an impurity concentration range, the impurity concentration of the junction portion 37b1 is lower than the impurity concentration of the main body portion 37b2.
  • the STI 39 covers a portion of the upper surface of the semiconductor substrate 30 outside the first semiconductor layer 31.
  • the STI 39 has a rectangular ring shape (in other words, a frame shape). According to STI39, the volume of the depletion layer can be reduced and the leakage current can be suppressed.
  • FIG. 8 is a plan view of the outer peripheral portion of the pixel array portion of the solid-state imaging device according to the modification of the third embodiment.
  • the second semiconductor layer 42 included in the solid-state imaging device 400 according to the modification of the third embodiment is formed to be finely separated. Thereby, the shape of the resist used in the implantation of impurities for forming the second semiconductor layer 42 can be stabilized.
  • the solid-state imaging device 300 further includes the well 37 located in the third region A3 above the semiconductor substrate 30 and inside the first region A1, the well 37, and the first semiconductor layer 31. And a first conductivity type separation region located between the two.
  • the solid-state image sensor 300 is an example of a photodetector.
  • the well 37 includes a first well 37a of the first conductivity type and a second well 37b of the second conductivity type that covers the side surface and the lower surface of the first well 37a.
  • the first conductivity type is, for example, P type
  • the second conductivity type is, for example, N type.
  • the transistor TR is disposed on the upper surface of the well 37, and the well 37 reaches a position below the first semiconductor layer 31 in the thickness direction of the semiconductor substrate 30.
  • the joint portion 37b1 of the well 37 and the second semiconductor layer 32 can be simultaneously formed in the same process. That is, the number of steps in manufacturing the solid-state imaging device 300 can be reduced.
  • the semiconductor substrate 30 further includes an outermost peripheral part 30c located outside the outer peripheral part 30b on the main body part 30a.
  • the main body 30a is an example of a third part
  • the outer peripheral part 30b is an example of a fourth part
  • the outermost peripheral part 30c is an example of a fifth part.
  • the impurity concentration of the outermost peripheral part 30c is higher than the impurity concentration of the outer peripheral part 30b.
  • the outermost peripheral portion 30c having such a relatively high impurity concentration can stop the extension of the lateral depletion layer. Therefore, generation of leakage current is suppressed.
  • the first semiconductor layer 31 is divided into an outer portion 31a located in the second region A2 and an inner portion 32a located in the first region A1. Between the outer portion 31a and the inner portion 32a, there is not provided a first conductivity type separation region for electrically separating the outer portion 31a and the inner portion 32a, and the outer portion 31a and the inner portion 32a M is electrically connected.
  • the solid-state imaging device 300 further includes an STI 39 that covers a portion of the upper surface of the semiconductor substrate 30 outside the first semiconductor layer 31.
  • This can reduce the volume of the depletion layer and suppress the leakage current.
  • the STI 39 has a rectangular ring shape.
  • This can reduce the volume of the depletion layer and suppress the leakage current.
  • the present disclosure may be realized as a photodetector (in other words, an optical sensor) other than the solid-state imaging device that does not capture an image.
  • each layer of the stacked structure of the solid-state image sensor has the same structure as the stacked structure of the above embodiment.
  • Other materials may be included as long as these functions can be realized.
  • the corners and sides of each component are linearly described, but the present disclosure also includes those in which the corners and sides are rounded due to manufacturing reasons.
  • this indication may be realized as a manufacturing method of a solid-state image sensing device.
  • the solid-state imaging device of the present disclosure can be used for a solid-state imaging device that requires a large-scale pixel circuit. Since the solid-state imaging device of the present disclosure can be applied to a distance image sensor or the like, it is industrially useful.

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Abstract

固体撮像素子（１００）は、Ｐ型の半導体基板（１０）と、半導体基板（１０）の上方に位置するＮ型の第一半導体層（１１）であって、第一領域（Ａ１）において半導体基板（１０）と接合する第一半導体層（１１）と、第一領域（Ａ１）よりも外側の第二領域（Ａ２）において、半導体基板（１０）及び第一半導体層（１１）の間に位置する第二半導体層（１２）であって、不純物濃度が第一半導体層（１１）よりも低いＮ型の第二半導体層（１２）とを備える。半導体基板（１０）、及び、第一半導体層（１１）は、ＡＰＤ１を形成し、半導体基板（１０）の厚み方向において、第二半導体層（１２）は、半導体基板（１０）及び第一半導体層（１１）の境界部（１４）よりも下方の位置まで達する。

Description

光検出器
　本開示は、光検出器に関し、特に微弱な光を検出することが可能な光検出器に関する。
　近年、医療、通信、バイオ、化学、監視、車載、及び、放射線検出など多岐に渡る分野において、高感度な光検出器が利用されている。高感度な光検出器の一つとして、アバランシェフォトダイオード（ＡＰＤ：Ａｖａｌａｎｃｈｅ　Ｐｈｏｔｏｄｉｏｄｅ）が知られている。ＡＰＤは、光電変換によって発生した信号電荷を、アバランシェ降伏（ブレークダウン）を用いて増倍することで光の検出感度が高められたフォトダイオードである。
米国特許第９１７８１００号明細書 国際公開第２０１７／０４３０６８号
　本開示は、端部における電界を緩和することができる光検出器を提供する。
　本開示の一態様に係る光検出器は、第一導電型の半導体基板と、前記半導体基板の上方に位置する前記第一導電型と異なる第二導電型の第一半導体層であって、第一領域において前記半導体基板と接合する第一半導体層と、前記第一領域よりも外側の第二領域において、前記半導体基板及び前記第一半導体層の間に位置する第二半導体層であって、不純物濃度が前記第一半導体層よりも低い前記第二導電型の第二半導体層とを備え、前記半導体基板、及び、前記第一半導体層は、アバランシェ増倍によって電荷が増倍される電荷増倍領域を含む光電変換部を形成し、前記半導体基板の厚み方向において、第二半導体層は、前記半導体基板及び前記第一半導体層の境界部よりも下方の位置まで達する。
　本開示によれば、端部における電界を緩和することができる光検出器が実現される。
図１は、実施の形態１に係る固体撮像素子の全体の平面図である。 図２は、実施の形態１に係る固体撮像素子の画素アレイ部の外周部の平面図である。 図３は、実施の形態１に係る固体撮像素子の画素アレイ部の外周部の断面図である。 図４は、比較例に係る固体撮像素子の画素アレイ部の外周部の断面図である。 図５は、実施の形態２に係る固体撮像素子の画素アレイ部の外周部の断面図である。 図６は、実施の形態３に係る固体撮像素子の画素アレイ部の外周部の平面図である。 図７は、実施の形態３に係る固体撮像素子の画素アレイ部の外周部の断面図である。 図８は、実施の形態３の変形例に係る固体撮像素子の画素アレイ部の外周部の平面図である。
　（本開示の基礎となった知見）
　ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサなどの固体撮像素子を高感度化するための素子として、高電界が発生するＰＮ接合を有し、アバランシェ増倍を利用したアバランシェフォトダイオード（ＡＰＤ）が知られている（例えば、特許文献１参照）。また、ＡＰＤをアレイ状に配置し、微小な入射光から高解像度な画像を生成することができる固体撮像素子が提案されている（例えば、特許文献２参照）。
　特許文献２の構造は、画素回路の下にＡＰＤが形成されるため高感度化に対して不利である。ＡＰＤ画素アレイを高感度にするためにはＡＰＤが固体撮像素子の浅い部分に形成される必要がある。通常、ＡＰＤ画素アレイの端部は低電界になるように設計されるが、周辺回路を構成する素子との間に意図せずに高不純物密度ＰＮ接合が形成されてしまい、高電界となってしまう場合がある。また、ＡＰＤが浅い領域に形成されることで空乏層を拡大できる領域が縮小し、低電界化が困難になる場合もある。つまり、ＡＰＤ画素アレイの端部においては、電界を緩和することにより、耐圧の向上、及び、リーク電流の低減を図る必要がある。
　以下の実施の形態では、画素アレイの外周側の端部における電界を緩和することができる固体撮像素子について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。
　また、以下の実施の形態で説明に用いられる図面においては座標軸が示される場合がある。座標軸におけるＺ軸方向は、例えば、鉛直方向であり、Ｚ軸＋側は、上側（上方）と表現され、Ｚ軸－側は、下側（下方）と表現される。Ｚ軸方向は、言い換えれば、半導体基板の上面または下面に垂直な方向であり、半導体基板の厚み方向である。また、Ｘ軸方向及びＹ軸方向は、Ｚ軸方向に垂直な平面（水平面）上において、互いに直交する方向である。Ｘ軸方向は、横方向と表現され、Ｙ軸方向は、縦方向と表現される。以下の実施の形態において、「平面視」とは、Ｚ軸方向から見ることを意味する。また、本開示は、以下の実施の形態において、Ｐ型とＮ型とを逆転させた構造を排除するものではない。
　（実施の形態１）
　［構造］
　以下、実施の形態１に係る固体撮像素子の構造について説明する。図１は、実施の形態１に係る固体撮像素子の全体の平面図である。
　図１に示されるように、固体撮像素子１００は、基板１０１と、基板１０１上に実装された画素アレイ部１０２と、基板１０１上の画素アレイ部１０２の周囲に実装された周辺回路１０３とを備える。画素アレイ部１０２においては、複数のＡＰＤ（Ａｖａｌａｎｃｈｅ　Ｐｈｏｔｏｄｉｏｄｅ）がアレイ状に配置されている。複数のＡＰＤは、言い換えれば、マトリクス状に配置される。
　図２は、画素アレイ部１０２の外周部（図１の破線で囲まれた部分）の平面図である。図３は、画素アレイ部１０２の外周部の断面図である。図３は、画素アレイ部１０２を図２のＩＩＩ－ＩＩＩ線において切断した場合の断面図である。
　図２及び図３に示されるように、固体撮像素子１００は、半導体基板１０と、第一半導体層１１と、第二半導体層１２とを備える。なお、図３では、画素アレイ部１０２（つまり、固体撮像素子１００）の内側（つまり、Ｘ軸＋側）の領域は第一領域Ａ１として図示され、画素アレイ部１０２の外側（つまり、Ｘ軸－側）の領域が第二領域Ａ２として図示されている。図３では、Ｐ型の空乏層端ＬＰ１及びＮ型の空乏層端ＬＮ１が破線で図示されている。
　半導体基板１０は、Ｐ型の半導体によって形成される。半導体基板１０は、具体的には、本体部１０ａと、本体部１０ａ上に位置し、第一半導体層１１と接する接合部１０ｂとを含む。本体部１０ａの不純物濃度は、例えば、１×１０１４～１×１０１５ｃｍ－３であり、接合部１０ｂの不純物濃度は、例えば、１×１０１６～１×１０１８ｃｍ－３である。このような不純物濃度の範囲内で、接合部１０ｂの不純物濃度は、本体部１０ａの不純物濃度よりも高い。
　第一半導体層１１は、Ｎ型の半導体によって形成される。第一半導体層１１は、半導体基板１０の上方に位置する。第一半導体層１１は、具体的には、本体部１１ａと、本体部１１ａの下に形成され、半導体基板１０と接する（言い換えれば、接合する）接合部１１ｂとを備える。接合部１１ｂは、画素アレイ部１０２の第一領域Ａ１内に位置する。つまり、第一半導体層１１は、第一領域Ａ１において半導体基板１０と接する。
　本体部１１ａの不純物濃度は、例えば、５×１０１６～１×１０１９ｃｍ－３であり、接合部１１ｂの不純物濃度は、例えば、５×１０１６～１×１０１８ｃｍ－３である。このような不純物濃度の範囲内で、接合部１０ｂの不純物濃度は、本体部１０ａの不純物濃度よりも高い。
　半導体基板１０、及び、第一半導体層１１は、アバランシェ増倍によって電荷が増倍される電荷増倍領域を含むＡＰＤ１を形成する。ＡＰＤ１は、光電変換部の一例である。具体的には、ＡＰＤ１は、Ｐ型の接合部１０ｂ及びＮ型の接合部１１ｂのＰＮ接合により形成される。
　半導体基板１０の下面に逆バイアスの電圧が印加されると、半導体基板１０及び第一半導体層１１の境界部１４の近傍に、１個の信号電荷を多数に増倍させることができる電荷増倍領域が形成される。電荷増倍領域によれば、１フォトンの微弱な光を検出することが可能になる。増倍された信号電荷は、本体部１１ａに蓄積される。
　なお、画素アレイ部１０２の外周部においては、ＡＰＤの形状などが良好でない場合がある。そこで、画素アレイ部１０２の外周部に形成されたＡＰＤ１は、例えば、図２に示される、ＡＰＤ１よりも内側に位置するＡＰＤ２と異なり、マスクされて使用されない。なお、実使用されるＡＰＤ２は、平面視において分離領域１５に囲まれている。分離領域１５は、Ｐ型の半導体によって形成される。分離領域１５の不純物濃度は、１×１０１６～１×１０１７ｃｍ－３である。
　第二半導体層１２は、Ｎ型の半導体によって形成される。第二半導体層１２は、第一領域Ａ１よりも外側の第二領域Ａ２において、半導体基板１０及び第一半導体層１１の間に位置する。第二半導体層１２の不純物濃度は、１×１０１６～１×１０１７ｃｍ－３である。また、第二半導体層１２は、第一半導体層１１に外側から接し、第一半導体層１１の外側の側面を覆う。図３に示されるように、第二半導体層１２の外側の側面は、傾斜面である。第二半導体層１２は、例えば、不純物の注入によって形成される。
　以下、第二半導体層１２によって得られる効果について比較例に係る固体撮像素子の断面図を参照しながら説明する。図４は、比較例に係る固体撮像素子の画素アレイ部の外周部の断面図である。
　図４に示されるように、比較例に係る固体撮像素子１００ａが備える第二半導体層１２ａは、固体撮像素子１００が備える第二半導体層１２よりも厚みが薄い。また、図４においては、Ｐ型の空乏層端ＬＰ２、及び、Ｎ型の空乏層端ＬＮ２が破線で図示されている。固体撮像素子１００ａにおいては、Ｐ型の空乏層端ＬＰ２からＮ型の空乏層端ＬＮ２までの距離Ｄ２は短く、高電界が発生して耐圧が低下する懸念がある。また、リーク電流が生じる懸念もある。
　これに対し、固体撮像素子１００においては、半導体基板１０の厚み方向において、第二半導体層１２は、半導体基板１０及び第一半導体層１１の境界部１４よりも下方の位置まで達している。そうすると、第二半導体層１２及び半導体基板１０の境界部１６が、半導体基板１０の下面に近づくため、半導体基板１０の上面側に空乏層が広がる。この結果、Ｐ型の空乏層端ＬＰ１からＮ型の空乏層端ＬＮ１までの距離Ｄ１は、距離Ｄ２に比べて長くなる。したがって、画素アレイ部１０２の外周部（つまり、端部）における電界が緩和される。この結果、耐圧が向上し、リーク電流が抑制される。
　［効果等］
　以上説明したように、固体撮像素子１００は、第一導電型の半導体基板１０と、半導体基板１０の上方に位置する第一導電型と異なる第二導電型の第一半導体層１１であって、第一領域Ａ１において半導体基板１０と接合する第一半導体層１１と、第一領域Ａ１よりも外側の第二領域Ａ２において、半導体基板１０及び第一半導体層１１の間に位置する第二半導体層１２であって、不純物濃度が第一半導体層１１よりも低い第二導電型の第二半導体層１２とを備える。固体撮像素子１００は、光検出器の一例である。第一導電型は、例えば、Ｐ型であり、第二導電型は、例えば、Ｎ型である。半導体基板１０、及び、第一半導体層１１は、アバランシェ増倍によって電荷が増倍される電荷増倍領域を含むＡＰＤ１を形成し、半導体基板１０の厚み方向において、第二半導体層１２は、半導体基板１０及び第一半導体層１１の境界部１４よりも下方の位置まで達する。ＡＰＤ１は、光電変換部の一例である。
　これにより、第二半導体層１２及び半導体基板１０の境界部１６が半導体基板１０の下面に近づくため、半導体基板１０の上面側に空乏層が広がる。この結果、Ｐ型の空乏層端ＬＰ１からＮ型の空乏層端ＬＮ１までの距離Ｄ１が比較的長くなり、電界が緩和される。この結果、耐圧が向上し、リーク電流が抑制される。
　また、半導体基板１０は、本体部１０ａと、本体部１０ａの上に位置し第一半導体層１１と接する接合部１１ｂとを含む。本体部１０ａは、第三部分の一例であり、接合部１１ｂは、第四部分の一例である。
　これにより、電荷増倍領域を形成しやすい効果が得られる。
　（実施の形態２）
　［構造］
　以下、実施の形態２に係る固体撮像素子の構造について説明する。図５は、実施の形態２に係る固体撮像素子の画素アレイ部の外周部の断面図である。以下の実施の形態２では、実施の形態１との相違点を中心に説明が行われ、既出事項についての説明は省略される。
　図５に示されるように、固体撮像素子２００は、半導体基板２０と、第一半導体層１１と、第二半導体層１２とを備える。
　半導体基板２０は、Ｐ型の半導体によって形成される。半導体基板２０は、具体的には、基板本体部２０ａと、基板本体部２０ａ上の第二半導体層１２の外側に位置する上部２０ｂとを含む。基板本体部２０ａの不純物濃度は、例えば、１×１０１６～１×１０１８ｃｍ－３であり、実施の形態１で説明された半導体基板１０の本体部１０ａの不純物濃度よりも高い。上部２０ｂの不純物濃度は、例えば、１×１０１４～１×１０１５ｃｍ－３であり、実施の形態１で説明された半導体基板１０の本体部１０ａの不純物濃度とほぼ同程度である。上部２０ｂの不純物濃度は、基板本体部２０ａの不純物濃度よりも低い。
　このように、半導体基板２０の基板本体部２０ａの不純物濃度は、半導体基板１０の接合部１０ｂの不純物濃度と同等であり、基板本体部２０ａは、全体的に不純物濃度が高い。また、基板本体部２０ａには、上側ほど不純物濃度が低くなる濃度勾配が形成され、基板本体部２０ａは、最も不純物濃度が低くなる部分で第一半導体層１１の接合部１１ｂと接合してもよい。これにより、半導体基板２０の深部（下部）で発生した電荷のＡＰＤ１へのドリフト速度が速まる。このような構成では、半導体基板２０の不純物濃度が比較的高いため、第二半導体層１２及び基板本体部２０ａの境界部２６から基板本体部２０ａ側に空乏層が伸びにくくなり、境界部２６から基板本体部２０ａ側に広がる空乏層だけで耐圧を確保することが困難になる。
　ここで、第二半導体層１２によれば、境界部２６から第二半導体層１２側に空乏層を広げることができる。このため、耐圧を向上する効果が得られる。
　なお、第二半導体層１２の不純物濃度が基板本体部２０ａの不純物濃度と同程度であれば、不純物が相殺されて第二半導体層１２のうち、第一半導体層１１と基板本体部２０ａとの間に位置するオーバーラップ領域１２ｂ（第二半導体層１２のうち破線で囲まれた部分）の実効的な不純物濃度は低くなる。また、第二半導体層１２の一部は、第一半導体層１１よりも外側に位置しており、第一半導体層１１の外側の側面は、第二半導体層１２によって覆われている。これにより、画素アレイ部のコーナー部のラウンディング効果による耐圧の低下と、リソグラフィの合わせずれによる耐圧の低下が抑制される。
　また、上部２０ｂの不純物濃度が低いことにより、製造ばらつきによって意図せず不純物濃度が高い領域が形成されにくくなり、高電界発生が抑制される。
　［効果等］
　以上説明したように、固体撮像素子２００において、半導体基板２０は、基板本体部２０ａと、基板本体部２０ａの上の第二半導体層１２よりも外側に位置する上部２０ｂを含む。固体撮像素子２００は、光検出器の一例である。上部２０ｂの不純物濃度は、基板本体部２０ａの不純物濃度よりも低い。基板本体部２０ａは、第三部分の一例であり、上部２０ｂは、第四部分の一例である。
　このように上部２０ｂの不純物濃度が低いことにより、製造ばらつきによって意図せず不純物濃度が高い領域が形成されにくくなり、高電界発生が抑制される。
　（実施の形態３）
　［構造］
　以下、実施の形態３に係る固体撮像素子の構造について説明する。図６は、実施の形態３に係る固体撮像素子の画素アレイ部の外周部の平面図である。図７は、実施の形態３に係る固体撮像素子の画素アレイ部の外周部の断面図である。図７は、実施の形態３に係る固体撮像素子３００を図６のＶＩＩ－ＶＩＩ線において切断した場合の断面図である。以下の実施の形態３では、実施の形態１及び実施の形態２との相違点を中心に説明が行われ、既出事項についての説明は省略される。
　図６及び図７に示されるように、固体撮像素子３００は、半導体基板３０と、第一半導体層３１と、第二半導体層３２と、分離領域３５と、ウェル３７と、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）３９とを備える。なお、図７に示される第一領域Ａ１は、ダミー画素領域であり、第一領域Ａ１よりも外側の第二領域Ａ２は、電界緩和領域であり、第一領域Ａ１よりも内側の第三領域Ａ３は、有効画素領域である。図７では、Ｐ型の空乏層端ＬＰ３が破線で図示されている。
　半導体基板３０は、Ｐ型の半導体によって形成される。半導体基板３０は、具体的には、本体部３０ａと、本体部３０ａ上の第二半導体層３２よりも外側に位置する外周部３０ｂと、本体部３０ａ上の外周部３０ｂよりも外側に位置する最外周部３０ｃを含む。本体部３０ａの不純物濃度は、例えば、１×１０１６～１×１０１９ｃｍ－３であり、外周部３０ｂの不純物濃度は、例えば、１×１０１６～１×１０１８ｃｍ－３であり、最外周部３０ｃの不純物濃度は、５×１０１６～１×１０１８ｃｍ－３である。外周部３０ｂの不純物濃度は、本体部３０ａにおける不純物濃度よりも低い。最外周部３０ｃの不純物濃度は、外周部３０ｂの不純物濃度よりも高い。なお、本体部３０ａには、上側ほど不純物濃度が低くなる濃度勾配が形成されている。また、本体部３０ａのうち、第一半導体層３１の直下に位置し第一半導体層３１に接する部分の不純物濃度は、例えば、１×１０１６～１×１０１８ｃｍ－３である。
　このように、最外周部３０ｃの不純物濃度が比較的高いことにより、横方向（図中のＸ軸方向）の空乏層の延伸を止めることができる。これにより、リーク電流の発生が抑制される。なお、最外周部３０ｃは、第二半導体層３２の外側の端から、半導体基板３０の厚み方向における空乏層幅と同じ程度離した領域に配置される。外周部３０ｂの横幅は、画素アレイ部の端部における空乏層の最小幅より広くなる。
　また、外周部３０ｂの不純物濃度が低いことにより、製造ばらつき等によって意図しない不純物濃度が高い領域が形成されにくくなり、高電界発生が抑制される。
　第一半導体層３１は、Ｎ型の半導体によって形成される。第一半導体層３１は、半導体基板３０の上方に位置する。
　第一半導体層１１と異なり、第一半導体層３１は、細かく分離して形成されている。これにより、第一半導体層３１を形成するための不純物の注入の際に用いられるレジストの形状を安定させることができる。
　第一半導体層３１は、具体的には、第二領域Ａ２内に位置する外側部３１ａと、第一領域Ａ１内に位置する内側部３１ｂとに分割されている。内側部３１ｂは、本体部３１ｂ１と、本体部３１ｂ１の下に形成され、半導体基板３０と接合する接合部３１ｂ２とを備える。
　外側部３１ａ、及び、本体部３１ｂ１の不純物濃度は、例えば、５×１０１６～１×１０１９ｃｍ－３であり、接合部３１ｂ２の不純物濃度は、例えば、５×１０１６～１×１０１９ｃｍ－３である。このような不純物濃度の範囲内で、接合部３１ｂ２の不純物濃度は、外側部３１ａ及び本体部３１ｂ１の不純物濃度よりも高い。
　半導体基板３０、及び、内側部３１ｂは、アバランシェ増倍によって電荷が増倍される電荷増倍領域を含むＡＰＤ１を形成する。ＡＰＤ１は、光電変換部の一例である。
　半導体基板３０の下面に逆バイアスの電圧が印加されると、半導体基板３０及び内側部３１ｂの境界部３４の近傍に、１個の信号電荷を多数に増倍させることができる電荷増倍領域が形成される。電荷増倍領域によれば、１フォトンの微弱な光を検出することが可能になる。増倍された信号電荷は、本体部３１ｂ１に蓄積される。
　なお、画素アレイ部の外周部においては、ＡＰＤの形状などが良好でない場合がある。そこで、画素アレイ部の外周部に形成されたＡＰＤ１は、例えば、図６及び図７に示される、ＡＰＤ１よりも内側に位置するＡＰＤ２と異なり、マスクされて使用されない。つまり、ＡＰＤ１は、ダミー画素である。
　実使用されるＡＰＤ２は、平面視において分離領域１５に囲まれている。分離領域３５は、Ｐ型の半導体によって形成される。分離領域３５の不純物濃度は、１×１０１５～１×１０１８ｃｍ－３である。これに対し、外側部３１ａと内側部３１ｂとの間には、外側部３１ａ及び内側部３１ｂを電気的に分離するためのＰ型の分離領域３５が設けられない。外側部３１ａ及び内側部３１ｂは、例えば、配線Ｍ（図７において模式的に図示）によって電気的に接続される。
　これにより、外側部３１ａと内側部３１ｂとの間に高い電界が発生することが抑制される。配線Ｍの電位が任意の電位に制御されれば、外側部３１ａ及び内側部３１ｂが確実に同じ電位となる。配線Ｍの電位は、例えば、ＡＰＤ１のリセット電位よりも低い電位に固定される。
　第二半導体層３２は、Ｎ型の半導体によって形成される。第二半導体層３２は、第一領域Ａ１よりも外側の第二領域Ａ２において、半導体基板３０及び第一半導体層３１の外側部３１ａ間に位置する。第二半導体層１２の不純物濃度は、１×１０１６～１×１０１８ｃｍ－３である。図７に示されるように、第二半導体層３２は、外側部３１ａに外側から接し、外側部３１ａの外側の側面を覆う。また、第二半導体層３２の外側の側面は、傾斜面である。第二半導体層３２によって得られる効果は、第二半導体層１２によって得られる効果と同様である。
　ウェル３７には、ＡＰＤ２から出力される信号電荷を読み出すための画素回路が配置される。具体的には、ウェル３７の上面には、ＡＰＤ２から出力される信号電荷を読み出すためのトランジスタＴＲが配置される。ウェル３７は、半導体基板３０の上方であって、第一領域Ａ１よりも内側の第三領域Ａ３に位置する。ウェル３７及びＡＰＤ２の第一半導体層３１の間には、Ｐ型の分離領域３５が位置する。
　ウェル３７は、具体的には、Ｐ型の第一ウェル３７ａと、第一ウェル３７ａの側面及び下面を覆う、Ｎ型の第二ウェル３７ｂとを含む。第二ウェル３７ｂは、半導体基板３０と接する接合部３７ｂ１と、接合部３７ｂ１上の本体部３７ｂ２とを含む。
　第一ウェル３７ａ（接合部３７ｂ１及び本体部３７ｂ２）は、第二半導体層３２と同様に、第二ウェル３７ｂと半導体基板３０の間の空乏層を広げることができる。したがって、電荷のパンチスルーを抑制することができる。
　また、ウェル３７は、半導体基板３０の厚み方向において第一半導体層３１よりも下方の位置まで達する。これにより、固体撮像素子３００の製造において、接合部３７ｂ１、及び、第二半導体層３２を、同一工程で同時に形成することができる。つまり、固体撮像素子３００の製造における工程数を削減することができる。また、合わせマージンを緊縮できるため、画素アレイ部の端部の領域の面積を縮小することが可能である。
　なお、第一ウェル３７ａの不純物濃度は、５×１０１６～１×１０１８ｃｍ－３であり、接合部３７ｂ１の不純物濃度は、１×１０１６～１×１０１８ｃｍ－３であり、本体部３７ｂ２の不純物濃度は、５×１０１６～１×１０１８ｃｍ－３である。このような不純物濃度の範囲内で、接合部３７ｂ１の不純物濃度は、本体部３７ｂ２の不純物濃度よりも低い。
　ＳＴＩ３９は、半導体基板３０の上面のうち第一半導体層３１よりも外側の部分を覆う。平面視において、ＳＴＩ３９は、矩形環状（言い換えれば、額縁状）である。ＳＴＩ３９によれば、空乏層の体積を削減してリーク電流を抑制することができる。
　［変形例］
　図８は、実施の形態３の変形例に係る固体撮像素子の画素アレイ部の外周部の平面図である。実施の形態３の変形例に係る固体撮像素子４００が備える第二半導体層４２は、第二半導体層３２と異なり、細かく分離して形成されている。これにより、第二半導体層４２を形成するための不純物の注入の際に用いられるレジストの形状を安定させることができる。
　［効果等］
　以上説明したように、固体撮像素子３００は、さらに、半導体基板３０の上方であって、第一領域Ａ１よりも内側の第三領域Ａ３に位置するウェル３７と、ウェル３７及び第一半導体層３１の間に位置する第一導電型の分離領域とを備える。固体撮像素子３００は、光検出器の一例である。ウェル３７は、第一導電型の第一ウェル３７ａと、第一ウェル３７ａの側面及び下面を覆う、第二導電型の第二ウェル３７ｂとを含む。第一導電型は、例えば、Ｐ型であり、第二導電型は、例えば、Ｎ型である。ウェル３７の上面には、トランジスタＴＲが配置され、ウェル３７は、半導体基板３０の厚み方向において第一半導体層３１よりも下方の位置まで達する。
　これにより、固体撮像素子３００の製造において、ウェル３７の接合部３７ｂ１、及び、第二半導体層３２を、同一工程で同時に形成することができる。つまり、固体撮像素子３００の製造における工程数を削減することができる。
　また、半導体基板３０は、さらに、本体部３０ａの上の外周部３０ｂよりも外側に位置する最外周部３０ｃを含む。本体部３０ａは、第三部分の一例であり、外周部３０ｂは、第四部分の一例であり、最外周部３０ｃは、第五部分の一例である。最外周部３０ｃの不純物濃度は、外周部３０ｂの不純物濃度よりも高い。
　このような不純物濃度が比較的高い最外周部３０ｃは、横方向の空乏層の延伸を止めることができる。したがって、リーク電流の発生が抑制される。
　また、第一半導体層３１は、第二領域Ａ２内に位置する外側部３１ａと、第一領域Ａ１内に位置する内側部３２ａとに分割される。外側部３１ａと内側部３２ａとの間には、外側部３１ａ及び内側部３２ａを電気的に分離するための第一導電型の分離領域が設けられず、外側部３１ａ及び内側部３２ａは、配線Ｍによって電気的に接続される。
　これにより、外側部３１ａと内側部３１ｂとの間に高い電界が発生することが抑制される。
　また、固体撮像素子３００は、さらに、半導体基板３０の上面のうち第一半導体層３１よりも外側の部分を覆うＳＴＩ３９を備える。
　これにより、空乏層の体積を削減してリーク電流を抑制することができる。
　また、平面視において、ＳＴＩ３９は、矩形環状である。
　これにより、空乏層の体積を削減してリーク電流を抑制することができる。
　（その他の実施の形態）
　以上、実施の形態に係る固体撮像素子について説明したが、本開示は、上記実施の形態に限定されるものではない。
　例えば、上記実施の形態では、固体撮像素子について説明されたが、本開示は、画像を撮像しない固体撮像素子以外の光検出器（言い換えれば、光センサ）として実現されてもよい。
　例えば、上記実施の形態において説明に用いられ数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。
　また、上記実施の形態では、固体撮像素子が有する積層構造の各層を構成する主たる材料について例示しているが、固体撮像素子が有する積層構造の各層には、上記実施の形態の積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。また、図面においては、各構成要素の角部及び辺は直線的に記載されているが、製造上の理由などにより、角部及び辺が丸みを帯びたものも本開示に含まれる。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。例えば、本開示は、固体撮像素子の製造方法として実現されてもよい。
　本開示の固体撮像素子は、大規模な画素回路が必要な固体撮像装置に利用できる。本開示発明の固体撮像素子は、距離画像センサなどに応用できるため、産業上有用である。
　１０、３０　半導体基板
　１０ａ、１１ａ、３０ａ、３１ｂ１、３７ｂ２　本体部
　１０ｂ、１１ｂ、３１ｂ２、３７ｂ１　接合部
　１１、３１　第一半導体層
　１２、１２ａ、３２、４２　第二半導体層
　１２ｂ　オーバーラップ領域
　１４、１６、２６、３４　境界部
　１５　分離領域
　２０　半導体基板
　２０ａ　基板本体部
　２０ｂ　上部
　３０ｂ　外周部
　３０ｃ　最外周部
　３１ａ　外側部
　３１ｂ、３２ａ　内側部
　３５　分離領域
　３７　ウェル
　３７ａ　第一ウェル
　３７ｂ　第二ウェル
　３９　ＳＴＩ
　１００、１００ａ、２００、３００、４００　固体撮像素子
　１０１　基板
　１０２　画素アレイ部
　１０３　周辺回路
　Ａ１　第一領域
　Ａ２　第二領域
　Ａ３　第三領域
　Ｄ１、Ｄ２　距離
　Ｍ　配線
　ＴＲ　トランジスタ

Claims (9)

  1. 　第一導電型の半導体基板と、
    　前記半導体基板の上方に位置する前記第一導電型と異なる第二導電型の第一半導体層であって、第一領域において前記半導体基板と接合する第一半導体層と、
    　前記第一領域よりも外側の第二領域において、前記半導体基板及び前記第一半導体層の間に位置する第二半導体層であって、不純物濃度が前記第一半導体層よりも低い前記第二導電型の第二半導体層とを備え、
    　前記半導体基板、及び、前記第一半導体層は、アバランシェ増倍によって電荷が増倍される電荷増倍領域を含む光電変換部を形成し、
    　前記半導体基板の厚み方向において、第二半導体層は、前記半導体基板及び前記第一半導体層の境界部よりも下方の位置まで達する
    　光検出器。
  2. 　前記光検出器は、さらに、
    　前記半導体基板の上方であって、前記第一領域よりも内側の第三領域に位置するウェルと、
    　前記ウェル及び前記第一半導体層の間に位置する前記第一導電型の分離領域とを備え、
    　前記ウェルは、前記第一導電型の第一ウェルと、前記第一ウェルの側面及び下面を覆う、前記第二導電型の第二ウェルとを含み、
    　前記ウェルの上面には、トランジスタが配置され、
    　前記ウェルは、前記半導体基板の厚み方向において前記第一半導体層よりも下方の位置まで達する
    　請求項１に記載の光検出器。
  3. 　前記半導体基板は、第三部分と、前記第三部分の上に位置し前記第一半導体層と接する第四部分とを含み、
    　前記第四部分の不純物濃度は、前記第三部分の不純物濃度よりも高い
    　請求項１または２に記載の光検出器。
  4. 　前記半導体基板は、第三部分と、前記第三部分の上の前記第二半導体層よりも外側に位置する第四部分を含む
    　請求項１または２に記載の光検出器。
  5. 　前記半導体基板は、さらに、前記第三部分の上の前記第四部分よりも外側に位置する第五部分を含み、
    　前記第五部分の不純物濃度は、前記第四部分の不純物濃度よりも高い
    　請求項４に記載の光検出器。
  6. 　前記第一半導体層は、前記第二領域内に位置する外側部と、前記第一領域内に位置する内側部とに分割され、
    　前記外側部と前記内側部との間には、前記外側部及び前記内側部を電気的に分離するための前記第一導電型の分離領域が設けられず、
    　前記外側部及び前記内側部は、配線によって電気的に接続される
    　請求項１～５のいずれか１項に記載の光検出器。
  7. 　前記光検出器は、さらに、前記半導体基板の上面のうち前記第一半導体層よりも外側の部分を覆うＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）を備える
    　請求項１～６のいずれか１項に記載の光検出器。
  8. 　平面視において、前記ＳＴＩは、矩形環状である
    　請求項７に記載の光検出器。
  9. 　前記光検出器は、アレイ状に配置される複数の前記光電変換部を備える
    　請求項１～８のいずれか１項に記載の光検出器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021085484A1 (ja) * 2019-10-30 2021-05-06

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5591184A (en) * 1978-12-27 1980-07-10 Fujitsu Ltd Photodiode
JPH07221341A (ja) * 1993-12-08 1995-08-18 Nikon Corp 紫外線検出用シリコンアバランシェフォトダイオード
JPH1126803A (ja) * 1997-07-09 1999-01-29 Fujitsu Ltd アバランシェ・フォト・ダイオード
US6359322B1 (en) * 1999-04-15 2002-03-19 Georgia Tech Research Corporation Avalanche photodiode having edge breakdown suppression
WO2017004663A1 (en) * 2015-07-08 2017-01-12 The Commonwealth Of Australia Spad array structures and methods of operation

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5596186A (en) * 1993-12-08 1997-01-21 Nikon Corporation High sensitivity silicon avalanche photodiode
JP3243952B2 (ja) * 1993-12-16 2002-01-07 株式会社ニコン 多分割アバランシェフォトダイオード
JP3642704B2 (ja) * 1999-09-01 2005-04-27 シャープ株式会社 太陽電池及びその製造方法
JP4642767B2 (ja) * 2004-08-27 2011-03-02 パナソニック株式会社 サージ保護用半導体装置
CN101232057B (zh) * 2004-10-25 2012-05-09 三菱电机株式会社 雪崩光电二极管
US7348651B2 (en) * 2004-12-09 2008-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Pinned photodiode fabricated with shallow trench isolation
JP5564918B2 (ja) * 2009-12-03 2014-08-06 ソニー株式会社 撮像素子およびカメラシステム
ITTO20130398A1 (it) * 2013-05-16 2014-11-17 St Microelectronics Srl Fotodiodo a valanga operante in modalita' geiger includente una struttura di confinamento elettro-ottico per la riduzione dell'interferenza, e schiera di fotodiodi
JP2015056622A (ja) * 2013-09-13 2015-03-23 株式会社リコー 半導体装置
US10923614B2 (en) * 2014-07-25 2021-02-16 Panasonic Intellectual Property Management Co., Ltd. Photodiode, photodiode array, and solid-state imaging device
US10497818B2 (en) * 2016-07-29 2019-12-03 Canon Kabushiki Kaisha Photodetection device and photodetection system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5591184A (en) * 1978-12-27 1980-07-10 Fujitsu Ltd Photodiode
JPH07221341A (ja) * 1993-12-08 1995-08-18 Nikon Corp 紫外線検出用シリコンアバランシェフォトダイオード
JPH1126803A (ja) * 1997-07-09 1999-01-29 Fujitsu Ltd アバランシェ・フォト・ダイオード
US6359322B1 (en) * 1999-04-15 2002-03-19 Georgia Tech Research Corporation Avalanche photodiode having edge breakdown suppression
WO2017004663A1 (en) * 2015-07-08 2017-01-12 The Commonwealth Of Australia Spad array structures and methods of operation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021085484A1 (ja) * 2019-10-30 2021-05-06
WO2021085484A1 (ja) * 2019-10-30 2021-05-06 パナソニックＩｐマネジメント株式会社 光検出器
JP7325067B2 (ja) 2019-10-30 2023-08-14 パナソニックＩｐマネジメント株式会社 光検出器

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