CN107077877B - 用于使用感测电路执行逻辑操作的设备及方法 - Google Patents

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Abstract

本发明包含与使用感测电路执行逻辑操作有关的设备及方法。实例性设备包括存储器单元阵列及耦合到所述阵列的感测电路。所述感测电路可包含：感测放大器，其耦合到一对互补感测线；及计算组件，其经由耦合到逻辑操作选择逻辑的通过门而耦合到所述感测放大器。所述逻辑操作选择逻辑可经配置以基于选定逻辑操作而控制通过门。

Description

用于使用感测电路执行逻辑操作的设备及方法
技术领域
本发明大体来说涉及半导体存储器及方法，且更特定来说，涉及与使用感测电路执行逻辑操作有关的设备及方法。
背景技术
存储器装置通常经提供作为计算机或其它电子系统中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它存储器。非易失性存储器可通过在不被供电时保持所存储数据而提供永久性数据且可包含NAND快闪存储器、NOR快闪存储器以及电阻可变存储器(例如，相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)，以及磁阻式随机存取存储器(MRAM)，例如自旋扭矩转移随机存取存储器(STT RAM))以及其它存储器。
电子系统通常包含若干个处理资源(例如，一或多个处理器)，其可检索并执行指令，且将经执行指令的结果存储到适合位置。处理器可包括若干个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块，举例来说，所述功能单元可用以通过对数据(例如，一或多个操作数)执行逻辑操作(例如AND、OR、NOT、NAND、NOR及XOR)以及反相(例如，求反)逻辑操作而执行指令。举例来说，功能单元电路可用以经由若干个逻辑操作而对操作数执行算术操作，例如加法、减法、乘法及/或除法。
可在将指令提供给功能单元电路以用于执行中涉及电子系统中的若干个组件。所述指令可(例如)由处理资源(例如控制器及/或主机处理器)产生。数据(例如，将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。可从存储器阵列检索指令及/或数据，并在功能单元电路开始对数据执行指令之前对所述指令及/或数据进行定序及/或缓冲。此外，由于可在一个或多个时钟循环中通过功能单元电路执行不同类型的操作，因此还可对指令及/或数据的中间结果进行定序及/或缓冲。
在许多例子中，处理资源(例如，处理器及/或相关联功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。可在其中可实施在存储器内部及/或附近(例如，直接与存储器阵列位于同一芯片上)的处理器的存储器中处理器(PIM)装置中改进处理性能，此可在处理中节约时间及功率。
附图说明
图1是根据本发明的若干个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图2是图解说明根据本发明的若干个实施例的感测电路的示意图。
图3是图解说明根据本发明的若干个实施例的具有具移位能力的计算组件的感测电路的示意图。
图4A是图解说明根据本发明的若干个实施例的具有具移位能力的计算组件的感测电路的示意图。
图4B是图解说明根据本发明的若干个实施例的图4A中展示的感测电路的操作的时序图。
图5是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。
图6是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。
图7是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表，其具有在启用感测放大器之后在计算组件中的逻辑操作结果。
图8是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表，其具有在启用感测放大器之后在感测放大器中的逻辑操作结果。
图9是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。
图10是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表。
图11是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。
图12是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。
图13是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表。
图14是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。
图15是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。
图16图解说明根据本发明的若干个实施例的与使用感测电路执行逻辑操作及移位操作相关联的时序图。
图17图解说明根据本发明的若干个实施例的与使用感测电路执行逻辑操作及移位操作相关联的时序图。
图18图解说明根据本发明的若干个实施例的与使用感测电路执行逻辑OR操作相关联的时序图。
具体实施方式
本发明包含与使用感测电路执行逻辑操作有关的设备及方法。实例性设备包括存储器单元阵列及耦合到所述阵列的感测电路。所述感测电路可包含：感测放大器，其耦合到一对互补感测线；及计算组件，其经由耦合到逻辑操作选择逻辑的通过门而耦合到所述感测放大器。所述逻辑操作选择逻辑可经配置以基于选定逻辑操作而控制通过门。
根据本发明的各种实施例，感测电路经配置以实施多个可选择逻辑操作(包含XOR及XNOR逻辑操作)中的一者。选定逻辑操作的结果基于存储于感测放大器中的第一数据值以及存储于计算组件(例如，累加器、移位电路)中的第二数据值。选定逻辑操作的结果针对一些选定逻辑操作首先存储于感测放大器中，且针对一些选定逻辑操作首先存储于计算组件中。可实施一些选定逻辑操作以便使结果存储于感测放大器或计算组件中。如下文进一步描述，在若干个实施例中，逻辑操作的结果首先是存储于感测放大器中还是计算组件中可取决于对应于将执行的选定逻辑操作的逻辑选择控制信号何时被提供给感测电路的逻辑选择逻辑(例如，是在激发感测放大器之前还是之后激发逻辑选择控制信号)。根据一些实施例，逻辑操作选择逻辑经配置以基于存储于计算组件中的数据值及选定逻辑操作而控制通过门(例如，控制通过门的连续性)。控制门(例如，晶体管)的连续性可在本文中用以指控制是否使门导通(例如，晶体管的沟道是处于导通状态还是不导通状态)。
与例如先前PIM系统及具有外部处理器(例如，位于存储器阵列外部(例如在单独集成电路芯片上)的处理资源)的系统等先前系统相比，本发明的若干个实施例可与执行计算函数相关联地提供经改进并行性及/或经减少功率消耗。例如，若干个实施例可实现在无需例如经由总线(例如，数据总线、地址总线、控制总线)将数据传送出存储器阵列及感测电路的情况下执行完全完整计算函数，例如整数加法、减法、乘法、除法及CAM(内容可寻址存储器)函数。此类计算函数可涉及执行若干个逻辑操作(例如，逻辑函数，例如AND、OR、NOT、NOR、NAND、XOR等)。然而，实施例并不限于这些实例。例如，执行逻辑操作可包含执行若干个非布尔(Boolean)逻辑操作，例如感测放大器设定、感测放大器清除、复制、比较、破坏等。
在先前方法中，可将数据从阵列及感测电路(例如，经由包括输入/输出(I/O)线的总线)传送到处理资源(例如，处理器、微处理器及/或计算引擎)，所述处理资源可包括ALU电路及/或经配置以执行适当逻辑操作的其它功能单元电路。然而，将数据从存储器阵列及感测电路传送到此(些)处理资源可涉及显著功率消耗。即使处理资源与存储器阵列位于同一芯片上，仍可在将数据从阵列移出到计算电路中消耗显著功率，此可涉及执行感测线(其在本文中可称为数字线或数据线)地址存取(例如，列解码信号的激发)以便将数据从感测线传送到I/O线(例如，局部I/O线)上，将数据移动到阵列外围装置，以及将数据提供到电路以执行计算函数。
本发明的实施例优于先前方法的一些优点可包含用于使用同一电路配置实施较大数量的逻辑操作的能力，以及在实施多个逻辑操作中的经增加灵活性。可从若干个可能的逻辑操作当中动态地选择逻辑操作。选择若干个不同逻辑操作来直接实施的能力可导致在数据的较少操纵及移动(例如，存储中间结果)的情况下的较快速操作。且多个不同逻辑操作的直接实施可使用较少功率来获得结果，此部分地归因于中间结果的较少移动。并且，本发明的实施例可用以直接实施XOR及XNOR逻辑操作(例如，在单个操作中)，而非通过经由涉及中间结果的一或多个逻辑操作获得结果。
此外，处理资源(例如，计算引擎)的电路可不遵循与存储器阵列相关联的间距规则。举例来说，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”是对应于单元的特征大小。如此，举例来说，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门)可不能够与存储器单元以一定间距一起形成，此可影响芯片大小及/或存储器密度。本发明的若干个实施例包含与阵列的存储器单元以一定间距一起形成且能够执行计算函数(例如本文中在下文所描述的那些)的感测电路。
在本发明的以下详细描述中，参考形成本文一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。如本文中所使用，特定地关于图式中的参考编号的指定符“N”指示可包含如此指定的若干个特定特征。如本文中所使用，“若干个”特定事物可指此些事物中的一或多者(例如，若干个存储器阵列可指一或多个存储器阵列)。
本文中的图遵循其中第一个数字或前几个数字对应于图式的图编号且剩余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，206可指代图2中的元件“06”，且可将图6中的类似元件指代为606。如将了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，如将了解，图中所提供的元件的比例及相对尺度打算图解说明本发明的特定实施例且不应视为限制意义。
图1是根据本发明的若干个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、存储器阵列130、控制器140及/或感测电路150还可被单独地视为“设备”。
系统100包含耦合(例如，连接)到包含存储器阵列130的存储器装置120的主机110。主机110可是主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储器卡读取器，以及各种其它类型的主机。主机110可包含系统母板及/或背板且可包含若干个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110与存储器装置120两者可位于同一集成电路上。系统100可是(例如)服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1中所展示的实例图解说明具有范纽曼型(Von Neumann)架构的系统，但可以非范纽曼型架构(例如，杜林机)实施本发明的实施例，非范纽曼型架构可不包含通常与范纽曼型架构相关联的一或多个组件(例如，CPU、ALU等)。
为清楚起见，系统100已经简化以着重于与本发明特定相关的特征上。存储器阵列130可是例如DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成由存取线(其在本文中可称为字线或选择线)耦合的行以及由感测线耦合的列的存储器单元。尽管图1中展示单个阵列130，但实施例不限于此。例如，存储器装置120可包含若干个阵列130(例如，DRAM单元的若干个库)。与图2相关联地描述实例性DRAM阵列。
存储器装置120包含地址电路142以锁存通过I/O电路144经由I/O总线156(例如，数据总线)提供的地址信号。也可(例如，经由地址电路142及/或经由总线154)接收到控制器140的地址信号。行解码器146及列解码器152接收并解码地址信号以存取存储器阵列130。可通过使用感测电路150感测数据线上的电压及/或电流改变而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取并锁存数据页(例如，行)。I/O电路144可用于经由I/O总线156与主机110的双向数据通信。写入电路148用以将数据写入到存储器阵列130。
控制器140解码由控制总线154从主机110提供的信号。这些信号可包含用以控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的指令。控制器140可是状态机、定序器或某一其它类型的控制电路。控制器140可以硬件、固件及/或软件实施。控制器140还可控制可根据各种实施例(举例来说)在感测电路150中实施的移位电路。
下文进一步描述感测电路150的实例。例如，在若干个实施例中，感测电路150可包括若干个感测放大器(例如，图2中所展示的感测放大器206或图5中展示的感测放大器506)以及若干个计算组件(例如，图2中所展示的计算组件231或图4A中所展示的计算组件431)，所述若干个计算组件可用以(例如，对与互补数据线相关联的数据)执行逻辑操作。感测放大器可例如包括静态锁存器，其在本文中可称为初级锁存器。计算组件231可包括例如动态及/或静态锁存器，所述动态及/或静态锁存器在本文中可称为次级锁存器且可用作并称为累加器。
在若干个实施例中，感测电路(例如，150)可用以在不经由感测线地址存取传送数据的情况下(例如，在不激发列解码信号的情况下)使用存储于阵列130中的数据作为输入来执行逻辑操作并将逻辑操作的结果往回存储到阵列130。如此，各种计算函数可使用感测电路150且在感测电路150内执行，而非由感测电路外部的处理资源(例如，由与主机110相关联的处理器及/或位于装置120上(例如，位于控制电路140上或其它处)的其它处理电路，例如ALU电路)执行或与其相关联地执行。
在各种先前方法中，例如与操作数相关联的数据将经由感测电路从存储器被读取且经由I/O线(例如，经由局部I/O线及/或全局I/O线)被提供到外部ALU电路。外部ALU电路可包含若干个寄存器且将使用操作数执行计算函数，且结果将经由I/O线往回传送到阵列(例如，130)。相比来说，在本发明的若干个实施例中，感测电路(例如，150)经配置以对存储于存储器(例如，阵列130)中的数据执行逻辑操作且在不启用耦合到感测电路(其可与阵列的存储器单元以一定间距一起形成)的I/O线(例如，局部I/O线)的情况下将结果往回存储到存储器。启用I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。实施例不限于此。例如，在若干个实施例中，感测电路(例如，150)可用以在不启用阵列的列解码线的情况下执行逻辑操作；然而，可启用局部I/O线以便将结果传送到适合位置(例如，传送到外部寄存器)而非往回传送到阵列。
如此，在若干个实施例中，不需要阵列130及感测电路150外部的各个电路(例如，与ALU相关联的外部寄存器)来执行计算函数，因为感测电路150可在不使用外部处理资源的情况下执行适当逻辑操作以执行此些计算函数。因此，感测电路150可用以至少在一定程度上作为对此外部处理资源(或至少此外部处理资源的带宽)的补充及/或替换。然而，在若干个实施例中，除了由外部处理资源(例如，主机110)执行逻辑操作之外，感测电路150也可用以执行逻辑操作(例如，执行指令)。例如，主机110及/或感测电路150可限于仅执行特定逻辑操作及/或特定数目个逻辑操作。
图2是图解说明根据本发明的若干个实施例的感测电路的示意图。存储器单元包括存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，晶体管202-1及电容器203-1构成存储器单元，且晶体管202-2及电容器203-2构成存储器单元等。在此实例中，存储器阵列230是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列。在若干个实施例中，存储器单元可是破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏数据使得起初存储于单元中的数据在经读取之后被刷新)。
存储器阵列230的单元可布置成由字线204-X(行X)、204-Y(行Y)等耦合的行及由成对互补感测线(例如，数据线DIGIT(n)/DIGIT(n)_)耦合的列。对应于每一对互补感测线的个别感测线也可分别称为数据线205-1(D)及205-2(D_)。尽管在图2中仅展示一对互补数据线(例如，一个列)，但本发明的实施例不限于此，且存储器单元阵列可包含额外存储器单元列及/或数据线(例如，4,096个、8,192个、16,384个等)。
存储器单元可耦合到不同数据线及/或字线。举例来说，晶体管202-1的第一源极/漏极区域可耦合到数据线205-1(D)，晶体管202-1的第二源极/漏极区域可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-Y。晶体管202-2的第一源极/漏极区域可耦合到数据线205-2(D_)，晶体管202-2的第二源极/漏极区域可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-X。如图2中所展示的单元板可耦合到电容器203-1及203-2中的每一者。单元板可是可在各种存储器阵列配置中将参考电压(例如，接地)施加到的共同节点。
根据本发明的若干个实施例，存储器阵列230耦合到感测电路250。在此实例中，感测电路250包括对应于相应存储器单元列(例如，耦合到相应对互补数据线)的感测放大器206及计算组件231。举例来说，感测电路250可对应于图1中所展示的感测电路150。感测放大器206可耦合到所述对互补感测线205-1及205-2。计算组件231可经由通过门207-1及207-2耦合到感测放大器206。通过门207-1及207-2的栅极可耦合到逻辑操作选择逻辑213。
逻辑操作选择逻辑213可经配置以包含用于控制耦合所述对互补感测线205-1及205-2以使其不在感测放大器206与计算组件231之间转置的通过门的通过门逻辑(如在图2中所展示)，及/或用于控制耦合所述对互补感测线以使其在感测放大器206与计算组件231之间转置的交换门的交换门逻辑(举例来说，如稍后关于图11、12、14及15所论述)。逻辑操作选择逻辑213也可耦合到所述对互补感测线205-1及205-2。逻辑操作选择逻辑213可经配置以基于选定逻辑操作而控制通过门207-1及207-2(例如，以控制通过门207-1及207-2是处于导通状态还是不导通状态)，如下文针对逻辑操作选择逻辑213的各种配置而详细地描述。
感测放大器206可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。感测放大器206可包括可在本文中称为初级锁存器的交叉耦合锁存器。在于图2中图解说明的实例中，对应于感测放大器206的电路包括包含耦合到所述对互补数据线205-1及205-2的四个晶体管的锁存器215。然而，实施例并不限于此实例。锁存器215可是交叉耦合锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)227-1及227-2的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)229-1及229-2的另一对晶体管的栅极交叉耦合)。
在操作中，当正感测(例如，读取)存储器单元时，数据线205-1(D)或205-2(D_)中的一者上的电压将稍大于数据线205-1(D)或205-2(D_)中的另一者上的电压。可将ACT信号驱动到高且可将RNL*信号驱动到低以启用(例如，激发)感测放大器206。具有较低电压的数据线205-1(D)或205-2(D_)对PMOS晶体管229-1或229-2中的一者的接通程度将大于对PMOS晶体管229-1或229-2中的另一者的接通程度，借此将具有较高电压的数据线205-1(D)或205-2(D_)驱动为高的程度将大于另一数据线205-1(D)或205-2(D_)被驱动为高的程度。
类似地，具有较高电压的数据线205-1(D)或205-2(D_)对NMOS晶体管227-1或227-2中的一者接通程度将大于对NMOS晶体管227-1或227-2中的另一者的接通程度，借此将具有较低电压的数据线205-1(D)或205-2(D_)驱动为低的程度将大于另一数据线205-1(D)或205-2(D_)被驱动为低的程度。因此，在短延迟之后，具有稍微较大电压的数据线205-1(D)或205-2(D_)(例如，通过源极晶体管(未展示))经驱动到供应电压VDD的电压，且另一数据线205-1(D)或205-2(D_)经驱动到参考电压的电压(例如，通过槽式晶体管(未展示)经驱动到接地(GND))。因此，交叉耦合NMOS晶体管227-1及227-2以及PMOS晶体管229-1及229-2用作感测放大器对，所述感测放大器对放大数据线205-1(D)及205-2(D_)上的差分电压且操作以锁存从选定存储器单元感测到的数据值。
实施例并不限于图2中图解说明的感测放大器206配置。作为一实例，感测放大器206可是电流模式感测放大器及/或单端感测放大器(例如，耦合到一个数据线的感测放大器)。并且，本发明的实施例并不限于例如图2中所展示的折叠式数据线架构。
可操作感测放大器206联合计算组件231以使用来自阵列的数据作为输入来执行各种逻辑操作。在若干个实施例中，可在不经由数据线地址存取传送数据的情况下(例如，在不激发列解码信号使得经由局部I/O线将数据传送到在阵列及感测电路外部的电路的情况下)将逻辑操作的结果往回存储到所述阵列。如此，本发明的若干个实施例可实现使用少于各种先前方法的功率执行逻辑操作及与其相关联的计算函数。另外，由于若干个实施例可消除对跨越I/O线传送数据以便执行计算函数(例如，在存储器与离散处理器之间)的需要，因此若干个实施例可实现与先前方法相比较经增加的并行处理能力。
感测放大器206可进一步包含可经配置以平衡数据线205-1(D)与205-2(D_)的平衡电路214。在此实例中，平衡电路214包括耦合于数据线205-1(D)与205-2(D_)之间的晶体管224。平衡电路214还包括各自具有耦合到平衡电压(例如，VDD/2)的第一源极/漏极区域的晶体管225-1及225-2，其中VDD是与所述阵列相关联的供应电压。晶体管225-1的第二源极/漏极区域可耦合数据线205-1(D)，且晶体管225-2的第二源极/漏极区域可耦合数据线205-2(D_)。晶体管224、225-1及225-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线226。如此，激活EQ会启用晶体管224、225-1及225-2，此有效地将数据线205-1(D)及205-2(D_)短接在一起且短接到平衡电压(例如，VDD/2)。
尽管图2展示包括平衡电路214的感测放大器206，但实施例并不限于此，且平衡电路214可与感测放大器206离散地实施，以不同于图2中展示的配置的配置实施，或者根本不实施。
如下文进一步描述，在若干个实施例中，感测电路(例如，感测放大器206及计算组件231)可经操作以执行选定逻辑操作，且在不经由I/O线传送来自感测电路的数据的情况下(例如，在不经由例如激活列解码信号执行数据线地址存取的情况下)首先将结果存储于感测放大器206或计算组件231中的一者中。
执行逻辑操作(例如，涉及数据值的布尔逻辑函数)是基本且常用的。在许多较高级函数中使用布尔逻辑函数。因此，可利用经改进逻辑操作实现速度及/或功率效率，其可转化为较高级函数性的速度及/或功率效率。本文中描述用于在不经由输入/输出(I/O)线传送数据的情况下及/或在不将数据传送到在阵列外部的控制组件的情况下执行逻辑操作的设备及方法。取决于存储器阵列架构，用于执行逻辑操作的设备及方法可不需要放大感测线(例如，数据线、数字线、位线)对。
如在图2中所展示，计算组件231还可包括可在本文中称为次级锁存器的锁存器264。次级锁存器264可以类似于上文关于初级锁存器215所描述的方式的方式经配置及操作，以下除外：构成次级锁存器的交叉耦合p沟道晶体管(例如，PMOS晶体管)对可使其相应源极212-2耦合到供应电压(例如，VDD)，且次级锁存器的交叉耦合n沟道晶体管(例如，NMOS晶体管)对可使其相应源极212-1选择性地耦合到参考电压(例如，接地)，使得连续地启用次级锁存器。计算组件的配置并不限于图2中在231处所展示的配置，且在下文进一步描述各种其它实施例。
图3是图解说明根据本发明的若干个实施例的具有具移位能力的计算组件的感测电路的示意图。根据一些实施例，计算组件可具有单向移位能力。图3展示耦合到相应对互补感测线305-1及305-2的若干个感测放大器306，以及经由相应通过门307-1及307-2耦合到感测放大器306的若干个计算组件331。通过门307-1及307-2的栅极可由可从逻辑操作选择逻辑(为清晰起见未在图3中展示)输出的逻辑操作选择逻辑信号Passd控制。
根据本发明的各种实施例，计算组件331可包括经配置以沿一个方向移位(例如，如在图3中所配置向右)的可加载移位寄存器的相应级(例如，移位单元)。可加载移位寄存器可耦合到所述对互补感测线305-1及305-2，其中每一级的节点ST2耦合到传达真实数据值的感测线(例如，DIGIT(n))，且其中每一级的节点SF2耦合到传达互补(例如，错误)数据值的感测线(例如，DIGIT(n)_)。
可加载移位寄存器的计算组件331(例如，级)可包括具有耦合到第一向右移位控制线380(例如，“PHASE 1R”)的栅极的第一向右移位晶体管381，以及具有耦合到第二向右移位控制线382(例如，“PHASE 2R”)的栅极的第二向右移位晶体管386。可加载移位寄存器的每一级的节点ST2耦合到第一反相器387的输入。第一反相器387的输出(例如，节点SF1)耦合到第二向右移位晶体管386的一个源极/漏极，且第二向右移位晶体管386的另一源极/漏极耦合到第二反相器388的输入(例如，节点SF2)。第二反相器388的输出(例如，节点ST1)耦合到第一向右移位晶体管381的一个源极/漏极，且第一向右移位晶体管381的另一源极/漏极耦合到邻近计算组件331的第二反相器的输入(例如，节点SF2)。锁存器晶体管385具有耦合到锁存器控制信号384的栅极。锁存器晶体管385的一个源极/漏极耦合到节点ST2，且锁存器晶体管385的另一源极/漏极耦合到节点ST1。
可通过致使通过门307-1及307-2导通(例如通过致使Passd控制信号变高)而将相应对互补感测线305-1及305-2上的数据值加载到对应计算组件331(例如，可加载移位寄存器)中。受控制以具有连续性(例如，通过沟道的电连续性)的门导通，且可在本文中称为开启(OPEN)。受控制以不具有连续性(例如，通过沟道的电连续性)的门据称不导通，且可在本文中称为关闭(CLOSED)。例如，连续性是指门导通所处的低电阻状况。可通过感测放大器306为对应计算组件331“提供过功率”(例如，以盖写计算组件331中的现有数据值)及/或通过关断PHASE 1R及PHASE 2R控制信号380及382以及锁存器控制信号384而将数据值加载到相应计算组件331中。第一锁存器(例如，感测放大器)可经配置以在由第一锁存器提供且呈现给第二锁存器的电流足以使第二锁存器翻转时为第二锁存器(例如，计算组件)提供过功率。
感测放大器306可经配置以通过将所述对互补感测线305-1及305-2上的电压驱动到对应于数据值的最大功率供应电压(例如，将所述对互补感测线305-1及305-2驱动到轨道)而为计算组件331提供过功率，此可改变存储于计算组件331中的数据值。根据若干个实施例，计算组件331可经配置以在不将所述对互补感测线305-1及305-2的电压驱动到轨道(例如，驱动到VDD或GND)的情况下将数据值传达到所述对互补感测线305-1及305-2。如此，计算组件331可经配置以不为感测放大器306提供过功率(例如，所述对互补感测线305-1及305-2上的来自计算组件331的数据值将不改变存储于感测放大器306中的数据值直到启用感测放大器为止)。
一旦将数据值加载到可加载移位寄存器的计算组件331中，真实数据值便通过第一反相器387与补数数据值分离。数据值可通过第一向右移位晶体管381与第二向右移位晶体管386的交替操作而向右移位(例如，到邻近计算组件331)，此可在第一向右移位控制线380及第二向右移位控制线382具有彼此不同相地变高的周期信号(例如，彼此180度不同相的不重叠交替方波)时完成。可激活锁存器控制信号384以致使锁存器晶体管385导通，借此将数据值锁存到可加载移位寄存器的对应计算组件331中(例如，同时信号PHASE 1R保持低且PHASE 2R保持高以维持锁存于计算组件331中的数据值)。
图4A是图解说明根据本发明的若干个实施例的具有具移位能力的计算组件的感测电路的示意图。根据一些实施例，计算组件可具有双向移位能力。根据本发明的各种实施例，计算组件431可包括经配置以沿多个方向移位(例如，如在图4A中所配置左右)的可加载移位寄存器(例如，其中每一计算组件431用作相应移位级)。图4A展示耦合到相应对互补感测线405-1及405-2的若干个感测放大器406，以及经由相应通过门407-1及407-2耦合到感测放大器406的对应计算组件431。通过门407-1及407-2的栅极可由可从逻辑操作选择逻辑(为清晰起见未在图4A中展示)输出的相应逻辑操作选择逻辑信号“Passd”及“Passdb”控制。
图4A中展示的可加载移位寄存器类似于图3中展示的可加载移位寄存器地经配置。第一向左移位晶体管489耦合于一个可加载移位寄存器的节点SF2到对应于邻近计算组件431的可加载移位寄存器的节点SF1之间。图3中展示的锁存器晶体管385已被第二向左移位晶体管490替换。第二向左移位晶体管490的沟道从节点ST2耦合到节点ST1。第一向左移位晶体管489的栅极耦合到第一向左移位控制线491(例如，“PHASE 1L”)，且第二向左移位晶体管490的栅极耦合到第二向左移位控制线492(例如，“PHASE 2L”)。
图4B是图解说明根据本发明的若干个实施例的图4A中展示的感测电路的操作的时序图。图4B展示信号PHASE 1R(例如，在图4A中展示的第一向右移位控制线480上)、PHASE2R(例如，在图4A中展示的第二向右移位控制线481上)、PHASE 1L(例如，在图4A中展示的第一向左移位控制线491上)及PHASE 2L(例如，在图4A中展示的第二向左移位控制线492上)的波形以通过6个感测电路(例如，通过6个计算组件431)完成使数据向左移位。第一向左移位控制线491及第二向左移位控制线492可类似于上文关于图3针对第一向右移位控制线及第二向右移位控制线所描述地传达控制信号。
尽管数据向右移动通过图3中展示的晶体管381及386，但由于信号PHASE 1R及PHASE 2R在向左移位过程期间是低的，因此图3中展示的晶体管381及386是关断的(例如，无连续性)且数据通过不同路径向左移动。第一向左移位控制线491及第二向左移位控制线492上的控制信号操作可加载移位寄存器以将数据值向左移动通过晶体管489及490，如在图4A中所展示。通过图3中展示的反相器387使来自节点ST2的数据反相到节点SF1，如先前所描述。PHASE 1L信号的激活致使来自节点SF1的数据向左移动通过晶体管489到达左邻近计算组件431的节点SF2。通过图3中展示的反相器388将来自节点SF2的数据反相到节点ST1，如先前所描述。接着，PHASE 2L信号的激活致使来自节点ST1的数据向左通过晶体管490移动到节点ST2，从而完成向左移位。可通过多次重复所述序列(例如，针对六个反复中的每一者)而使数据向左“充溢(bubble)”，如在图4B中所展示。数据值的锁存(例如，到特定计算组件431的锁存器中，使得数据值不再移位)可通过以下操作完成：将PHASE 2L信号492维持于激活(例如，高)状态中使得第二向左移位晶体管490导通，将PHASE 1L信号491维持于去激活(例如，低)状态中使得第一向左移位晶体管489不导通，将PHASE 1R信号480维持于去激活状态中，以及将PHASE 2R信号481维持于激活状态中，此在使计算组件431彼此电隔离的同时提供与锁存数据值相关联的反馈。
图5是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。图5展示耦合到一对互补感测线505-1及505-2的感测放大器506，以及经由通过门507-1及507-2耦合到感测放大器506的计算组件531。通过门507-1及507-2的栅极可由可从逻辑操作选择逻辑513-1输出的逻辑操作选择逻辑信号(例如，Passd)控制。图5展示标记为“A”的计算组件531及标记为“B”的感测放大器506以指示存储于计算组件531中的数据值表示“A”数据值且存储于感测放大器506中的数据值表示“B”数据值，如在下文所描述的逻辑表中所展示。
根据一些实施例，逻辑操作选择逻辑513-1可包括若干个逻辑门，所述若干个逻辑门经配置以基于施加到第一逻辑选择控制线532-1(例如，FS1)以及施加到第二逻辑选择控制线532-2(例如，FS2)的逻辑选择信号而控制通过门507-1及507-2。如在图5中所展示，第一逻辑选择控制线532-1是到AND门534的一个输入，且第二逻辑选择控制线532-2是到AND门533的一个输入。来自计算组件531的真实数据值是到AND门534的第二输入505-3，且经由反相器536将所述真实数据值反相，使得来自计算组件531的经反相真实数据值(例如，补数数据值)是到AND门533的第二输入。AND门533及534的输出是到OR门535的输入，且OR门535的输出(其可对应于图3中展示的Passd信号)耦合到通过晶体管507-1及507-2的栅极。
图6是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。图6展示耦合到一对互补感测线605-1及605-2的感测放大器606，以及经由通过门607-1及607-2耦合到感测放大器606的计算组件631。通过门607-1及607-2的栅极可由可从逻辑操作选择逻辑613-2输出的逻辑操作选择逻辑信号(例如，Passd)控制。图6展示标记为“A”的计算组件631及标记为“B”的感测放大器606以对应于存储于计算组件631及感测放大器606中的关于图7及8中展示的逻辑表的数据值。
逻辑操作选择逻辑613-2包括与关于图5中展示的逻辑操作选择逻辑513-1所描述相同地经配置的一个部分613-1。另外，逻辑操作选择逻辑613-2包括驱动交换门642的逻辑门。交换门642包括将通过门607-1及607-2的一侧上的真实感测线耦合到通过门607-1及607-2的另一侧上的互补感测线的晶体管对。当通过门607-1及607-2关闭(例如，不导通)且交换门642开启(例如，导通)时，将真实数据值与补数数据值交换以传达到计算组件631，使得来自感测放大器606的真实数据值作为补数数据值加载到计算组件631中，且来自感测放大器606的补数数据值作为真实数据值加载到计算组件631中。
如在图6中所展示，逻辑操作选择逻辑613-2可包括若干个逻辑门，所述若干个逻辑门经配置以基于施加到第三逻辑选择控制线637(例如，FS3)及施加到第四逻辑选择控制线638(例如，FS4)的额外逻辑选择信号而控制交换门642。如在图6中所展示，第三逻辑选择控制线637是到AND门640的一个输入，且第四逻辑选择控制线638是到AND门639的一个输入。来自计算组件631的真实数据值是到AND门640的第二输入，且经由反相器643将所述真实数据值反相，使得来自计算组件631的经反相真实数据值(例如，补数数据值)是到AND门639到第二输入。AND门639及640的输出是到OR门641的输入，且OR门641的输出耦合到交换晶体管642的栅极。
可使用逻辑选择信号FS1、FS2、FS3及FS4来基于存储于计算组件中的数据值(例如，“A”数据值)及存储于感测放大器中的数据值(例如，“B”数据值)而选择将由感测电路650实施的逻辑操作。下文在图7及8中展示针对存储于计算组件中的数据值(例如，“A”)、存储于感测放大器中的数据值(例如，“B”)以及逻辑选择信号FS1、FS2、FS3及FS4的状态的各种组合的逻辑操作的结果。
图7是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表，其具有在启用感测放大器之后在计算组件(例如，累加器)中的逻辑操作结果。图7展示在启用(例如，激发)感测放大器606之后首先存储于计算组件(例如，在图6中展示的631)中的所得数据值。可将用于特定逻辑操作的起始数据值(例如，操作数)从存储器阵列加载到感测放大器606及/或计算组件631中(例如，如图16到18中所描述)。例如，如图16到18中所描述，可从存储器阵列读取第一操作数(例如，“A”)并将其存储于计算组件631的锁存器中，且可基于对应于选定操作的适当控制信号被提供到操作选择控制逻辑(例如，613-2)而执行第一操作数与第二操作数(例如，“B”)(其也可是从存储器阵列读取)之间的选定逻辑操作。如本文中进一步描述，选定逻辑操作的结果首先是存储于计算组件中还是感测放大器中可取决于何时启用操作选择逻辑(例如，是在与感测第二操作数相关联地启用感测放大器之前还是之后启用控制信号FS1、FS2、FS3及FS4)。例如，在图7中，“累加器中的结果-(在感测放大器激发之后)”指示在启用感测放大器之后启用对应于选定逻辑操作的控制信号，使得选定逻辑操作的结果首先存储于计算组件(例如，累加器锁存器)中。类似地，在图8中，“感测放大器中的结果-(在感测放大器激发之前)”指示在启用感测放大器之前启用对应于选定逻辑操作的控制信号，使得选定逻辑操作的结果首先存储于感测放大器中，如下文进一步描述。
图7中图解说明的逻辑表在744处的列A中展示存储于计算组件631中的起始数据值，且在745处的列B中展示存储于感测放大器606中的起始数据值。在图7中于行746中的列标头中展示逻辑选择信号FS1、FS2、FS3及FS4的各种组合。举例来说，列标头“0110”指示所述列中的结果对应于是“0”的逻辑选择信号FS4、是“1”的逻辑选择信号FS3、是“1”的逻辑选择信号FS2及是“0”的逻辑选择信号FS1。
可由针对行747中的每一列展示的逻辑操作总结计算组件631中的起始数据值(“A”)与感测放大器606中的起始数据值(“B”)的每一组合的结果。举例来说，将FS4、FS3、FS2及FS1的值“0000”的结果总结为“A”，因为所述结果(在感测放大器激发之后首先存储于计算组件中)与计算组件中的起始值相同。类似地标注行747中的其它列的结果，其中“A*B”意指A AND B，“A+B”意指A OR B，且“AXB”意指A XOR B。按照惯例，数据值或逻辑操作上方的栏指示在所述栏下方展示的量的经反相值。举例来说，AXB栏不仅意指A XOR B，其也是AXNOR B。FS4、FS3、FS2及FS1的值的某一组合可是不可利用图6中展示的电路实施(例如，因为此类组合可导致感测线605-1及605-2短接在一起)，且在列748处通过“X”替代针对特定组合的二进制数据值结果来指示这些组合。
图8是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表，其具有在启用感测放大器之后在感测放大器中的逻辑操作结果。图8展示在启用感测放大器(例如，图6中展示的606)之后首先存储于感测放大器606中的所得数据值，所述所得数据值对应于逻辑选择信号FS4、FS3、FS2及FS1的各种组合。所图解说明的逻辑表类似于关于图7所描述地经布置，其中在844处的列A中展示存储于计算组件631中的起始数据值，且在845处的列B中展示存储于感测放大器606中的起始数据值。在图8中于行846中展示的列标头中展示逻辑选择信号FS1、FS2、FS3及FS4的各种组合，且在行847处的列子标头中展示由每一相应列的结果表示的逻辑操作。
与在于图7中所图解说明的逻辑表中总结的逻辑操作反映在启用感测放大器606之后首先存储于计算组件631中的逻辑操作结果相比，在于图8中所图解说明的逻辑表中总结的逻辑操作反映在启用感测放大器606之后首先存储于所述感测放大器中的逻辑操作结果(例如，其中在启用感测放大器之前将对应于选定逻辑操作的逻辑选择信号被提供到选择逻辑)。在于图8中所图解说明的逻辑表中总结的逻辑操作包含不同于在于图7中所图解说明的逻辑表中展示的逻辑操作的数个逻辑操作，所述数个逻辑操作包含“B”(在启用感测放大器606之后首先存储于所述感测放大器中的逻辑操作结果与感测放大器中的起始数据值相同)、“复位”(在启用感测放大器606之后首先存储于所述感测放大器中的逻辑操作结果总被设定为“0”)，以及“设定”(在启用感测放大器606之后首先存储于所述感测放大器中的逻辑操作结果总被设定为“1”)。如在于图7中所图解说明的逻辑表中所类似地展示，FS4、FS3、FS2及FS1的值的某一组合可是不可利用图6中描述的电路实施，且在图8中所图解说明的逻辑表中在列848处通过“X”替代针对起始数据值的特定组合的二进制数据值结果来指示这些组合。
图9是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。图9展示耦合到一对互补感测线905-1及905-2的感测放大器906，以及经由通过门907-1及907-2耦合到感测放大器906的计算组件931。通过门907-1及907-2的栅极可由可从逻辑操作选择逻辑913-3输出的逻辑操作选择逻辑信号PASS控制。图9展示标记为“A”的计算组件931及标记为“B”的感测放大器906以指示存储于计算组件931中的数据值是“A”数据值且存储于感测放大器906中的数据值是“B”数据值，如在关于图10图解说明的逻辑表中所展示。
图9展示的感测电路950类似于展示针对图2中展示的感测电路250所展示，其中添加了关于逻辑操作选择逻辑913-3的细节。逻辑操作选择逻辑913-3提供用于选择特定逻辑操作来实施的另一逻辑配置。逻辑操作选择逻辑913-3包括耦合于AND逻辑信号控制线与通过晶体管907-1及907-2的栅极之间的第一启用晶体管952(例如，晶体管952的第一源极/漏极耦合到AND信号，且晶体管952的第二源极/漏极耦合到晶体管907-1及907-2的栅极)。第一启用晶体管952的栅极通过第一隔离晶体管950-1耦合到计算组件931的锁存器的节点“S”。第一隔离晶体管950-1的栅极耦合到ISO控制信号(例如，耦合到ISO信号施加到的控制线)。如本文中所使用，特定信号(例如，“ISO”)的名称可是指所述特定信号及/或所述特定信号施加到的信号线。逻辑操作选择逻辑913-3还包括耦合于OR逻辑信号控制线与通过晶体管907-1及907-2的栅极之间的第二启用晶体管954。第二启用晶体管954的栅极通过第二隔离晶体管950-2耦合到计算组件931的锁存器的节点“S*”。第二隔离晶体管950-2的栅极也耦合到ISO控制信号。
可在ISO控制信号经去激活(例如，所述ISO控制信号变低以分别隔离启用晶体管952及954的栅极与S及S*)时，基于AND逻辑信号的状态及OR逻辑信号的状态而选择将(例如，在计算组件中的“A”数据值与感测放大器906中的“B”数据值之间)执行的特定逻辑操作。隔离第一启用晶体管952及第二启用晶体管954的栅极与计算组件931的相应节点S及S*会使对应电压动态地保持于相应晶体管952及954的栅极上。如此，如下文进一步描述，当ISO经去激活时，PASS信号的状态取决于AND及OR信号的选定状态以及取决于存储于计算组件931中的值(例如，对应于S及S*的电压)。关于图10进一步论述对将实施的特定逻辑操作的选择。
图10是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表。图10中所图解说明的逻辑表展示在1044处的列A中所展示的存储于计算组件931中的起始数据值及在1045处的列B中所展示的存储于感测放大器906中的起始数据值。逻辑表10-1的列标头是指通过门907-1及907-2的状态，可取决于AND逻辑信号的状态、OR逻辑信号的状态以及所述对互补感测线905-1及905-2上的数据值而控制通过门907-1及907-2在ISO控制信号经激活/去激活时开启(例如，导通)或关闭(例如，不导通)。为控制通过门以开启(例如，导通)，必须激活AND逻辑信号且真实感测线上的数据值必须是高的，或必须激活OR逻辑信号且互补感测线上的数据值必须是高的，否则通过门907-1及907-2将关闭(例如，不导通)。
图10中所图解说明的逻辑表反映首先存储于计算组件931中的结果(例如，在数据值A与数据值B之间执行的逻辑操作的结果)。因此，当通过门907-1及907-2经控制以关闭(例如，不导通)时，首先存储于计算组件931中的结果与计算组件931中的起始数据值相同。然而，由于感测电路950经配置使得感测放大器906可为计算组件931提供过功率(如在逻辑表10-1的“未开启”列1056中所展示)，因此当通过门907-1及907-2经控制以开启(例如，导通)时(如在逻辑表10-1的“开启通过”列1057中所展示)，首先存储于计算组件931中的结果与感测放大器906中的起始数据值相同。经由对通过门907-1及907-2的选择性控制，逻辑表10-1的上部部分1049的两个列(例如，“未开启”及“开启通过”)中的每一者可与逻辑表10-1的下部部分1050的两个列中的每一者组合以提供对应于四个不同逻辑操作的四个不同结果组合，如由1058处所展示的各种连接路径所指示，且如在于图10中所图解说明的逻辑表10-2中所总结。
图10中所图解说明的逻辑表10-2展示对于存储于计算组件931中的起始数据值(“A”)与存储于感测放大器906中的起始数据值(“B”)的各种组合，在行1046-1中针对OR逻辑信号及在行1046-2中针对AND逻辑信号的各种设定。当OR逻辑信号及AND逻辑信号两者均为“0”时，通过门907-1及907-2经控制以关闭(例如，不导通)且计算组件931中的结果与计算组件931中的起始数据值相同。当OR逻辑信号及AND逻辑信号两者均为“1”时，所述对互补感测线905-1及905-2中的一者将为“1”且通过门907-1及907-2经控制以开启(例如，导通)，使得感测放大器906中的起始数据值(“B”)盖写计算组件931中的起始数据值。图10中所展示的逻辑表10-2提供OR逻辑信号、AND逻辑信号及所述对互补感测线905-1及905-2上的起始数据值以及所实施的对应逻辑函数的其它组合的结果。
图11是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。图11展示耦合到一对互补感测线1105-1及1105-2的感测放大器1106，以及经由通过门1107-1及1107-2耦合到感测放大器1106的计算组件1131。通过门1107-1及1107-2的栅极可由可从逻辑操作选择逻辑1113-4输出的逻辑操作选择逻辑信号PASS控制。图11展示标记“A”的计算组件1131及标记为“B”的感测放大器1106以指示存储于计算组件1131中的数据值是“A”数据值且存储于感测放大器1106中的数据值是“B”数据值，如在关于图13图解说明的逻辑表中所展示。
类似于针对图6所图解说明，逻辑操作选择逻辑1113-4包括与如关于图9中展示的逻辑操作选择逻辑913-3所描述相同地经配置的一部分。另外，逻辑操作选择逻辑1113-4包括交换门1142。交换门1142包括将通过门1107-1及1107-2的一侧上的真实感测线耦合到通过门1107-1及1107-2的另一侧上的互补感测线的晶体管对。当通过门1107-1及1107-2开启(例如，导通)且交换门1142关闭(不导通)时，将真实数据值与补数数据值交换以传达到计算组件1131，使得来自感测放大器1106的真实数据值作为补数数据值加载到计算组件1131中，且来自感测放大器1106的补数数据值作为真实数据值加载到计算组件1131中。交换门1142的栅极耦合到经反相PASS(例如，“PASS*”)信号控制线。举例来说，将所述对互补感测线交换的能力为感测电路1150提供实施比可由感测电路950实施的逻辑操作更多的逻辑操作的能力。下文关于图12论述用以控制交换门1142的逻辑。
图12是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。图12展示耦合到一对互补感测线1205-1及1205-2的感测放大器1206，以及经由通过门1207-1及1207-2耦合到感测放大器1206的计算组件1231。通过门1207-1及1207-2的栅极可由可从逻辑操作选择逻辑1213-5输出的逻辑操作选择逻辑信号PASS控制。图12展示标记为“A”的计算组件1231及标记为“B”的感测放大器1206以指示存储于计算组件1231中的数据值是“A”数据值且存储于感测放大器1206中的数据值是“B”数据值，如在关于图13图解说明的逻辑表中所展示。
图12中图解说明的感测电路类似于图11中图解说明的感测电路1150，其中添加了用以驱动交换晶体管的逻辑(且为了额外清晰性，对组件进行某一重新标记)。逻辑操作选择逻辑1213-5包含交换门1242，以及用以驱动交换门1242的逻辑。逻辑操作选择逻辑1213-5包含四个逻辑选择晶体管：耦合于交换晶体管1242的栅极与TF信号控制线之间的逻辑选择晶体管1262、耦合于通过门1207-1及1207-2的栅极与TT信号控制线之间的逻辑选择晶体管1252、耦合于通过门1207-1及1207-2的栅极与FT信号控制线之间的逻辑选择晶体管1254，以及耦合于交换晶体管1242的栅极与FF信号控制线之间的逻辑选择晶体管1264。逻辑选择晶体管1262及1252的栅极通过隔离晶体管1250-1(具有耦合到ISO信号控制线的栅极)耦合到真实感测线。逻辑选择晶体管1264及1254的栅极通过隔离晶体管1250-2(也具有耦合到ISO信号控制线的栅极)耦合到互补感测线。
逻辑选择晶体管1252及1254分别与如在图9及10中所展示的晶体管952(耦合到AND信号控制线)及晶体管954(耦合到OR信号控制线)类似地经布置。在ISO信号经激活/去激活时，基于TF及FF选择信号的状态以及相应互补感测线上的数据值的逻辑选择晶体管1262及1264的操作是类似的。逻辑选择晶体管1262及1264也以类似方式操作以控制交换晶体管1242。例如，为开启(例如，接通)交换晶体管1242，激活TF控制信号(例如，高)，其中真实感测线上的数据值是“1”，或激活FF控制信号(例如，高)，其中互补感测线上的数据值是“1”。如果相应控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极耦合到的感测线)上的数据值不高，那么交换晶体管1242将不开启，无论特定逻辑选择晶体管1262及1264的导通状况如何。
PASS*控制信号未必与PASS控制信号互补。PASS控制信号及PASS*控制信号两者可能同时激活或同时去激活。然而，PASS控制信号及PASS*控制信号两者的同时激活会将所述对互补感测线短接在一起。在于图13中图解说明的逻辑表中总结图12中图解说明的感测电路的逻辑操作结果。
图13是图解说明根据本发明的若干个实施例的由感测电路(例如，图12中展示的感测电路1250)实施的可选择逻辑操作结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)联合存在于互补感测线上的特定数据值可用以选择涉及存储于感测放大器1206及计算组件1231中的起始数据值的多个逻辑操作中的一者来实施。四个控制信号(例如，TF、TT、FT及FF)联合存在于互补感测线上(例如，存在于节点S及S*上)的特定数据值控制通过门1207-1及1207-2以及交换晶体管1242，此又在激发之前/之后影响计算组件1231及/或感测放大器1206中的数据值。选择性地控制交换晶体管1242的能力促进实施涉及反数据值(例如，反操作数及/或反结果)的逻辑操作以及其它。在图12及13中描述的控制信号TT、TF、FT及FF对应于在图6、7及8中描述的相应控制信号FS1、FS3、FS2及FS4。
类似于图10中图解说明的逻辑表，图13中图解说明的逻辑表13-1展示在1344处的列A中所展示的存储于计算组件1231中的起始数据值，以及在1345处的列B中所展示的存储于感测放大器1206中的起始数据值。逻辑表13-1中的其它3列标头是指通过门1207-1及1207-2以及交换晶体管1242的状态，其可分别取决于四个逻辑选择控制信号(例如，TF、TT、FT及FF)的状态联合在断言ISO控制信号时存在于所述对互补感测线1205-1及1205-2上的特定数据值而被控制以开启或关闭。“未开启”列1356对应于通过门1207-1及1207-2以及交换晶体管1242两者处于不导通状况中，“开启真实”列1370对应于通过门1207-1及1207-2处于导通状况中，且“开启反相”列1371对应于交换晶体管1242处于导通状况中。不在逻辑表13-1中反映对应于通过门1207-1及1207-2以及交换晶体管1242两者处于导通状况的配置，因为此导致感测线短接在一起。
经由对通过门1207-1及1207-2以及交换晶体管1242的选择性控制，逻辑表13-1的上部部分的三个列中的每一者可与逻辑表13-1的下部部分的三个列中的每一者组合以提供对应于九个不同逻辑操作的九个(例如，3×3)不同结果组合，如由1375处所展示的各种连接路径所指示。在逻辑表13-2中总结可由感测电路1250实施的九个不同可选择逻辑操作。
逻辑表13-2的列展示包含逻辑选择控制信号(例如，FF、FT、TF、TT)的状态的标头1380。举例来说，在行1376中提供第一逻辑选择控制信号(例如，FF)的状态，在行1377中提供第二逻辑选择控制信号(例如，FT)的状态，在行1378中提供第三逻辑选择控制信号(例如，TF)的状态，且在行1379中提供第四逻辑选择控制信号(例如，TT)的状态。在行1347中总结对应于所述结果的特定逻辑操作。
图14是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。图14展示耦合到相应对互补感测线1405-1及1405-2的若干个感测放大器1406，以及经由通过门1407-1及1407-2耦合到感测放大器1406的对应数目个计算组件1431。通过门1407-1及1407-2的栅极可由逻辑操作选择逻辑信号PASS控制。举例来说，逻辑操作选择逻辑1413-6的输出可耦合到通过门1407-1及1407-2的栅极。
根据图14中图解说明的实施例，计算组件1431可包括经配置以使数据值如关于图4A所详细描述地左右移位的可加载移位寄存器的相应级(例如，移位单元)。举例来说，如在图14中所图解说明，移位寄存器的每一计算组件1431(例如，级)包括向右移位晶体管对1481及1486(例如，类似于图3中所展示的相应向右移位晶体管481及486)、向左移位晶体管对1489及1490(例如，类似于图4A中所展示的相应向左移位晶体管489及490)，以及反相器对1487及1488(例如，类似于图3中所展示的相应反相器387及388)。可根据本文中所描述的实施例与执行逻辑操作及/或使数据移位相关联地将信号PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L施加到相应控制线1482、1483、1491及1492以启用/停用对应计算组件1431的锁存器上的反馈。下文关于图16及17进一步描述使数据移位(例如，从特定计算组件1431到邻近计算组件1431)的实例。在图14中图解说明的感测电路与图12中图解说明的感测电路类似地经配置及操作，惟计算组件1431经配置为可加载移位寄存器除外。
逻辑操作选择逻辑1413-6包含交换门1442，以及用以控制通过门1407-1及1407-2以及交换门1442的逻辑。逻辑操作选择逻辑1413-6包含四个逻辑选择晶体管：耦合于交换晶体管1442的栅极与TF信号控制线之间的逻辑选择晶体管1462、耦合于通过门1407-1及1407-2的栅极与TT信号控制线之间的逻辑选择晶体管1452、耦合于通过门1407-1及1407-2的栅极与FT信号控制线之间的逻辑选择晶体管1454，以及耦合于交换晶体管1442的栅极与FF信号控制线之间的逻辑选择晶体管1464。逻辑选择晶体管1462及1452的栅极通过隔离晶体管1450-1(具有耦合到ISO信号控制线的栅极)耦合到真实感测线。逻辑选择晶体管1464及1454的栅极通过隔离晶体管1450-2(也具有耦合到ISO信号控制线的栅极)耦合到互补感测线。图16及17图解说明与使用图14中所展示的感测电路执行逻辑操作及移位操作相关联的时序图。
图15是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。图15展示耦合到相应对互补感测线1505-1及1505-2的若干个感测放大器1506，以及经由通过门1507-1及1507-2耦合到相应感测放大器1506的对应计算组件1531。计算组件1531可包括经配置以如关于图4A、16及17所详细地描述使数据值左右移位的可加载移位寄存器。
通过门1507-1及1507-2可由逻辑操作选择逻辑信号PASS控制。图15中所展示的感测电路还展示耦合到若干个逻辑选择控制输入控制线(包含LOGIC 1、LOGIC 2、LOGIC 3、LOGIC 4、SFISO及STISO)的逻辑操作选择逻辑1513-7。从逻辑选择控制输入控制线上的逻辑选择控制信号的状况以及在经由激活ISO控制信号启用隔离晶体管时存在于所述对互补感测线1505-1及1505-2上的数据值而确定从多个逻辑操作对一逻辑操作的选择。
根据各种实施例，一个隔离晶体管耦合于传达SFISO控制信号的控制信号线与计算组件1531的可加载移位寄存器的SF1节点之间。另一隔离晶体管耦合于传达STISO控制信号的控制信号线与计算组件1531的可加载移位寄存器的ST1节点之间。隔离晶体管的栅极耦合到传达ISO控制信号的控制信号线。如果在激活ISO控制信号以开启隔离晶体管时激活SFISO控制信号(例如，高)，那么对应于高SFISO控制信号的数据值加载到计算组件1531的可加载移位寄存器的补数部分中。如果在激活ISO控制信号以开启隔离晶体管时激活STISO控制信号(例如，高)，那么对应于高STISO控制信号的数据值加载到邻近计算组件1531的可加载移位寄存器的真实部分中。
如已经针对先前感测电路配置所描述，当通过门1507-1及1507-2开启时，所述对互补感测线1505-1及1505-2上的数据值传递到计算组件1531且借此加载到可加载移位寄存器中。所述对互补感测线1505-1及1505-2上的数据值可是在感测放大器经激发的情况下存储于感测放大器1506中的数据值。当逻辑选择控制信号LOGIC 1经激活且SFISO控制信号未经激活(例如，是低的，此接通具有耦合到SFISO控制信号线的栅极的p沟道逻辑选择晶体管)时，逻辑操作选择逻辑信号PASS是高的以开启通过门1507-1及1507-2。当逻辑选择控制信号LOGIC 2经激活且STISO控制信号未经激活(例如，是低的，其接通具有耦合到STISO控制信号线的栅极的p沟道逻辑选择晶体管)，逻辑操作选择逻辑信号PASS也是高的以开启通过门1507-1及1507-2。
在图15中展示耦合到PASS*逻辑操作选择逻辑信号的类似逻辑，PASS*逻辑操作选择逻辑信号是高的以开启交换门1542。图15中所展示的耦合到PASS*逻辑操作选择逻辑信号的逻辑映射耦合到PASS逻辑操作选择逻辑信号的逻辑配置。图15展示经配置以(用如先前关于图12中所图解说明的交换晶体管1242的配置所描述的类似方式)交换所述对互补感测线1505-1与1505-2在感测放大器1506与计算组件1531之间的定向的交换晶体管1542。当交换晶体管1542开启时，交换晶体管1542的感测放大器1506侧上的所述对互补感测线1505-1及1505-2上的数据值相反地耦合到交换晶体管1542的计算组件1531侧上的所述对互补感测线1505-1及1505-2，且所述数据值借此加载到计算组件1531的可加载移位寄存器中。
当逻辑选择控制信号LOGIC 3经激活且STISO控制信号未经激活(例如，是低的，此接通具有耦合到STISO控制信号线的栅极的p沟道逻辑选择晶体管)时，逻辑操作选择逻辑信号PASS*经激活(例如，高)以开启交换晶体管1542。当逻辑选择控制信号LOGIC 4经激活且SFISO控制信号未经激活(例如，是低的，此接通具有耦合到SFISO控制信号线的栅极的p沟道逻辑选择晶体管)，逻辑操作选择逻辑信号PASS*也是高的以开启交换晶体管1542。
也可将交换晶体管1542的栅极可选择地接地，以确保经由具有耦合到PREFUNC控制信号线且经布置以将逻辑信号PASS*耦合到参考电位的栅极的晶体管而将交换晶体管1542关闭。根据图15中所展示的配置，PREFUNC控制信号线的激活致使通过门1507-1及1507-2以及交换晶体管1542关闭(例如，不导通)。可(举例来说)在可加载移位寄存器向左/右移位操作期间激活PREFUNC控制信号。
LOGIC 1、LOGIC 2、LOGIC 3、LOGIC 4、SFISO及STISO控制信号可以不同于关于图12及14所描述的TF、TT、FT及FF控制信号的方式操作以基于感测放大器1506中的数据值(“B”)及计算组件1531中的数据值(“A”)而选择逻辑函数来实施。特定来说，LOGIC 1、LOGIC2、LOGIC 3、LOGIC 4、SFISO及STISO控制信号经配置以独立于存在于所述对互补感测线1505-1及1505-2上的数据值而选择逻辑函数来实施(尽管所实施的逻辑操作的结果可取决于存在于所述对互补感测线1505-1及1505-2上的数据值)。举例来说，LOGIC 1、LOGIC 2、LOGIC 3、LOGIC 4、SFISO及STISO控制信号直接选择逻辑操作来实施，因为存在于所述对互补感测线1505-1及1505-2上的数据值不通过逻辑以操作通过门1507-1及1507-2的栅极。
图15中所图解说明的感测电路经配置以直接从四个逻辑选择控制信号选择多个逻辑操作中的一者来实施(例如，逻辑操作选择不取决于存在于所述对互补感测线上的数据值)。如关于图12所描述，逻辑选择控制信号的一些组合可致使通过门1507-1及1507-2以及交换晶体管1542同时开启，此使所述对互补感测线1505-1及1505-2短接在一起。根据本发明的若干个实施例，可由图15中所图解说明的感测电路实施的逻辑操作可是在图13中所展示的逻辑表中总结的逻辑操作。
图16图解说明根据本发明的若干个实施例的与使用感测电路执行逻辑AND操作及移位操作相关联的时序图。图16包含对应于信号EQ、ROW X、ROW Y、SENSE AMP、TF、TT、FT、FF、PHASE 1R、PHASE 2R、PHASE 1L、PHASE 2L、ISO、Pass、Pass*、DIGIT及DIGIT_的波形。EQ信号对应于与感测放大器相关联的平衡信号(例如，图2中所展示的EQ 226)。ROW X及ROW Y信号对应于施加到相应存取线(例如，图2中所展示的存取线204-X及204-Y)以存取选定单元(或单元行)的信号。SENSE AMP信号对应于用以启用/停用感测放大器(例如，感测放大器1406)的信号。TF、TT、FT及FF信号对应于逻辑选择控制信号，例如图12及14中所展示的那些信号(例如，耦合到逻辑选择晶体管1262/1462、1252/1452、1254/1454及1264/1464的信号)。PHASE 1R、PHASE2R、PHASE 1L及PHASE 2L信号对应于提供到图14中所展示的相应控制线1482、1483、1491及1492的控制信号(例如，时钟信号)。ISO信号对应于耦合到图14中所展示的隔离晶体管1450-1及1450-2的栅极的信号。PASS信号对应于耦合到图14中所展示的通过晶体管1407-1及1407-2的栅极的信号，且PASS*信号对应于耦合到交换晶体管1442的栅极的信号。DIGIT及DIGIT_信号对应于存在于相应感测线1405-1(例如，DIGIT(n))及1405-2(例如，DIGIT(n)_)上的信号。
图16中所展示的时序图与对存储于阵列的第一存储器单元中的数据值及存储于第二存储器单元中的数据值执行逻辑AND操作相关联。存储器单元可对应于阵列的特定列(例如，包括一对互补感测线的列)且可耦合到相应存取线(例如，行X及行Y)。在描述图16中展示的逻辑AND操作中，将参考图14中描述的感测电路。举例来说，图16中所描述的逻辑操作可包含：将行X存储器单元的数据值(例如，“行X数据值”)存储于对应计算组件1431的锁存器中(例如，“A”数据值)，所述锁存器可称为累加器1431；将行Y存储器单元的数据值(例如“行Y数据值”)存储于对应感测放大器1406的锁存器中(例如，“B”数据值)；以及对行X数据值及行Y数据值执行选定逻辑操作(例如，在此实例中是逻辑AND操作)，其中将所述选定逻辑操作的结果存储于计算组件1431的锁存器中。
如在图16中所展示，在时间T1处，停用感测放大器1406的平衡(例如，EQ变低)。在时间T2处，行X变高以存取(例如，选择)行X存储器单元。在时间T3处，启用感测放大器1406(例如，SENSE AMP变高)，此响应于行X数据值(例如，如由DIGIT及DIGIT_信号所展示)而将互补感测线1405-1及1405-2驱动到适当轨道电压(例如，VDD及GND)，且将行X数据值锁存于感测放大器1406中。在时间T4处，PHASE 2R及PHASE 2L信号变低，此(例如，通过分别关断晶体管1486与1490)停用计算组件1431的锁存器上的反馈，使得可在逻辑操作期间盖写存储于计算组件中的值。并且，在时间T4处，ISO变低，此停用隔离晶体管1450-1及1450-2。在时间T5处，启用TT及FT(例如，变高)，此导致PASS变高(例如，因为在于时间T4处停用ISO时，晶体管1452或1454将取决于节点ST2(对应于图12中的节点“S”)或节点SF2(对应于图12中的节点“S*”)中的哪一者是高的而导通，(回想，当ISO经停用时，节点ST2及SF2的电压动态地驻存于相应启用晶体管1452及1454的栅极上))。PASS变高会启用通过晶体管1407-1及1407-2，使得对应于行X数据值的DIGIT及DIGIT_信号提供到相应计算组件节点ST2及SF2。在时间T6处，停用TT及FT，其导致PASS变低，此停用通过晶体管1407-1及1407-2。注意，PASS*在时间T5与T6之间保持为低，因为TF及FF信号保持为低。在时间T7处，停用行X，且启用PHASE 2R、PHASE 2L及ISO。在时间T7处启用PHASE 2R及PHASE 2L会启用计算组件1431的锁存器上的反馈使得行X数据值锁存于其中。在时间T7处再次启用ISO将节点ST2及SF2耦合到启用晶体管1452、1454、1462及1464的栅极。在时间T8处，启用平衡(例如，EQ变高使得DIGIT及DIGIT_被驱动到平衡电压，例如VDD/2)且停用感测放大器1406(例如，SENSE AMP变低)。
利用锁存于计算组件1431中的行X数据值，停用平衡(例如，EQ在时间T9处变低)。在时间T10处，行Y变高以存取(例如，选择)行Y存储器单元。在时间T11处，启用感测放大器1406(例如，SENSE AMP变高)，此响应于行Y数据值(例如，如由DIGIT及DIGIT_信号所展示)而将互补感测线1405-1及1405-2驱动到适当轨道电压(例如，VDD及GND)，且将行Y数据值锁存于感测放大器1406中。在时间T12处，PHASE 2R及PHASE 2L信号变低，此(例如，通过分别关断晶体管1486与1490)停用计算组件1431的锁存器上的反馈，使得可在逻辑操作期间盖写存储于计算组件中的值。并且，在时间T12处，ISO变低，此停用隔离晶体管1450-1及1450-2。由于所要逻辑操作在此实例中是AND操作，因此在时间T13处，启用TT，同时TF、FT及FF保持停用(如在表13-2中所展示，对应于逻辑AND操作，FF＝0，FT＝0，TF＝0，且TT＝1)。启用TT是否会导致PASS变高取决于在于时间T12处停用ISO时存储于计算组件1431中的值。举例来说，如果在停用ISO时节点ST2是高的，那么启用晶体管1452将导通，且如果在于时间T12处停用ISO时节点ST2是低的，那么启用晶体管将不导通。
在此实例中，如果PASS在时间T13处变高，那么启用通过晶体管1407-1及1407-2，使得DIGIT及DIGIT_信号(其对应于行Y数据值)经提供到相应计算组件节点ST2及SF2。如此，可使存储于计算组件1431中的值(例如，行X数据值)翻转，此取决于DIGIT及DIGIT_的值(例如，行Y数据值)。在此实例中，如果PASS在时间T13处保持为低，那么不启用通过晶体管1407-1及1407-2，使得DIGIT及DIGIT_信号(其对应于行Y数据值)保持与计算组件1431的节点ST2及SF2隔离。如此，计算组件中的数据值(例如，行X数据值)将保持相同。
在时间T14处，停用TT，此导致PASS变(或保持)低，使得通过晶体管1407-1及1407-2停用。注意，PASS*在时间T13与T14之间保持为低，因为TF及FF信号保持为低。在时间T15处，停用行Y，且启用PHASE 2R、PHASE 2L及ISO。在时间T15处启用PHASE2R及PHASE 2L会启用计算组件1431的锁存器上的反馈使得AND操作(例如，“A”AND“B”)的结果锁存于其中。在时间T15处再次启用ISO将节点ST2及SF2耦合到启用晶体管1452、1454、1462及1464的栅极。在时间T16处，启用平衡(例如，EQ变高使得DIGIT及DIGIT_被驱动到平衡电压)且停用感测放大器1406(例如，SENSE AMP变低)。
AND操作的结果(在此实例中，其首先存储于计算组件1431中)可往回传送到存储器阵列(例如，经由互补感测线传送到耦合到行X、行Y及/或不同行的存储器单元)及/或经由I/O线传送到外部位置(例如，外部处理组件)。
图16还包含(例如，在1601处)与使数据移位(例如，从计算组件1431到邻近计算组件1431)相关联的信号传输。图16中所展示的实例图解说明两个向左移位使得存储于对应于列“N”的计算组件中的数据值向左移位到对应于列“N-2”的计算组件。如在时间T16处所展示，停用PHASE 2R及PHASE 2L，此停用计算组件锁存器上的反馈，如上文所描述。为执行第一向左移位，在时间T17处启用PHASE 1L且在时间T18处停用PHASE 1L。启用PHASE 1L会致使晶体管1489导通，此致使节点SF1处的数据值向左移动到左邻近计算组件1431的节点SF2。随后在时间T19处启用PHASE 2L且在时间T20处停用PHASE 2L。启用PHASE 2L会致使晶体管1490导通，此致使数据值从节点ST1向左移动到节点ST2，从而完成向左移位。
可重复上述序列(例如，启用/停用PHASE 1L且随后启用/停用PHASE 2L)以实现所要数目个向左移位。例如，在此实例中，通过在时间T21处启用PHASE 1L且在时间T22处停用PHASE 1L而执行第二向左移位。随后在时间T23处启用PHASE 2L以完成第二向左移位。继第二向左移位之后，PHASE 2L保持启用且启用PHASE 2R(例如，在时间T24处)，使得启用反馈以将数据值锁存于计算组件锁存器中。
图17图解说明根据本发明的若干个实施例的与使用感测电路执行逻辑XOR操作及移位操作相关联的时序图。图17包含上文图16中所描述的相同波形。然而，图17中所展示的时序图与对行X数据值及行Y数据值执行逻辑XOR操作(例如，与逻辑AND操作相反)相关联。将再次参考在图14中描述的感测电路。
针对图17的在时间T0到T9处指示的信号传输与针对图16相同且此处将不重复。如此，在时间T9处，停用EQ，其中将行X数据值锁存于计算组件1431中。在时间T10处，行Y变高以存取(例如，选择)行Y存储器单元。在时间T11处，启用感测放大器1406(例如，SENSE AMP变高)，此响应于行Y数据值(例如，如由DIGIT及DIGIT_信号所展示)而将互补感测线1405-1及1405-2驱动到适当轨道电压(例如，VDD及GND)，且将行Y数据值锁存于感测放大器1406中。在时间T12处，PHASE 2R及PHASE 2L信号变低，此(例如，通过分别关断晶体管1486及1490)停用计算组件1431的锁存器上的反馈，使得可在逻辑操作期间盖写存储于计算组件1431中的值。并且，在时间T12处，ISO变低，此停用隔离晶体管1450-1及1450-2。由于所要逻辑操作在此实例中是XOR操作，因此在时间T13处，启用TF及FT，同时TT及FF保持停用(如在表13-2中所展示，对应于逻辑XOR(例如，“AXB”)操作FF＝0，FT＝1，TF＝1，且TT＝0)。启用TF及FT是导致PASS还是PASS*变高取决于在于时间T12处停用ISO时存储于计算组件1431中的值。举例来说，在停用ISO时如果节点ST2是高的，那么启用晶体管1462将导通，且在于时间T12处停用ISO时如果节点ST2是低的，那么启用晶体管1462将不导通。类似地，如果在停用ISO时节点SF2是高的，那么启用晶体管1454将导通，且如果在停用ISO时节点SF2是低的，那么启用晶体管1454将不导通。
在此实例中，如果PASS在时间T13处变高，那么启用通过晶体管1407-1及1407-2，使得DIGIT及DIGIT_信号(其对应于行Y数据值)经提供到相应计算组件节点ST2及SF2。如此，可使存储于计算组件1431中的值(例如，行X数据值)翻转，此取决于DIGIT及DIGIT_的值(例如，行Y数据值)。在此实例中，如果PASS在时间T13处保持为低，那么不启用通过晶体管1407-1及1407-2，使得DIGIT及DIGIT_信号(其对应于行Y数据值)保持与计算组件1431的节点ST2及SF2隔离。如此，计算组件中的数据值(例如，行X数据值)将保持相同。在此实例中，如果PASS*在时间T13处变高，那么启用交换晶体管1442，使得DIGIT及DIGIT_信号(其对应于行Y数据值)以转置方式提供到相应计算组件节点ST2及SF2(例如，DIGIT(n)上的“真实”数据值将提供到节点SF2且DIGIT(n)_上的“补数”数据值将提供到节点ST2)。如此，可使存储于计算组件1431中的值(例如，行X数据值)翻转，此取决于DIGIT及DIGIT_的值(例如，行Y数据值)。在此实例中，如果PASS*在时间T13处保持为低，那么不启用交换晶体管1442，使得DIGIT及DIGIT_信号(其对应于行Y数据值)保持与计算组件1431的节点ST2及SF2隔离。如此，计算组件中的数据值(例如，行X数据值)将保持相同。
在时间T14处，停用TF及FT，此导致PASS及PASS*变(或保持)低，使得停用通过晶体管1407-1及1407-2以及交换晶体管1442。在时间T15处，停用行Y，且启用PHASE2R、PHASE 2L及ISO。在时间T15处启用PHASE 2R及PHASE 2L会启用计算组件1431的锁存器上的反馈使得XOR操作(例如，“A”XOR“B”)的结果锁存于其中。在时间T15处再次启用ISO将节点ST2及SF2耦合到启用晶体管1452、1454、1462及1464的栅极。在时间T16处，启用平衡(例如，EQ变高使得DIGIT及DIGIT_被驱动到平衡电压)且停用感测放大器1406(例如，SENSE AMP变低)。
XOR操作的结果(在此实例中，其首先存储于计算组件1431中)可往回传送到存储器阵列(例如，经由互补感测线传送到耦合到行X、行Y及/或不同行的存储器单元)及/或经由I/O线传送到外部位置(例如，外部处理组件)。
图17还包含(例如，在1701处)与使数据移位(例如，从计算组件1431到邻近计算组件1431)相关联的信号传输。图17中所展示的实例图解说明两个向右移位使得存储于对应于列“N”的计算组件中的数据值向右移位到对应于列“N+2”的计算组件。如在时间T16处所展示，停用PHASE 2R及PHASE 2L，此停用计算组件锁存器上的反馈，如上文所描述。为执行第一向右移位，在时间T17处启用PHASE 1R且在时间T18处停用PHASE 1R。启用PHASE 1R会致使晶体管1481导通，此致使节点ST1处的数据值向右移动到右邻近计算组件1431的节点ST2。随后在时间T19处启用PHASE 2R且在时间T20处停用PHASE 2R。启用PHASE 2R会致使晶体管1486导通，此致使数据值从节点SF1向右移动到节点SF2，从而完成向右移位。
可重复上述序列(例如，启用/停用PHASE 1R且随后启用/停用PHASE 2R)以实现所要数目个向右移位。例如，在此实例中，通过在时间T21处启用PHASE 1R且在时间T22处停用PHASE 1R而执行第二向右移位。随后在时间T23处启用PHASE 2R以完成第二向右移位。继第二向右移位之后，PHASE 1R保持停用，PHASE 2R保持启用，且启用PHASE 2L(例如，在时间T24处)，使得启用反馈以将数据值锁存于计算组件锁存器中。
尽管图16及17中所描述的实例包含将逻辑操作结果存储于计算组件(例如，1431)中，但根据本文中所描述的实施例的感测电路可经操作以执行逻辑操作，其中所述结果首先存储于感测放大器中(例如，如在图8中所图解说明)。并且，实施例并不限于分别在图16及17中所描述的“AND”及“XOR”逻辑操作实例。举例来说，根据本发明的实施例的感测电路(例如，图14中所展示的1450)可经控制以执行各种其它逻辑操作，例如在表13-2中所展示的那些逻辑操作。
图18图解说明根据本发明的若干个实施例的与使用感测电路执行逻辑OR操作相关联的时序图。图18包含上文图16及17中所描述的相同波形。然而，图18中所展示的时序图与对行X数据值及行Y数据值执行逻辑OR操作相关联，其中结果首先存储于感测放大器中(例如，此与如在图16中所描述逻辑AND操作的结果首先存储于计算组件中相反)。并且，图18不包含与如在图16及17中所图解说明使数据移位相关联的信号。将再次参考在图14中描述的感测电路。
针对图18的在时间T0到T9处指示的信号传输与针对图16相同且此处将不重复。如此，在时间T9处，停用EQ，其中将行X数据值锁存于计算组件1431中。在时间T10处，行Y变高以存取(例如，选择)行Y存储器单元，此将相对小差分电压放置于感测线1405-1及1405-2上。也在时间T10处，由于所要逻辑操作在此实例中是OR操作，因此(例如，在于时间T11处启用感测放大器之前)启用TT(例如，FS1)，同时TF(例如，FS3)、FT(例如，FS2)及FF(例如，FS4)保持停用(如在于图8中所展示的表中展示)，因为对应于逻辑OR操作，FF＝0，FT＝0，TF＝0，且TT＝1。
启用TT是否会导致PASS变高取决于存储于计算组件1431中的值。举例来说，如果节点ST2是高的且启用ISO，那么启用晶体管1452将导通，且如果节点ST2是低的且启用ISO(例如，在时间T10处)，那么启用晶体管1452将不导通。在时间T11处，启用感测放大器1406，且在时间T12处，停用TT控制信号。不同于在图16中描述的AND实例(其中停用ISO、PHASE 2R及PHASE 2L信号，同时启用控制信号TT)，在此实例中，ISO、PHASE 2R及PHASE 2L信号保持停用，同时启用控制信号TT(例如，使得启用计算组件锁存器上的反馈，且使得隔离晶体管1450-1及1450-2在时间T7之后保持启用)。
在此实例中，如果PASS在时间T10处变高(例如，计算组件1431存储“1”，其中节点ST2是高的且节点SF2是低的)，那么启用通过晶体管1407-1及1407-2，使得ST2及SF2上的电压分别经由感测线1405-1及1405-2呈现给感测放大器1406。节点ST2与SF2之间的相对较大电压差归因于行X存储器单元的数据值(例如，而不管行Y数据值如何)而为存在于感测线1405-1及1405-2上的较小差分电压提供过功率。如此，当在时间T11处启用感测放大器1406时，将存储于计算组件1431中的数据值(例如，行X数据值)锁存于感测放大器1406中(例如，而不管行Y数据值如何)。在此实例中，如果PASS在时间T13处保持为低，(例如，计算组件1431存储“0”，其中节点ST2是低的且节点SF2是高的)，那么不启用通过晶体管1407-1及1407-2，使得ST2及SF2上的电压不分别经由感测线1405-1及1405-2呈现到感测放大器1406。如此，当在时间T11处启用感测放大器1406时，将存储于行Y存储器单元中的数据值锁存于感测放大器1406中(例如，而不管行X数据值如何)。因此，在于图18中所描述的实例中，在启用感测放大器1406(此在启用选定控制信号TT之后发生)之后，将OR操作的结果(例如，行X OR行Y的结果)存储于感测放大器1406中。
OR操作的结果(在此实例中，其首先存储于感测放大器1406中)可往回传送到存储器阵列(例如，经由互补感测线传送到耦合到行X、行Y及/或不同行的存储器单元)，及/或传送到计算组件1431，及/或经由I/O线传送到外部位置(例如，外部处理组件)。
虽然本文中已图解说明及描述了包含感测电路、感测放大器、计算组件、动态锁存器、隔离装置及/或移位电路的各种组合及配置的实例性实施例，但本发明的实施例并不限于本文中明确述及的那些组合。本文中揭示的感测电路、感测放大器、计算组件、动态锁存器、隔离装置及/或移位电路的其它组合及配置包含明确包含于本发明的范围内。
尽管本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的更改或变化形式。应理解，已以说明性方式而非限定性方式做出以上描述。在审阅以上描述后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起集合于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。

Claims (26)

1.一种用于使用感测电路执行逻辑操作的设备，其包括：
存储器单元阵列；及
感测电路，其耦合到所述阵列且包括：
感测放大器，其耦合到一对互补感测线；及
计算组件，其经由耦合到逻辑操作选择逻辑的一对通过门和一对交换门而耦合到所述感测放大器，
其中所述逻辑操作选择逻辑经配置以基于选定逻辑操作而控制所述一对通过门和所述一对交换门；且
其中，所述一对通过门经配置以被启用以未移位的方式将所述一对互补感测线上的信号传输到计算组件锁存器的第一节点和第二节点；
其中，所述一对交换门经配置以被启用以转置的方式将所述一对互补感测线上的信号传输到所述计算组件锁存器的所述第一节点和所述第二节点；及
其中，所述一对通过门对和所述一对交换门对中的哪一个与执行所述选定逻辑操作关联被启用取决于：
提供到所述逻辑操作选择逻辑且对应于所述选定逻辑操作的控制信号的状态；以及
存储于所述计算组件锁存器中的数据值。
2.根据权利要求1所述的设备，其中所述感测电路经配置以：
响应于对应于所述选定逻辑操作的控制信号在启用所述感测放大器之后被提供到所述逻辑操作选择逻辑而首先将所述选定逻辑操作的结果存储于所述计算组件中。
3.根据权利要求1所述的设备，其中所述感测电路经配置以响应于对应于所述选定逻辑操作的控制信号在启用所述感测放大器之前被提供到所述逻辑操作选择逻辑而首先将所述选定逻辑操作的结果存储于所述感测放大器中。
4.根据权利要求1所述的设备，其中所述感测电路经配置以响应于以下各者而将XOR实现为所述选定逻辑操作：
提供到所述逻辑操作选择逻辑的所述控制信号的所述状态为第一状态；和
存储在所述计算组件锁存器中的所述数据值是预定数据值。
5.根据权利要求4所述的设备，其中所述感测电路经配置以响应于以下各者而将XNOR实现为所述选定逻辑操作：
提供到所述逻辑操作选择逻辑的所述控制信号的所述状态是一不同的状态；和
存储在所述计算组件锁存器中的所述数据值是一不同的预定数据值。
6.根据权利要求1所述的设备，其中所述感测电路经配置以在不经由输入/输出I/O线传送数据的情况下执行所述选定逻辑操作。
7.根据权利要求1所述的设备，其中所述一对通过门中的栅极耦合在一起且所述一对交换门中的栅极耦合在一起。
8.一种用于使用感测电路执行逻辑操作的设备，其包括：
存储器单元阵列；及
感测电路，其耦合到所述阵列且包括：
感测放大器，其耦合到一对互补感测线；及
计算组件，其经由一对通过门和一对交换门耦合到所述感测放大器；及
逻辑操作选择逻辑，其经控制以基于一或多个逻辑选择控制信号的状态而执行来自多个逻辑操作当中的选定逻辑操作；
其中所述逻辑操作选择逻辑经配置以基于选定逻辑操作而控制所述一对通过门和所述一对交换门；
其中，所述一对通过门经配置以被启用以未移位的方式将所述一对互补感测线上的信号传输到计算组件锁存器的第一节点和第二节点；
其中，所述一对交换门经配置以被启用以转置的方式将所述一对互补感测线上的信号传输到所述计算组件锁存器的所述第一节点和所述第二节点；及
其中，所述一对通过门对和所述一对交换门对中的哪一个与执行所述选定逻辑操作关联被启用以取决于：
对应于所述选定逻辑操作的所述一或多个逻辑选择控制信号的所述状态；以及
存储于所述计算组件锁存器中的数据值。
9.根据权利要求8所述的设备，其中所述计算组件包括经配置以将数据值移位到邻近计算组件的可加载移位寄存器。
10.根据权利要求8所述的设备，其进一步包括控制器，所述控制器经配置以控制所述感测电路基于存储于所述感测放大器中的第一数据值及存储于所述计算组件中的第二数据值而确定所述选定逻辑操作的结果。
11.根据权利要求10所述的设备，其中所述控制器经配置以控制所述感测电路基于所述一或多个逻辑选择控制信号而将所述选定逻辑操作的所述结果选择地存储于所述感测放大器及所述计算组件中的一者中。
12.根据权利要求11所述的设备，其中所述控制器经配置以控制所述感测电路：
通过在启用所述感测放大器之后将对应于所述选定逻辑操作的所述一或多个逻辑选择控制信号提供到所述逻辑操作选择逻辑而首先将所述选定逻辑操作的所述结果存储于所述计算组件中。
13.根据权利要求11所述的设备，其中所述控制器经配置以控制所述感测电路以
通过在启用所述感测放大器之前将对应于所述选定逻辑操作的所述一或多个逻辑选择控制信号提供到所述逻辑操作选择逻辑而首先将所述选定逻辑操作的所述结果存储于所述感测放大器中。
14.根据权利要求8所述的设备，其中所述感测电路包括与所述存储器单元以一定间距形成的晶体管。
15.根据权利要求8所述的设备，其中所述一对通过门中的栅极耦合在一起且所述一对交换门中的栅极耦合在一起。
16.一种用于使用感测电路执行逻辑操作的设备，其包括：
存储器单元阵列；及
感测电路，其经由一对互补感测线而耦合到所述阵列，所述感测电路包括：
感测放大器，其耦合到所述一对互补感测线；及
计算组件，其包括经由一对通过门和一对交换门而选择地耦合到所述一对互补感测线计算组件锁存器；及
逻辑操作选择逻辑，其选择地耦合到所述计算组件，且经控制以基于一或多个逻辑选择控制信号的状态而执行来自多个逻辑操作当中的将由所述感测电路实施的选定逻辑操作；
其中所述逻辑操作选择逻辑经配置以基于选定逻辑操作而控制所述一对通过门和所述一对交换门；
其中，所述一对通过门经配置以被启用以未移位的方式将所述一对互补感测线上的信号传输到计算组件锁存器的第一节点和第二节点；
其中，所述一对交换门经配置以被启用以转置的方式将所述一对互补感测线上的信号传输到所述计算组件锁存器的所述第一节点和所述第二节点；及
其中，所述一对通过门对和所述一对交换门对中的哪一个与执行所述选定逻辑操作关联被启用以取决于：
对应于所述选定逻辑操作的所述一或多个逻辑选择控制信号的所述状态；以及
存储于所述计算组件锁存器中的数据值。
17.根据权利要求16所述的设备，其中逻辑操作选择逻辑包括：
第一晶体管，其耦合到所述一或多个逻辑选择控制信号中的第一者且耦合到所述一对交换门的共同栅极；
第二晶体管，其耦合到所述一或多个逻辑选择控制信号中的第二者且耦合到所述一对通过门的共同栅极；
第三晶体管，其耦合到所述一或多个逻辑选择控制信号中的第三者且耦合到所述一对通过门的所述共同栅极；及
第四晶体管，其耦合到所述一或多个逻辑选择控制信号中的第四者且耦合到所述一对交换门的所述共同栅极，
其中被所述第一晶体管及所述第二晶体管共用的栅极耦合到所述一对互补感测线中的第一者，且被所述第三晶体管及所述第四晶体管共用的栅极耦合到所述一对互补感测线中的第二者。
18.根据权利要求16所述的设备，其中所述一对通过门的栅极耦合到一起且所述一对交换门的栅极耦合到一起。
19.一种用于使用感测电路执行逻辑操作的方法，其包括：
将第一数据值加载到感测电路的计算组件锁存器，所述感测电路经由一对互补感测线而耦合到存储器单元阵列；
通过以下操作对所述第一数据值及第二数据值执行选定逻辑操作：
将对应于所述选定逻辑操作的控制信号提供到逻辑操作选择逻辑；及
启用经由所述一对互补感测线而耦合到所述计算组件的感测放大器以感测所述第二数据值；
其中所述计算组件锁存器经由耦合到逻辑操作选择逻辑的一对通过门和一对交换门耦合到所述感测放大器
其中所述逻辑操作选择逻辑经配置以基于选定逻辑操作而控制所述一对通过门和所述一对交换门；
其中，所述一对通过门经配置以被启用以未移位的方式将所述一对互补感测线上的信号传输到计算组件锁存器的第一节点和第二节点；
其中，所述一对交换门经配置以被启用以转置的方式将所述一对互补感测线上的信号传输到所述计算组件锁存器的所述第一节点和所述第二节点；及
其中，所述一对通过门对和所述一对交换门对中的哪一个与执行所述选定逻辑操作关联被启用以取决于：
提供到所述逻辑操作选择逻辑的且对应于所述选定逻辑操作的所述控制信号的状态；以及
存储于所述计算组件锁存器中的数据值。
20.根据权利要求19所述的方法，其中所述方法包括：
响应于在关联感测所述第二数据值而启用所述感测放大器之后提供对应于所述选定逻辑操作的所述控制信号而首先将所述选定逻辑操作的结果存储于所述计算组件中；且
响应于在关联感测所述第二数据值而启用所述感测放大器之前提供对应于所述选定逻辑操作的所述控制信号而首先将所述选定逻辑操作的所述结果存储于所述感测放大器中。
21.根据权利要求19所述的方法，其中将所述第一数据值加载到所述计算组件包括从耦合到所述一对互补感测线且耦合到所述阵列的存取线的存储器单元加载所述第一数据值。
22.根据权利要求21所述的方法，进一步包括从耦合到所述一对互补感测线且耦合到所述阵列的不同存取线的不同存储器单元感测所述第二数据值。
23.根据权利要求19所述的方法，其中将所述第一数据值下载到所述计算组件包含将所述第一数据值存储到经配置以双向地移位的可加载移位寄存器。
24.根据权利要求19所述的方法，其中所述选定逻辑操作包括XOR逻辑操作。
25.根据权利要求19所述的方法，其中所述选定逻辑操作包括XNOR逻辑操作。
26.根据权利要求19所述的方法，进一步包括使用所述感测电路确定所述选定逻辑操作的结果而无需将数据传输到所述存储器单元阵列外部的控制组件。
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