CN106549008B - 半导体装置以及半导体装置的测量方法 - Google Patents

半导体装置以及半导体装置的测量方法 Download PDF

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Abstract

本发明涉及半导体装置以及半导体装置的测量方法。其易于与外部相连接，且能分别测量各半导体芯片的特性。在第一接触部(131a)和第二接触部(141a)之间设置有间隙并靠近，从而构成从外部连接外部连接端子的螺纹孔(132)(连接区域)。此外，在半导体装置(100)中，第一接触部(131a)经由从侧面延伸出的第一连系部(131b)来从侧面延伸出，第二接触部(141a)经由从侧面延伸出的第二连系部(141b)从侧面延伸出，第一连系部(131b)和第二连系部(141b)隔开一定间隔以上。由此，在半导体装置(100)中，包含并联连接的第一半导体芯片(115)和第二半导体芯片(116)，能作为半导体装置(100)来进行工作。进一步地，在半导体装置(100)中，能得到第一半导体芯片(115)和第二半导体芯片(116)各自的电特性。

Description

半导体装置以及半导体装置的测量方法
技术领域
本发明涉及半导体装置及半导体装置的测量方法。
背景技术
半导体装置包含多个功率半导体芯片，用作为功率转换装置或开关装置。例如，半导体装置中可将包含IGBT(绝缘栅双极型晶体管)的半导体芯片、包含MOSFET(金属氧化物半导体场效应晶体管)的半导体芯片并联连接从而起到开关装置的作用(例如，参照专利文献1)。
在专利文献1中，IGBT的发射极端子和MOSFET的源极端子以同电位连接至半导体装置的发射极端子，IGBT的集电极端子和MOSFET的漏极端子以同电位连接至半导体装置的外部集电极端子。在这种半导体装置中，从半导体装置的外部集电极端子输入有输入信号，并根据IGBT、MOSFET的栅极的导通、截止状态，从半导体装置的发射极端子得到输出信号，从而实现低损耗的开关功能。
然而，在专利文献1的半导体装置中，对于半导体装置的发射极端子和外部集电极端子并联连接有半导体芯片(IGBT、MOSFET)。因此，在专利文献1的半导体装置中，若对出厂时的半导体芯片的耐压、漏电流等特性进行测量，则会测量出特性较低(即，耐压较低或漏电流较大)的半导体芯片的特性，难以测量其他半导体芯片的特性。此外，在测量正向压降等的情况下，由于多个半导体芯片的特性合成来表示，因此，难以测量各半导体芯片的特性。因而，在专利文献1中，难以在组装完半导体装置后，适当地确认半导体装置的特性。
于是，可考虑使用与各半导体芯片(IGBT、MOSFET)的集电极端子、漏极端子分别电连接的外部连接端子来代替半导体装置的外部集电极端子。在该情况下，基于在向各外部连接端子分别输入有输入信号时从半导体装置的外部发射极端子得到的输出信号，能测量出各半导体芯片的电特性。
现有技术文献
专利文献
专利文献1：日本专利特开平4－354156号公报
发明内容
发明所要解决的技术问题
如上所述那样，各半导体芯片(IGBT、MOSFET)的集电极端子、漏极端子分别电连接有外部连接端子的情况下，为了组装成半导体装置，需要将与各半导体芯片的集电极端子、漏极端子分别电连接的各外部连接端子进行接线，从而设置外部集电极端子。然而，若将外部连接端子进行接线，则半导体装置周边的接线有可能变得复杂，存在难以实现半导体装置周边的接线小型化的问题。
本发明鉴于上述点而完成，其目的在于提供半导体装置及半导体装置的测量方法，该半导体装置容易与外部进行连接，且能分别测量各半导体芯片的特性。
用于解决问题的技术方案
根据本发明的一个观点，提供一种半导体装置，包括：配置于金属板上的第一半导体芯片和第二半导体芯片；与所述第一半导体芯片的主电极电连接的第一电极端子；以及与所述第二半导体芯片的主电极电连接的第二电极端子，所述第一电极端子具有第一接触部，所述第二电极端子具有第二接触部，所述第一接触部和所述第二接触部之间设置有间隙并靠近，从而构成从外部连接外部连接端子的连接区域。
此外，根据本发明的一个观点，提供一种半导体装置的测量方法，该半导体装置中，所述第一接触部和所述第二接触部之间设置有间隙并靠近，从而构成连接来自外部的外部连接端子的连接区域，所述第一连系部和所述第二连系部隔开一定间隔以上，所述第一连系部和所述第二连系部分别与试验电极相接触，在所述间隙之间夹持有绝缘体，从而对所述第一半导体芯片和所述第二半导体芯片的电特性进行测量。
发明效果
根据公开的技术，能容易地对半导体装置进行布线以作为单个装置进行动作，且能测量各半导体芯片的特性。
附图说明
图1是表示实施方式1中的半导体装置的图。
图2是表示实施方式1中的半导体装置的半导体芯片的电特性的测量的图。
图3是表示实施方式1中的半导体装置所构成的电路结构的图。
图4是表示参考例中的半导体装置的图。
图5是表示实施方式1(变形例1)中的半导体装置的电极端子的图。
图6是表示实施方式1(变形例2)中的半导体装置的电极端子的图。
图7是表示实施方式1(变形例2)中的半导体装置的半导体芯片的电特性的测量的图。
图8是表示实施方式1(变形例3)中的半导体装置的电极端子和半导体芯片的电特性的测量的图。
图9是表示实施方式2中的半导体装置的图。
图10是用于说明实施方式3中的半导体装置的图。
图11是表示实施方式3中的半导体装置所构成的电路结构的图。
图12是用于说明实施方式4中的半导体装置的图。
图13是用于说明实施方式4中的半导体装置所构成的电路结构的图。
具体实施方式
以下，参照附图，对实施方式进行说明。
[实施方式1]
首先，使用图1说明半导体装置。
图1是表示实施方式1中的半导体装置的图。
另外，图1的(A)是半导体装置100的俯视图、图1的(B)是图1的(A)的单点划线Y-Y处的剖视图。
半导体装置100中层叠有：铝绝缘基板111；配置于铝绝缘基板111上且包含绝缘板112a和金属板112b的层叠基板112；经由焊料114配置于金属板112b上的半导体芯片115、116，且半导体装置100收纳于壳体119中并且由密封树脂(省略图示)所密封。
另外，半导体芯片115、116例如包含二极管，在背面具有阴极电极，在正面具有阳极电极，背面侧的阴极电极与金属板112b电连接。
此外，在壳体119设有电极端子120(图中右侧)、第一电极端子130和第二电极140(分别在图中左侧)。另外，电极端子120、第一电极端子130和第二电极端子140分别由导电性构件来构成。
电极端子120具有外部连接部121、导通部123和布线连接部124。
外部连接部121从壳体119的侧面延伸出且形成有与外部连接端子通过螺钉进行连接的螺纹孔122。
导通部123与外部连接部121电连接，且内置于壳体119中。
布线连接部124与导通部123电连接，且配置于壳体119内。此外，布线连接部124经由接合线117与层叠基板112的金属板112b电连接。
此外，第一电极端子130还具有第一外部连接部131、第一导通部133和第一布线连接部134。
第一外部连接部131从壳体119的侧面延伸出，进一步具有第一接触部131a和第一连系部131b。
第一接触部131a例如形成为圆弧状，并与第一连系部131b相连接。
第一连系部131b与第一接触部131a、第一导通部133相连接。
第一导通部133与第一外部连接部131电连接，且内置于壳体119中。
第一布线连接部134与第一导通部133电连接，且配置于壳体119内。此外，第一布线连接部134经由接合线118与层叠基板112的金属板112b上的第一半导体芯片115的阳极电极电连接。
此外，第二电极端子140还具有第二外部连接部141、第二导通部143和第二布线连接部144。
第二外部连接部141从壳体119的侧面延伸出，进一步具有第二接触部141a和第二连系部141b。另外，第二外部连接部141与第一外部连接部131相平行地配置。
第二接触部141a例如形成为圆弧状，并与第二连系部141b相连接。
第二连系部141b与第二接触部141a、第二导通部143相连接。
第二导通部143与第二外部连接部141电连接，且内置于壳体119中。
第二布线连接部144与第二导通部143电连接，且配置于壳体119内。此外，第二布线连接部144经由接合线118与层叠基板112的金属板112b上的第二半导体芯片116的阳极电极电连接。
在这种第一电极端子130和第二电极端子140中，第一接触部131a和第二接触部141a之间设有间隙T1并靠近，从而构成外部连接端子从外部通过螺钉进行连接的螺纹孔132(连接区域)。
此外，第一连系部131b和第二连系部141b可隔开一定间隔T2以上。其原因如下：如下所述，将各试验电极与第一连系部131b及第二连系部141b接触，来测量第一半导体芯片115和第二半导体芯片116的电特性时，可使得第一连系部131b和第二连系部141b彼此之间不会造成电影响。
接着，对于这种具有第一电极端子130和第二电极端子140的半导体装置100的、第一半导体芯片115和第二半导体芯片116的电特性测量，利用图2进行说明。
图2是表示实施方式1中的半导体装置的半导体芯片的电特性的测量的图。
另外，在图2中，仅图示了半导体装置100的第一电极端子130和第二电极端子140的周边，其他结构与图1所示相同。此外，在图2的(A)示出了测量电特性的半导体装置100的外部连接部141的侧视图，图2的(B)示出了测量电特性的半导体装置100的外部连接部131、141的俯视图。
为了测量半导体装置100的第一半导体芯片115和第二半导体芯片116的电特性，首先，在第一电极端子130(第一外部连接部131)的第一接触部131a和第二电极端子140(第二外部连接部141)的第二接触部141之间的间隙，夹持具有绝缘性的隔离件301。由此，能将第一电极端子130和第二电极端子140电绝缘。
而且，第一电极端子130(第一外部连接部131)的第一连系部131b和第二电极端子140(第二外部连接部141)的第二连系部141b分别与试验电极302a、302b相接触，该试验电极302a、302b与输入有输入信号的输入装置(省略图示)相连接。输入装置从试验电极302a、302b中的某一个输入输入信号，或者，也可既从试验电极302a输入输入信号，也从试验电极302b输入输入信号。
此外，半导体装置100的电极端子120的外部连接部121与检测装置(省略图示)相连接。该检测装置经由电极端子120(外部连接部121)获取从第一半导体芯片115和第二半导体芯片116输出的输出信号，并检测电特性。
另外，通过这样测定第一半导体芯片115和第二半导体芯片116的电特性时，第一连系部131b和第二连系部141b间隔开一定间隔以上来进行配置，因此，与试验电极302a、302b接触的第一连系部131b和第二连系部141b不会彼此带来电影响。
接着，对于作为半导体装置100发挥功能时的电路结构、测量半导体装置100的第一半导体芯片115和第二半导体芯片116的电特性时的电路结构，利用图3进行说明。
图3是表示实施方式1中的半导体装置所构成的电路结构的图。
另外，图3的(A)示出了起到半导体装置100的作用时的电路结构、图3的(B)示出了测量半导体装置100的第一半导体芯片115和第二半导体芯片116的电特性时的电路结构。
半导体装置100与第一半导体芯片115、第二半导体芯片116并联连接，作为单个装置进行工作。在该情况下，通过螺钉将外部连接端子(输入)固定于由第一电极端子130(第一外部连接部131)的第一接触部131a和第二电极端子140(第二外部连接部141)的第二接触部141a所构成的螺纹孔132，从而使得第一接触部131a和第二接触部141a成为同电位。此外，同样地，通过螺钉将外部连接端子(输出)固定于电极端子120(外部连接部121)的螺纹孔122。
此时，从外部连接端子向第一电极端子130(第一外部连接部131)的第一接触部131a和第二电极端子140(第二外部连接部141)的第二接触部141a输入输入信号。于是，所输入的输入信号经由第一导通部133/第二导通部143、第一布线连接部134/第二布线连接部144、接合线118，输入至第一半导体芯片115和第二半导体芯片116各自的阳极电极。然后，来自第一半导体芯片115和第二半导体芯片116各自的阴极电极的输出信号经由金属板112b和接合线117，从电极端子120(外部连接部121)输出至外部(参照图3的(A))。
此外，测量半导体装置100的第一半导体芯片115和第二半导体芯片116的电特性时，如上所述，在第一电极端子130(第一外部连接部131)的第一接触部131a和第二电极端子140(第二外部连接部141)的第二接触部141之间的间隙，夹持隔离件301。而且，第一电极端子130(第一外部连接部131)的第一连系部131b和第二电极端子140(第二外部连接部141)的第二连系部141b分别与试验电极302a、302b相接触，该试验电极302与输入有输入信号的输入装置(省略图示)相连接。
在该状态下，例如，若从输入装置经由试验电极302b将输入信号输入至第一外部连接部131(第一连系部131b)，则输入信号经由第一电极端子130的第一导通部133、第二布线连接部134以及接合线118，输入至第一半导体芯片115的阳极电极。而且，从第一半导体芯片115的阴极电极输出的输出信号经由金属板112b、接合线117和电极端子120(外部连接部121)输出至检测装置。由此，能得到第一半导体芯片115的电特性(参照图3的(B))。
另一方面，若从输入装置经由试验电极302a将输入信号输入至第二外部连接部141(第二连系部141b)，则输入信号经由第二电极端子140的第二导通部143、第二布线连接部144以及接合线118，输入至第二半导体芯片116的阳极电极。而且，从第二半导体芯片116的阴极电极输出的输出信号经由金属板112b、接合线117和电极端子120(外部连接部121)输出至检测装置。由此，能得到第二半导体芯片116的电特性(参照图3的(B))。
此外，对作为半导体装置100的参考例的半导体装置，利用图4进行说明。
图4是表示参考例中的半导体装置的图。
另外，图4的(A)表示从1个电极端子向2个半导体芯片输入输入信号的情况，图4的(B)表示分别从2个电极端子向2个半导体芯片输入输入信号的情况。
如图4的(A)所示，半导体装置100a设置有电极端子120(图中左侧)以替代半导体装置100的第一电极端子130和第二电极端子140。另外，其他结构与半导体装置100形成相同结构。
在该情况下，从(图中左侧的)电极端子120(外部连接部121)输入的输入信号经由导通部123、布线连接部124和接合线118，输入至第一半导体芯片115和第二半导体芯片116各自的阳极电极。然后，来自第一半导体芯片115和第二半导体芯片116各自的阴极电极的输出信号经由金属板112b和接合线117，从(图中右侧的)电极端子120(外部连接部121)输出至外部。
然而，在这样的半导体装置100a中，从一处向并联连接的第一半导体芯片115和第二半导体芯片116输入输入信号，因此，无法测量第一半导体芯片115和第二半导体芯片116各自的电特性。
另一方面，如图4的(B)所示，半导体装置100b设置有电极端子150、160，以替代半导体装置100的第一电极端子130和第二电极端子140。另外，其他结构与半导体装置100形成相同结构。
在该情况下，能从电极端子150、160分别输入输入信号，因此，能得到第一半导体芯片115和第二半导体芯片116各自的电特性。
然而，在这种半导体装置100b中，虽然能得到第一半导体芯片115和第二半导体芯片116各自的电特性，但将第一半导体芯片115和第二半导体芯片116并联连接来作为单个装置来进行工作，需要将电极端子150、160进行连线。若向要将电极端子150、160进行连线，则需要为此进行布线，若该布线变得复杂，则难以实现半导体装置100b周边的布线的小型化。
因此，上述半导体装置100具有：层叠基板112，其具有绝缘板112a以及在绝缘板112a的正面形成的金属板112b；配置于金属板112b上的第一半导体芯片115和第二半导体芯片116；收纳层叠基板112、第一半导体芯片115和第二半导体芯片116的壳体119；具有从壳体119的侧面延伸出的第一接触部131a，且在壳体119内与第一半导体芯片115的主电极电连接的第一电极端子130；具有从侧面延伸出的第二接触部141a，且在壳体119内与第二半导体芯片116的主电极电连接的第二电极端子140。
而且，在这种半导体装置100中，在第一接触部131a和第二接触部141a之间设置有间隙并靠近，从而构成用于从外部连接外部连接端子的螺纹孔132(连接区域)。此外，在半导体装置100中，第一接触部131a经由从侧面延伸出的第一连系部131b来从侧面延伸出，此外，第二接触部141a经由从侧面延伸出的第二连系部141b从侧面延伸出，第一连系部131b和第二连系部141b隔开一定间隔以上。
由此，无需复杂的布线，就能在半导体装置100中包含并联连接的第一半导体芯片115和第二半导体芯片116，半导体装置100能作为单个装置来进行工作。此外，在半导体装置100中，能得到第一半导体芯片115和第二半导体芯片116各自的电特性。
另外，在半导体装置100中，可使用各种方式来代替第一外部连接部131和第二外部连接部141。
首先，对于作为这种方式的一个示例的变形例1，利用图5进行说明。
图5是表示实施方式1(变形例1)中的半导体装置的电极端子的图。
另外，在图5中，示出了半导体装置100适用第一外部连接部231和第二外部连接部241来替代第一电极端子130的第一外部连接部131和第二电极端子140的第二外部连接部141的情况。另外，在图5中，仅图示了第一外部连接部231和第二外部连接部241的周边，其他结构与图1所示相同。
第一外部连接部231从壳体119的侧面延伸出，由第一接触部231a和第一连系部231b构成。
此外，第二外部连接部241也从壳体119的侧面延伸出，与第一外部连接部231平行配置，且由第二接触部241a和第二连系部241b构成。
如上所述，这种第一接触部231a和第二接触部241a之间设置间隙T1并靠近，构成用于从外部通过螺钉来连接外部连接端子的螺纹孔232(连接区域)。
此外，第一连系部231b和第二连系部241b可隔开一定间隔T2以上。
另外，在第一外部连接部231和第二外部连接部241的情况下，也能通过使用图2所说明的方法来得到第一半导体芯片115和第二半导体芯片116各自的电特性。
因而，在使用这种第一外部连接部231和第二外部连接部241的情况下，也能得到与第一外部连接部131和第二外部连接部141相同的效果。
下面，利用图6对变形例2进行说明。
图6是表示实施方式1(变形例2)中的半导体装置的电极端子的图。
另外，在图6中，示出了半导体装置100适用第一外部连接部251和第二外部连接部261来替代第一电极端子130的第一外部连接部131和第二电极端子140的第二外部连接部141的情况。另外，在图6中，仅图示了第一外部连接部251和第二外部连接部261的周边，其他结构与图1所示相同。
此外，图6的(A)示出第一外部连接部251和第二外部连接部261的俯视图，图6的(B)示出第一外部连接部251和第二外部连接部261的侧视图。
第一外部连接部251从壳体119的侧面延伸出，由第一接触部251a和第一连系部251b构成。
第一接触部251a构成为环状。第一连系部251b与这种第一接触部251a相连接。
此外，第二外部连接部261也从壳体119的侧面延伸出，与第一外部连接部251平行配置，且由第二接触部261a和第二连系部261b构成。
第二接触部261a构成为环状。第二连系部261b与这种第二接触部261a相连接。
此外，在第一外部连接部251和第二外部连接部261中，第一接触部251a和第二接触部261a之间隔开间隙T3并重合，孔对准来构成螺纹孔252。此外，第一外部连接部251和第二外部连接部261中，第一连系部251b和第二连系部261b隔开一定间隔T2以上。
由此，第一外部连接部251和第二外部连接部261在螺纹孔252通过螺钉将外部连接端子进行固定。
因而，在使用这种第一外部连接部251和第二外部连接部261的情况下，也能得到与第一外部连接部131和第二外部连接部141相同的效果。
接着，对于这种第一外部连接部251和第二外部连接部261的电特性测量，利用图7进行说明。
图7是表示实施方式1(变形例2)中的半导体装置的半导体芯片的电特性的测量的图。
另外，在图7中，仅图示了第一外部连接部251和第二外部连接部261的周边，其他结构与图1所示相同。
此外，图7的(A)示出第一外部连接部251和第二外部连接部261的俯视图，图7的(B)示出第一外部连接部251和第二外部连接部261的侧视图。
为了测量半导体装置100的第一半导体芯片115和第二半导体芯片116的电特性，首先，在第一外部连接部251的第一接触部251a和第二外部连接部261的第二接触部261a之间的间隙，夹持绝缘性的隔离件301。由此，能将第一外部连接部251和第二外部连接部261电绝缘。
而且，第一外部连接部251的第一连系部251b和第二外部连接部261的第二连系部261b分别与试验电极302b、302a相接触，该试验电极302b、302a与输入有输入信号的输入装置(省略图示)相连接。输入装置可从试验电极302a、302b中的某一个输入进输入信号，或者，也可以既从试验电极302a输入进输入信号又从试验电极302b输入进输入信号。
通过这样与试验电极302a、302b相接触，与图2相同地，能得到第一半导体芯片115和第二半导体芯片116各自的电特性。
下面，利用图8对变形例3进行说明。
图8是表示实施方式1(变形例3)中的半导体装置的电极端子和半导体芯片的电特性的测量的图。
另外，在图8中，示出了半导体装置100适用第一外部连接部271和第二外部连接部281来替代第一电极端子130的第一外部连接部131和第二电极端子140的第二外部连接部141。另外，在图8中，仅图示了第一外部连接部271和第二外部连接部281的周边，其他结构与图1所示相同。
此外，图8的(A)示出第一外部连接部271和第二外部连接部281的俯视图。图8的(B)示出连接有外部连接端子的第一外部连接部271和第二外部连接部281的侧视图，图8的(C)示出连接有外部连接端子的第一外部连接部271和第二外部连接部281的俯视图。
第一外部连接部271从壳体119的侧面延伸出，由第一接触部271a和第一连系部271b构成。
第一接触部271a构成为平板状。第一连系部271b与这种第一接触部271a相连接。
此外，第二外部连接部281也从壳体119的侧面延伸出，与第一外部连接部271平行配置，且由第二接触部281a和第二连系部281b构成。
第二接触部281a构成为平板状。第二连系部281b与这种第二接触部281a相连接。
而且，对于第一外部连接部271和第二外部连接部281，第一接触部271a和第二接触部281a隔开间隙T1并靠近，第一接触部271a和第二接触部281a对齐来构成平板(连接区域)。此外，对于第一外部连接部271和第二外部连接部281，第一连系部271b和第二连系部281b隔开一定间隔T2以上。
对于这种第一外部连接部271和第二外部连接部281，利用图8的(B)、(C)所示的夹子式的外部连接端子310来夹持第一接触部271a和第二接触部281a。第一接触部271a和第二接触部281a通过这样与外部连接端子310电连接。
此外，在对于这种第一外部连接部271和第二外部连接部281测量电特性的情况下，如图2所说明的那样，首先，在第一外部连接部271的第一接触部271a与第二外部连接部281的第二接触部281a之间的间隙T1，夹持绝缘性的隔离件301。
而且，第一外部连接部271的第一连系部271b和第二外部连接部281的第二连系部281b分别与试验电极302a、302b相接触，该试验电极302a、302b与输入着输入信号的输入装置(省略图示)相连接。
通过该方法，能得到第一半导体芯片115和第二半导体芯片116各自的电特性。
[实施方式2]
利用图9，对实施方式2的半导体装置进行说明。
图9是表示实施方式2中的半导体装置的图。
另外，图9的(A)示出半导体装置400的俯视图，图9的(B)示出图9的(A)的单点划线Y-Y的剖视图，图9的(C)示出图9的(A)的箭头X方向观察到的侧视图。
半导体装置400中层叠有：铝绝缘基板111；配置于铝绝缘基板111上且包含绝缘板112a和金属板112b的层叠基板112；经由焊料114配置于金属板112b上的第一半导体芯片415和第二半导体芯片416，并且，该半导体装置400收纳于壳体119中且由密封树脂(省略图示)所密封。
另外，第一半导体芯片415例如包含IGBT，第二半导体芯片416例如包含MOSFET。在该情况下，第一半导体芯片415在背面具有集电极电极，在正面具有发射极电极和栅极电极，金属板112b与背面侧的集电极电极电连接。此外，第二半导体芯片416在背面具有漏极电极，在正面具有源极电极和栅极电极，金属板112b与背面侧的漏极电极电连接。
此外，在壳体119设有电极端子420(图9的(A)、(B)中右侧)、电极端子430、第一电极端子440、第二电极端子450(分别为图9的(A)、(B)中左侧)。另外，电极端子420、430、第一电极端子440和第二电极端子450分别由导电性构件来构成。
电极端子420(图9的(A)、(B)中右侧)具有外部连接部421、导通部423和布线连接部424。
外部连接部421从壳体119的侧面延伸出，具有接触部421a和连系部421b。
接触部421a在与从壳体119的侧面沿水平方向延伸出的连系部421b相垂直的方向上延伸，如下所述，嵌合于印刷基板460的接合孔(图示省略)来与印刷基板460电连接。
连系部421b从壳体119的侧面延伸出，接触部421a和导通部423电连接。
导通部423与外部连接部421电连接，且内置于壳体119。
布线连接部424与导通部423电连接，且配置于壳体119内。此外，布线连接部424经由接合线117与层叠基板112的金属板112b电连接。
此外，电极端子430(图9的(A)、(B)中左侧)具有外部连接部431、导通部433和布线连接部434。
外部连接部431从壳体119的侧面延伸出，具有接触部431a和连系部431b。
接触部431a在与从壳体119的侧面沿水平方向延伸出的连系部431b相垂直的方向上延伸，如下所述，嵌合于印刷基板460的接合孔462来与印刷基板460电连接。
连系部431b从壳体119的侧面延伸出，接触部431a和导通部433电连接。
导通部433与外部连接部431电连接，且内置于壳体119。
布线连接部434与导通部433电连接，且配置于壳体119。此外，布线连接部434经由接合线118与层叠基板112的金属板112b上的第一半导体芯片415、第二半导体芯片416各自的栅极电极电连接。
此外，第一电极端子440还具有第一外部连接部441、第一导通部443和第一布线连接部444。
第一外部连接部441从壳体119的侧面延伸出，进一步具有第一接触部441a和第一连系部441b。
第一接触部441a例如与第一连系部441b的端部相连接，沿垂直方向延伸出。
第一连系部441b如图9的(B)所示那样形成为L字形，第一接触部441a和导通部443电连接。
第一导通部443与第一外部连接部441电连接，且内置于壳体119。
第一布线连接部444与第一导通部443电连接，且配置于壳体119内。此外，第一布线连接部444经由接合线118与层叠基板112的金属板112b上的第一半导体芯片415的发射极电极电连接。
此外，第二电极端子450还具有第二外部连接部451、第二导通部453和第二布线连接部454。
第二外部连接部451从壳体119的侧面延伸出，进一步具有第二接触部451a和第二连系部451b。
第二接触部451a例如与第二连系部451b的端部相连接，沿垂直方向延伸出。
第二连系部451b如图9的(C)所示那样形成为L字形，第二接触部451a和第二导通部453电连接。
第二导通部453与外部连接部451电连接，且内置于壳体119。
第二布线连接部454与第二导通部453电连接，且配置于壳体119内。此外，第二布线连接部454经由接合线118与层叠基板112的金属板112b上的第二半导体芯片416的源极电极电连接。
在这种第一电极端子440和第二电极端子450中，第一接触部441a和第二接触部451a之间设置有间隙T1并靠近。此外，第一连系部441b和第二连系部451b可隔开一定间隔T2以上。
在这种半导体装置400中，印刷基板460被安装至电极端子420(图9的(A)、(B)中右侧)的外部连接部421的接触部421a、电极端子430(图9的(A)、(B)中左侧)的外部连接部431的接触部431a、第一电极端子440的第一外部连接部441的第一接触部441a、第二电极端子450的第二外部连接部451的第二接触部451a。
具体地，印刷基板460的接合孔(省略图示)接合有电极端子420的外部连接部421的接触部421a，电极端子420与印刷基板460电连接。此外，印刷基板460的接合孔462接合有电极端子430的外部连接部431的接触部431a，电极端子430与印刷基板460电连接。而且，印刷基板460的接合孔461接合有第一电极端子440的第一外部连接部441的第一接触部441a、第二电极端子450的第二外部连接部451的第二接触部451a，第一电极端子440和第二电极端子450与印刷基板460电连接。
因而，从电极端子420的外部连接部421输入的输入信号经由导通部423、布线连接部424、接合线117和金属板112b，分别输入至第一半导体芯片415的集电极电极、第二半导体芯片416的漏极电极。从电极端子430的外部连接部431分别输入的控制信号经由导通部433、布线连接部434和接合线118，输入至第一半导体芯片415和第二半导体芯片416的栅极电极。而且，从第一半导体芯片415的发射极电极输出的输出信号经由接合线118、第一布线连接部444和第一导通部443，从第一外部连接部441输出。从第二半导体芯片416的源极电极输出的输出信号经由接合线118、第二布线连接部454和第二导通部453，从第二外部连接部451输出。这样从第一外部连接部441和第二外部连接部451输出的输出信号被输出至印刷基板460。
此外，对这种半导体装置400的第一半导体芯片415和第二半导体芯片416的电特性进行测量时，与图2的说明相同地，首先，在第一接触部441a与第二接触部451a之间的间隙夹持绝缘性的隔离件。
而且，第一电极端子440(第一外部连接部441)的第一连系部441b和第二电极端子450(第二外部连接部451)的第二连系部451b分别与试验电极相接触，该试验电极与检测出输出信号的检测装置(省略图示)相连接。
此外，半导体装置400的电极端子420的外部连接部421与输入输入信号的输入装置(省略图示)相连接。
在该状态下，例如，从输入装置输入至电极端子420的外部连接部421(接触部421a)的输入信号使得导通部423、布线连接部424、接合线117和金属板112b导通。
此时，若仅向第一半导体芯片415的栅极电极输入控制信号，则输入信号被输入至第一半导体芯片415的集电极电极从而从第一半导体芯片415的发射极电极输出的输出信号经由接合线118、第一布线连接部444和第一导通部443从第一外部连接部441(第一接触部441a)输出。由此，能得到第一半导体芯片415的电特性。
此外，若仅向第二半导体芯片416的栅极电极输入控制信号，则输入信号输入至第二半导体芯片416的漏极电极从而从第二半导体芯片416的源极电极输出的输出信号经由接合线118、第二布线连接部454和第二导通部453从第二外部连接部451(第二接触部451a)输出。由此，能得到第二半导体芯片416的电特性。
由此，上述半导体装置400具有：层叠基板112，其具有绝缘板112a以及在绝缘板112a的正面形成的金属板112b；配置于金属板112b上的第一半导体芯片415和第二半导体芯片416；收纳层叠基板112、第一半导体芯片415和第二半导体芯片416的壳体119；具有从壳体119的侧面延伸出的第一接触部441a，且在壳体119内与第一半导体芯片415的主电极电连接的第一电极端子440；具有从侧面延伸出的第二接触部451a，且在壳体119内与第二半导体芯片416的主电极电连接的第二电极端子450。
而且，在这种半导体装置400中，在第一接触部441a和第二接触部451a之间设置有间隙并靠近，并从外部连接外部连接端子。此外，在半导体装置400中，第一接触部441a经由从侧面延伸出的第一连系部441b来从侧面延伸出，此外，第二接触部451a经由从侧面延伸出的第二连系部451b从侧面延伸出，第一连系部441b和第二连系部451b隔开一定间隔以上。
由此，使用半导体装置400的周边电路的布线不会变得复杂，能在半导体装置400中包含并联连接的第一半导体芯片415和第二半导体芯片416，使半导体装置400起到功率转换装置、开关装置等的作用。此外，在半导体装置400中，能得到第一半导体芯片415和第二半导体芯片416各自的电特性。
另外，在实施方式2中，能适用实施方式1(图1)的电极端子120来替代电极端子420、430，适用第一外部连接部131和第二外部连接部141来替代第一外部连接部441和第二外部连接部451。此外，在该情况下，可不同于第一外部连接部131和第二外部连接部141，来适用第一外部连接部251和第二外部连接部261(图6)、第一外部连接部271和第二外部连接部281(图8)。
此外，第一接触部441a、第一连系部441b的弯曲部和第二接触部451a、第二连系部451b的弯曲部可在安装印刷基板时用来对引线框的插入深度进行定位，且能进一步防止焊料的溢出。
[实施方式3]
利用图10和图11，对实施方式3的半导体装置进行说明。
图10是用于说明实施方式3中的半导体装置的图。
另外，图10的(A)是半导体装置500的俯视图、图10的(B)是图10的(A)的单点划线Y-Y处的剖视图。此外，在图10的(B)中省略了接合线的图示。
图11是表示实施方式3中的半导体装置所构成的电路结构的图。
另外，在图11的(A)示出半导体装置作为单个装置进行工作时的电路结构，图11的(B)示出测量包含于半导体装置的半导体芯片的电特性时的电路结构。
半导体装置500具有铝绝缘基板501、配置于铝绝缘基板501上的绝缘板502、配置于绝缘板502上的金属板503a、503b、503c、503d。此外，在半导体装置500中，在金属板503a的正面配置有半导体芯片511、512和513，在金属板503b的正面配置有半导体芯片514，在金属板503c的正面配置有半导体芯片515，在金属板503d的正面配置有半导体芯片516。这些各结构收纳于壳体505，由密封树脂(省略图示)所密封。
另外，半导体芯片511、512、513、514、515例如包含MOSFET和二极管。
此外，壳体505(图10的(A)左侧)设有电子元器件507、引线框508、将电子元器件507和引线框508电连接的电路布线506。另外，电子元器件507通过接合线与各半导体芯片511、512、513、514、515的栅电极电连接，向各半导体芯片511、512、513、514、515输入控制信号。电子元器件507例如为BSD(阴极负载二极管：Boot Strap Diode)、IC(集成电路：Integrated Circuit)等。
而且，在壳体505(图10的(A)右侧)，设置有从其内侧向外侧延伸出的引线框521、522、523、524、525a、525b、525c。如图10的(A)所示，各引线框521、522、523、524、525a、525b、525c通过接合线504与金属板503a、503b、503c、503d或半导体芯片511、512、513、514、515、516电连接。
尤其，引线框525a、525b的前端部设有间隙并靠近，另一端部侧隔开一定间隔以上。同样地，引线框525b和525c的前端部也设有间隙并靠近，另一端部侧隔开一定间隔以上。
引线框525a与半导体芯片514的源极电极电连接。引线框525b与半导体芯片515的源极电极电连接。引线框525c与半导体芯片516的源极电极电连接。
另外，引线框521与半导体芯片511、512、513的各漏极电极电连接。
引线框522与半导体芯片511的源极电极、半导体芯片514的漏极电极电连接。
引线框523与半导体芯片512的源极电极、半导体芯片515的漏极电极电连接。
引线框524与半导体芯片513的源极电极、半导体芯片516的漏极电极电连接。
具有这种结构的半导体装置500与实施方式1和实施方式2同样地，正极(P极)端子与引线框521相连接，负极(N1极、N2极、N3极)端子分别与引线框525a、525b、525c连接为同电位，由此实现了图11的(A)所示的电路结构。
另一方面，引线框525a、525b、525c的前端部相靠近的间隙，夹持有绝缘性的隔离件，在另一隔开一定间隔以上的部位，分别与检测装置所连接的试验电极相接触，由此实现例如图11的(B)所示的电路结构。由此，能得到串联连接的半导体芯片511、514、半导体芯片512、515、半导体芯片513、516各自的电特性。
另外，引线框508、521、522、523、524、525a、525b、525c可在期望的位置处弯曲，如实施方式2所示那样与引线基板电连接。
[实施方式4]
利用图12和图13，对实施方式4的半导体装置进行说明。
图12是用于说明实施方式4中的半导体装置的图。
图13是表示实施方式4中的半导体装置所构成的电路结构的图。
另外，在图13的(A)示出半导体装置作为单个装置进行工作时的电路结构，图13的(B)示出测量包含于半导体装置的半导体芯片的电特性时的电路结构。
半导体装置500a与实施方式3的半导体装置500同样地，具有铝绝缘基板501、配置于铝绝缘基板501上的绝缘板502、配置于绝缘板502上的金属板503a、503b、503c、503d。此外，在半导体装置500a中，在金属板503a的正面配置有半导体芯片511、512和513，在金属板503b的正面配置有半导体芯片514，在金属板503c的正面配置有半导体芯片515，在金属板503d的正面配置有半导体芯片516。这些各结构收纳于壳体505，由密封树脂(省略图示)所密封。
另外，半导体芯片511、512、513、514、515例如包含MOSFET和二极管。
此外，壳体505(图12左侧)设有电子元器件507、引线框508、将电子元器件507和引线框508电连接的电路布线506。另外，电子元器件507通过接合线与各半导体芯片511、512、513、514、515的栅电极电连接，向各半导体芯片511、512、513、514、515输入控制信号。电子元器件507例如为BSD、IC等。
然而，实施方式4的半导体装置500a中，在壳体505(图12右侧)设有从其内侧朝外侧延伸出的引线框521、522a、522b、523a、523b、524a、524b、525。如图12所示，各引线框521、522a、522b、523a、523b、524a、524b、525通过接合线504与金属板503a、503b、503c、503d或半导体芯片511、512、513、514、515、516电连接。
尤其，引线框522a和522b的前端部设有间隙并靠近，另一端部侧隔开一定间隔以上。此外，引线框522a与半导体芯片511的源极电极电连接，引线框522b与半导体芯片514的漏极电极电连接。
此外，引线框523a和523b的前端部设有间隙并靠近，另一端部侧隔开一定间隔以上。此外，引线框523a与半导体芯片512的源极电极电连接，引线框523b与半导体芯片515的漏极电极电连接。
此外，引线框524a和524b的前端部设有间隙并靠近，另一端部侧隔开一定间隔以上。此外，引线框524a与半导体芯片513的源极电极电连接，引线框524b与半导体芯片516的漏极电极电连接。
另外，引线框521与半导体芯片511、512、513的各漏极电极电连接。另外，引线框525与半导体芯片514、515、516的各源极电极电连接。
由此，在半导体装置500a中实现了图13的(B)所示的电路结构。
而且，在这种半导体装置500a中，用作为单个装置的情况下，分别将引线框522a、522b、引线框523a、523b、引线框524a、524b合并为一个使其成为同电位。由此，实现图13的(A)所示的电路结构。
另一方面，例如，在图13的(B)所示的情况下，引线框521与正极(P极)端子相连接，引线框525与负极(N极)端子(检测装置)相连接。而且，在引线框522a、522b的前端部侧相靠近的间隙，夹持有绝缘性的隔离件。此外，检测装置所连接的试验电极接触于与引线框522a隔开一定间隔以上的部位，输入装置所连接的试验电极接触于与引线框522b隔开一定间隔以上的部位。由此，与实施方式1同样地，能检测出半导体芯片511、514的电特性。此外，引线框523a、523b、524a、524b也同样地与试验电极相接触，从而能检测出半导体芯片512、513、515、516的电特性。
另外，与实施方式3同样地，引线框580、521、522a、522b、523a、523b、524a、524b、525可在期望位置处弯曲，与印刷基板电连接。
此外，在本发明的实施方式中，引线框配置于壳体，但也可不使用壳体，而采用直接通过密封树脂来密封引线框的实施方式。
标号说明
100 半导体装置
111 铝绝缘基板
112 层叠基板
112a 绝缘板
112b 金属板
114 焊料
115 第一半导体芯片
116 第二半导体芯片
117，118 接合线
119 壳体
120 电极端子
121 外部连接部
122 螺纹孔
123 导通部
124 布线连接部
130 第一电极端子
131 第一外部连接部
131a 第一接触部
131b 第一连系部
132 螺纹孔
133 第一导通部
134 第一布线连接部
140 第二电极端子
141 第二外部连接部
141a 第二接触部
141b 第二连系部
143 第二导通部
144 第二布线连接部

Claims (7)

1.一种半导体装置，包括：
配置于金属板上的第一半导体芯片和第二半导体芯片；
一端部与所述第一半导体芯片的第一主电极电连接的第一电极端子；以及
一端部与所述第二半导体芯片的第二主电极电连接的第二电极端子，
所述第一电极端子的另一端部具有第一接触部，
所述第二电极端子的另一端部具有第二接触部，
所述第一接触部和所述第二接触部之间设置有间隙，第一输入信号通过所述第一接触部输入至所述第一主电极，第二输入信号通过所述第二接触部输入至所述第二主电极，或者第一输出信号从所述第一主电极输出至所述第一接触部，第二输出信号从所述第二主电极输出至所述第二接触部，
所述第一接触部和所述第二接触部靠近配置以构成从外部连接外部连接端子的连接区域，
从而当所述外部连接端子连接至所述连接区域时，在所述第一主电极和所述第二主电极，通过所述连接区域输入有相同输入信号，或者通过所述第一接触部和所述第二接触部分别输出有所述第一输出信号和所述第二输出信号。
2.如权利要求1所述的半导体装置，其特征在于，
层叠基板包括所述金属板、在正面形成有所述金属板的绝缘板，
所述层叠基板、所述第一半导体芯片和所述第二半导体芯片收纳于进行收纳的壳体，
所述第一接触部和所述第二接触部从所述壳体的侧面延伸出，
所述第一电极端子的一端部在所述壳体内与所述第一半导体芯片的所述第一主电极电连接，
所述第二电极端子的一端部在所述壳体内与所述第二半导体芯片的所述第二主电极电连接。
3.如权利要求2所述的半导体装置，其特征在于，
所述第一接触部经由从所述侧面延伸出的第一连系部从所述侧面延伸出，
所述第二接触部经由从所述侧面延伸出的第二连系部从所述侧面延伸出，
所述第一连系部和所述第二连系部隔开一定间隔以上。
4.如权利要求1所述的半导体装置，其特征在于，
所述第一接触部和所述第二接触部作为所述连接区域构成螺钉孔。
5.如权利要求3所述的半导体装置，其特征在于，
所述第一接触部形成有第一开口孔，
所述第二接触部形成有第二开口孔，
所述第一接触部的所述第一开口孔和所述第二接触部的所述第二开口孔重合以作为所述连接区域构成螺钉孔。
6.如权利要求1所述的半导体装置，其特征在于，
所述第一半导体芯片和所述第二半导体芯片并联地电连接。
7.一种半导体装置的测量方法，所述半导体装置包括：
具有绝缘板、形成于所述绝缘板的正面的金属板的层叠基板；
配置于所述金属板上的第一半导体芯片和第二半导体芯片；
收纳所述层叠基板、所述第一半导体芯片和所述第二半导体芯片的壳体；
第一电极端子，在该第一电极端子的另一端部具有经由从所述壳体的侧面延伸出的第一连系部从所述侧面延伸出的第一接触部，且该第一电极端子的一端部在所述壳体内与所述第一半导体芯片的第一主电极电连接；以及
第二电极端子，在该第二电极端子的另一端部具有经由从所述侧面延伸出的第二连系部从所述侧面延伸出的第二接触部，且该第二电极端子的一端部在所述壳体内与所述第二半导体芯片的第二主电极电连接，
所述第一接触部和所述第二接触部之间设有间隙，从而第一输入信号通过第一接触部输入至第一半导体芯片，第二输入信号通过第二接触部输入至第二半导体芯片，或者第一输出信号从所述第一主电极输出至所述第一接触部，第二输出信号从所述第二主电极输出至所述第二接触部，
所述第一接触部和所述第二接触部靠近配置以构成连接来自外部的外部连接端子的连接区域，从而当所述外部连接端子连接至所述连接区域时，在所述第一主电极和所述第二主电极，通过所述连接区域输入有相同输入信号，或者通过所述第一接触部和所述第二接触部分别输出有所述第一输出信号和所述第二输出信号,
所述第一连系部和所述第二连系部隔开一定间隔以上，在所述半导体装置中，
所述第一连系部和所述第二连系部分别与试验电极相接触，
在所述间隙之间夹持有绝缘体，
从而对所述第一半导体芯片和所述第二半导体芯片的电特性进行测量。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113491059A (zh) * 2019-03-01 2021-10-08 三菱电机株式会社 半导体装置及半导体装置的诊断方法
EP4075484A1 (en) * 2021-04-12 2022-10-19 Hitachi Energy Switzerland AG Power semiconductor module comprising molded body and method for producing a power semiconductor module

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244144A (ja) * 2004-01-27 2005-09-08 Kyocera Corp 太陽電池モジュールおよびそれを用いた太陽光発電装置
CN101188214A (zh) * 2006-11-24 2008-05-28 三菱电机株式会社 半导体装置
CN104170087A (zh) * 2012-06-13 2014-11-26 富士电机株式会社 半导体装置
CN104285294A (zh) * 2012-05-22 2015-01-14 松下知识产权经营株式会社 半导体装置及该半导体装置的制造方法
CN104584213A (zh) * 2012-08-24 2015-04-29 三菱电机株式会社 半导体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04354156A (ja) 1991-05-31 1992-12-08 Fuji Electric Co Ltd 半導体スイッチング装置
EP0584775B1 (en) * 1992-08-25 1997-12-17 Canon Kabushiki Kaisha Production method of laminated piezoelectric device and polarization method thereof and vibration wave driven motor
JP3237307B2 (ja) 1993-06-03 2001-12-10 株式会社豊田自動織機 半導体装置
EP0777299A3 (en) * 1995-12-01 1998-06-03 Sumitomo Wiring Systems, Ltd. Mounting structure of terminal fitting
US6046501A (en) * 1996-10-02 2000-04-04 Matsushita Electric Industrial Co., Ltd. RF-driven semiconductor device
JP3520804B2 (ja) 1999-04-23 2004-04-19 株式会社デンソー 半導体装置の試験方法
JP4232301B2 (ja) * 1999-12-14 2009-03-04 ソニー株式会社 リードフレームの製造方法、及び、半導体装置の製造方法
JP2002017080A (ja) 2000-06-30 2002-01-18 Toshiba Corp 電力用半導体装置
JP4387076B2 (ja) * 2001-10-18 2009-12-16 株式会社ルネサステクノロジ 半導体装置
JP3931153B2 (ja) * 2003-04-24 2007-06-13 松下電器産業株式会社 半導体装置
JP3975181B2 (ja) 2003-06-11 2007-09-12 三菱電機株式会社 電力用半導体装置
JP4004460B2 (ja) 2003-12-16 2007-11-07 三菱電機株式会社 半導体装置
JP2009206429A (ja) * 2008-02-29 2009-09-10 Toshiba Corp 記憶媒体
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5271861B2 (ja) * 2009-10-07 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8366499B2 (en) * 2011-05-24 2013-02-05 Tyco Electronics Corporation Ground terminal assembly for a vehicle
US8471343B2 (en) * 2011-08-24 2013-06-25 International Bussiness Machines Corporation Parasitic capacitance reduction in MOSFET by airgap ild
US9263435B2 (en) * 2011-09-30 2016-02-16 Renesas Electronics Corporation Switching element with a series-connected junction FET (JFET) and MOSFET achieving both improved withstand voltage and reduced on-resistance
JP2013168400A (ja) * 2012-02-14 2013-08-29 Tokyo Electron Ltd 半導体デバイス検査装置用配線基板及びその製造方法
CN103779272B (zh) * 2013-01-11 2017-06-20 北京纳米能源与系统研究所 晶体管阵列及其制备方法
JP2015130268A (ja) * 2014-01-07 2015-07-16 トヨタ自動車株式会社 端子接続構造、半導体装置
TWI501363B (zh) * 2014-01-10 2015-09-21 Sfi Electronics Technology Inc 一種小型化表面黏著型二極體封裝元件及其製法
CN107078161A (zh) * 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244144A (ja) * 2004-01-27 2005-09-08 Kyocera Corp 太陽電池モジュールおよびそれを用いた太陽光発電装置
CN101188214A (zh) * 2006-11-24 2008-05-28 三菱电机株式会社 半导体装置
CN104285294A (zh) * 2012-05-22 2015-01-14 松下知识产权经营株式会社 半导体装置及该半导体装置的制造方法
CN104170087A (zh) * 2012-06-13 2014-11-26 富士电机株式会社 半导体装置
CN104584213A (zh) * 2012-08-24 2015-04-29 三菱电机株式会社 半导体装置

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