CN105594172A - 以最小phy改变及无协议改变而增强mipi d-phy链路速率的方法 - Google Patents

以最小phy改变及无协议改变而增强mipi d-phy链路速率的方法 Download PDF

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Abstract

本发明描述促进尤其在电子设备内的两个装置之间的数据发射的系统、方法及设备。可检测数据通信链路的数据通道上运载或所述数据通信链路的定时通道上运载的信号的第一转变，且可基于所述第一转变在接收器时钟信号上产生边缘。可使用所述接收器时钟信号从所述数据通道捕获数据。所述定时通道可运载时钟信号、选通信号，或提供定时信息的另一信号。当在连续数据周期之间的边界处在多个数据通道中的任一者上未发生状态转变时，所述选通信号可在发信状态之间转变。

Description

以最小PHY改变及无协议改变而增强MIPI D-PHY链路速率的方法
相关申请案的交叉参考
本申请案主张2013年10月3日申请的美国临时专利申请案第61/886,556号及2014年9月19日申请的美国非临时专利申请案第14/491,884号的优先权及权利，所述两个专利申请案的全部内容以引用的方式并入本文中。
技术领域
本发明大体上涉及高速数据通信接口，且更特定地说，涉及多通道差分数据通信链路中的时钟及数据恢复。
背景技术
诸如蜂窝电话的移动装置的制造商可从包含不同制造商的各种源获得移动装置的组件。举例来说，可从第一制造商获得蜂窝电话中的应用程序处理器，而可从第二制造商获得蜂窝电话的显示器。可使用基于标准的物理接口或专有物理接口来互连应用程序处理器以及显示器及/或其它装置，所述接口可包含多个数据及时钟通道。对改进的数据速率的需求不断地增加，且可需要增加用以经由通信链路发射及接收数据的时钟频率。然而，时钟信号的信号转变次数及发射可限制通信链路的最大数据速率。
因此，需要改进的时钟产生以及数据取样及捕获技术以实现多信号通信链路上的较高数据传送速率。
发明内容
本文中所揭示的实施例提供用于从在多通道数据通信链路上发射的信号提取数据及时钟的系统、方法及设备。本发明的某些方面涉及高速数据通信链路中的时钟管理。
在本发明的一方面中，一种数据通信方法包含：检测数据通信链路的数据通道上运载或所述数据通信链路的定时通道上运载的信号的第一转变；基于所述第一转变在接收器时钟信号上产生边缘；及使用所述接收器时钟信号来捕获从所述数据通道接收的数据。可在第一数据周期与第二数据周期之间的边界处发生所述转变。所述定时通道可运载时钟信号、选通信号，或提供定时信息的另一信号。
在一个方面中，所述定时通道运载双数据速率时钟信号。所述双数据速率时钟信号的转变可与从所述数据通道接收的所述数据的转变对准。
在一个方面中，所述定时通道可运载选通信号，当在所述第一数据周期与所述第二数据周期之间在所述数据通道的发信状态中未发生转变时，所述选通信号在发信状态之间转变。当在所述第一数据周期与所述第二数据周期之间在多个数据通道的所述发信状态中未发生状态转变时，所述选通信号可在发信状态之间转变。
在一个方面中，比较表示包含所述定时通道及所述数据通道的多个通道在所述第一数据周期期间的所述发信状态的第一符号与表示所述多个通道在所述第二数据周期期间的所述发信状态的第二符号。
在一个方面中，可使用所述接收器时钟信号来串并转换从一或多个数据通道接收的数据。当在已产生所述边缘之后发生关于所述第一数据周期与所述第二数据周期之间的所述边界而发生的一或多个额外转变时，所述接收器时钟信号可不受到所述一或多个额外转变影响。举例来说，可忽略所述额外转变，使得在数据周期之间的每一边界处在所述接收器时钟信号上提供单一边缘。
在一个方面中，在所述第二数据周期之前发生所述第一数据周期。所述边缘可用以捕获在所述第一数据周期中发射的数据的经延迟版本。
在一个方面中，通过监视多个数据通道及所述定时通道来检测所述第一转变。所述第一转变可为所述多个数据通道上或所述定时通道上发射的信号的首先发生的转变。
在本发明的一方面中，一种设备包含：用于检测数据通信链路的数据通道及所述数据通信链路的定时通道中的一者的第一转变的装置；用于基于所述第一转变而产生接收器时钟信号的边缘的装置；及用于使用所述接收器时钟信号来解码从所述数据通道接收的数据的装置。可在第一数据周期与第二数据周期之间的边界处发生所述转变。
在本发明的一方面中，一种设备包含处理电路，所述处理电路经配置以进行以下操作：检测数据通信链路的数据通道及所述数据通信链路的定时通道中的一者的第一转变；基于所述第一转变在接收器时钟信号上产生边缘；及使用所述接收器时钟信号来捕获从所述数据通道接收的数据。可在第一数据周期与第二数据周期之间的边界处发生所述转变。
在本发明的一方面中，一种处理器可读存储媒体维持或存储可由至少一个处理电路执行的一或多个指令。所述指令可致使所述至少一个处理电路进行以下操作：检测数据通信链路的数据通道及所述数据通信链路的定时通道中的一者的第一转变；基于所述第一转变在接收器时钟信号上产生边缘；及使用所述接收器时钟信号来捕获从所述数据通道接收的数据。可在第一数据周期与第二数据周期之间的边界处发生所述转变。
附图说明
图1描绘使用IC装置之间的数据链路的设备，所述数据链路根据多个可用标准中的一者而选择性地操作。
图2说明使用IC装置之间的数据链路的设备的系统架构，所述数据链路可根据本文中所揭示的某些方面而适配。
图3说明用于以差分方式编码的通信链路的时钟及数据发射方案。
图4说明根据本文中所揭示的某些方面而适配的数据通信接口的信号定时。
图5说明与根据本文中所揭示的某些方面的数据通信接口的数据通道上的数据发射相关联的定时的某些方面。
图6为描绘时钟及数据恢复电路的一个实例的框图，所述时钟及数据恢复电路说明从多线接口的时钟及数据恢复的某些方面。
图7为说明图6中所说明的时钟及数据恢复电路在典型操作条件下的操作的定时图。
图8说明使用根据本文中所揭示的某些方面而适配的时钟及数据恢复电路的通信链路的第一实例。
图9说明与图8中所说明的通信链路相关联的某些信号的定时。
图10说明使用根据本文中所揭示的某些方面而适配的时钟及数据恢复电路的通信链路的第二实例。
图11说明与图10中所说明的通信链路相关联的某些信号的定时。
图12说明使用处理电路的设备的硬件实施方案的简化实例，所述处理电路可经适配或配置以执行本文中所揭示的一或多个功能。
图13为可增强多通道差分通信链路上的数据速率的方法的流程图。
图14为说明设备的硬件实施方案的实例的图解，所述设备经适配或配置以执行本文中所揭示的一或多个功能。
具体实施方式
现在参看诸图来描述各种方面。在以下描述中，出于解释的目的，阐述众多特定细节以便提供对一或多个方面的透彻理解。然而，可显而易见的是，可在无这些特定细节的情况下实践此类方面。
如在本申请案中所使用，术语“组件”、“模块”、“系统”及其类似者意欲包含计算机相关实体，诸如但不限于硬件、固件、硬件与软件的组合、软件或执行中的软件。举例来说，组件可为但不限于在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序及/或计算机。作为说明，在计算装置上运行的应用程序与计算装置两者可为组件。一或多个组件可驻留于进程及/或执行线程内，且组件可本地化于一个计算装置上及/或分布于两个或两个以上计算装置之间。此外，这些组件可从其上存储有各种数据结构的各种计算机可读媒体执行。所述组件可诸如根据具有一或多个数据包的信号通过本地进程及/或远程进程进行通信，所述数据包是诸如来自与本地系统、分布式系统中的另一组件及/或通过信号而跨越诸如因特网的网络与其它系统交互的组件的数据。
此外，术语“或”意欲意指包含性“或”而非独占式“或”。即，除非另有指定或从上下文清楚可见，否则短语“X使用A或B”意欲意指自然包含性排列中的任一者。即，短语“X使用A或B”由以下例项中的任一者满足：X使用A；X使用B；或X使用A及B两者。此外，除非另有指定或从上下文清楚看出涉及单数形式，否则如在本申请案及所附权利要求书中使用的词“一”应通常被认作意指“一或多个”。
本发明的某些方面可适用于在电子组件之间部署的通信链路，所述组件包含诸如电话、移动计算装置、电器、嵌入于或部署于汽车及航空电子系统内的装置等等的装置的子组件。图1描绘使用IC装置之间的数据链路的设备100的实例，其中数据链路可根据多个可用标准中的一者而选择性地操作。设备100可包含无线通信装置，所述无线通信装置与无线电存取网络(RAN)、核心存取网络、因特网及/或另一网络无线地通信。设备100可包含以可操作方式耦合到处理电路102的通信收发器106。处理电路102可包含一或多个IC装置，诸如专用IC(ASIC)108。ASIC108可包含一或多个处理装置、定序器、状态机、逻辑电路等等。处理电路102可包含及/或耦合到处理器可读存储装置，诸如可维持可由处理电路102执行的指令及数据的存储器装置112。处理电路102可由操作系统及应用程序编程接口(API)110层中的一或多者控制，所述API层支持及实现驻留于存储器装置112中的软件模块的执行。存储器装置112可包含只读存储器(ROM)及/或随机存取存储器(RAM)、电可擦除可编程只读存储器(EEPROM)、闪存存储器装置，或可用于处理系统及计算平台中的任何存储器装置。处理电路102可包含及/或存取本地数据库114，所述本地数据库可维持操作参数及用以配置并操作设备100的其它信息。可使用以下各者中的一或多者来实施本地数据库114：数据库模块或服务器、闪存存储器、磁性媒体、EEPROM、光学媒体、磁带、软性磁盘或硬盘，或其类似者。处理电路还可以可操作方式耦合到诸如天线122的外部装置、显示器124、操作者控制件(诸如按钮128及小键盘126)外加其它组件。
图2为说明设备200的某些方面的示意性框图，所述设备是诸如无线移动装置、移动电话、移动计算系统、无线电话、笔记本计算机、平板计算装置、媒体播放器、可佩戴式计算装置、游戏装置或其类似者。设备200可包含经由通信链路220交换数据及控制信息的多个IC装置202及230。通信链路220可用以互连可定位成彼此紧密接近或物理地位于设备200的不同部分内的IC装置202及222。在一个实例中，通信链路220可提供于运载IC装置202及230的芯片载体、衬底或电路板上。在另一实例中，第一IC装置202可位于翻盖电话的小键盘区段中，而第二IC装置230可位于翻盖电话的显示器区段中。在另一实例中，通信链路220的一部分可包含缆线或光学连接。
通信链路220可包含多个信道222、224及226。一或多个信道226可为双向的，且可以半双工及/或全双工模式而操作。一或多个信道222及224可为单向的。通信链路220可为不对称的，从而在一个方向上提供较高带宽。在本文中所描述的一个实例中，第一通信信道222可被称作前向链路222，而第二通信信道224可被称作反向链路224。即使两个IC装置202及230经配置以在通信链路222上进行发射及接收，仍可将第一IC装置202指定为主机系统或发射器，而可将第二IC装置230指定为客户端系统或接收器。在一个实例中，在将数据从第一IC装置202传达到第二IC装置230时，前向链路222可以较高数据速率而操作，而在将数据从第二IC装置230传达到第一IC装置202时，反向链路224可以较低数据速率而操作。
IC装置202及230可各自包含处理器或其它处理及/或计算电路或装置206、236。在一个实例中，第一IC装置202可执行设备200的核心功能，包含经由无线收发器204及天线214维持无线通信，而第二IC装置230可支持用户接口，管理或操作显示控制器232，及/或使用相机控制器234来控制相机或视频输入装置的操作。由IC装置202及230中的一或多者所支持的其它特征可包含键盘、语音辨识组件及其它输入或输出装置。显示控制器232可包含支持诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等等的显示器的电路及软件驱动器。存储媒体208及238可包含暂时性及/或非暂时性存储装置，所述存储装置经适配以维持由相应处理器206及236及/或IC装置202及230的其它组件使用的指令及数据。每一处理器206、236与其对应存储媒体208及238以及其它模块及电路之间的通信可分别由一或多个总线212及242促进。
反向链路224可以与前向链路222相同的方式而操作，且前向链路222及反向链路224可能够以相当速度或以不同速度而发射，其中速度可被表达为数据传送速率及/或时钟输入速率。取决于应用，前向数据速率及反向数据速率可基本上相同，或数量级可不同。在一些应用中，双向链路226可支持第一IC装置202与第二IC装置230之间的通信。当(例如)前向链路222及反向链路224共享相同物理连接且以半双工方式而操作时，前向链路222及/或反向链路224可经配置而以双向模式而操作。
图2的通信链路220可被实施为包含多个信号通道的有线总线，所述信号通道可经配置以在高速数字接口中运载经编码数据。物理层驱动器210及240可经配置或适配以产生经编码数据以供在通信链路220上发射。编码方案可根据产业标准进行选择，且提供高速数据传送及最少功率消耗。
在一个实例中，前向链路222及反向链路224可经配置或适配以在无帧缓冲器的情况下支持宽幅视频图形阵列(WVGA)80个帧/秒的LCD驱动器IC，从而以810Mbps递送像素数据以供显示器刷新。
在另一实例中，前向链路222及反向链路224可经配置或适配以通过诸如双数据速率(DDR)同步动态随机存取存储器(SDRAM)的动态随机存取存储器(DRAM)实现其间的通信。编码装置可经配置或适配以每时钟转变编码多个数据位，且多组导线可用以发射及接收来自SDRAM的数据，所述数据包含控制信号、地址信号等等。编码装置可提供于物理层驱动器210及/或240中，或IC装置202及230的其它组件中。
前向链路222及反向链路224可遵照专用产业标准或与专用产业标准兼容。在一个实例中，移动产业处理器接口联盟(MIPI)标准定义包含应用程序处理器IC装置202与IC装置230之间的同步接口规范的物理层接口(D-PHY或M-PHY)，其支持移动通信装置中的相机或显示器。D-PHY规范管控移动装置的遵照MIPI规范的产品的操作特性。D-PHY接口可使用在移动通信装置内的组件202与230之间进行互连的灵活低成本高速串行接口来支持数据传送。这些接口可包含互补金氧半导体(CMOS)并行总线，从而在缓慢边缘的情况下提供相对较低的位速率以避免电磁干扰(EMI)问题。
在一个实例中，MIPID-PHY可使用高速时钟通道及一或多个数据通道来支持高速差分发信，其中每一通道被运载于一对以差分方式驱动的导线上。MIPID-PHY最大链路速率的范围可为每通道1.0千兆位/秒(Gbps)到每通道1.5Gbps。然而，增加的数据速率对于某些应用(包含使用大像素图像传感器与高帧速率的相机应用)可为需要的。某些M-PHY下一代接口指定较高链路带宽，以便满足对增加的数据速率的需求。
本发明的某些方面适用于经实施以遵照MIPID-PHY标准或与MIPID-PHY标准兼容的通信链路且适用于扩展这些标准的能力的通信链路，包含经开发以桥接D-PHY及M-PHY标准定义的数据通信链路的能力间隙以便满足对带宽、吞吐量等等的改变需求的链路。举例来说，最大链路数据速率可经由改进的时钟管理而增加。
图3为说明可根据MIPID-PHY规范而操作的数据通信接口300的实例的图解，且图4说明用于此类数据通信接口300的信号定时的某些方面。在所述实例中，串行器(SER)304将数据字、字节或其它大小的数据元素转换成提供到发射电路310中的多个差分线路驱动器308中的每一者的信号中的串行数据流。差分线路驱动器308中的每一者经配置或适配以经由一或多个数据通道324在差分信号中发射数据。在所描绘实例中，至少两个数据通道324a及324b实施于数据通信接口300中。在接收电路312处，差分接收器330经配置或适配以从数据通道324接收差分信号且将所接收的串行数据流提供到串并转换器(DES)314。DES314可接着将串行数据流转换成字、字节或其它大小的数据元素。
数据通道324a及324b可经操作而以由发射时钟信号320的频率确定的速率传达数据。发射时钟信号320可为单数据速率(SDR)时钟信号，借此，数据在发射时钟信号320的下降缘406或上升缘408上发射。发射时钟信号320可由发射(Tx)时钟定时电路306产生，所述电路还可产生时钟信号322以供在时钟通道326上发射。在一个实例中，时钟信号322可为具有周期416的双数据速率(DDR)时钟，所述周期为由SER304使用的SDR发射时钟信号320的周期404的持续时间的两倍。DDRTx时钟信号322可根据由SER304使用的SDR发射时钟信号320而导出，及/或与所述SDR发射时钟信号320同步。在接收电路312处，可使用从时钟通道326恢复的DDR接收时钟(Rx时钟)信号328的下降缘410及上升缘412两者对数据进行取样。在一些情况下，DDRTx时钟信号322可相对于SDR发射时钟信号320而相移，以便提供在数据通道324上的信号已稳定时发生的取样边缘410、412。在一个实例中，相移可为90度。在另一实例中，相移可为45度。其它相移可用于其它实例中，且经选择以供使用的相移可由与所使用的通信接口的类型、发射速率等等相关联的因素确定。
较低频率DDRTx时钟322在时钟通道326上的使用可导致数据通信接口300的较低功率消耗。此外，当DDRTx时钟信号322在时钟通道326上发射时，从数据通道324接收的数据及/或从时钟通道326恢复的Rx时钟信号328可较不易受错误、相移及/或抖动影响。
从时钟通道326恢复的接收(Rx)时钟信号328可提供可由接收电路312的DES314使用以从数据通道324捕获数据的参考边缘410、412。如图4中所说明，Rx时钟信号328的每一下降缘410及上升缘412可用于对在数据通道324上接收的信号402进行取样。可提供差分接收器318以从时钟通道326接收Rx时钟信号328。在一个实例中，差分接收器318将Rx时钟信号328直接提供到DES314。在另一实例中，可在将Rx时钟信号328提供到DES314之前将其延迟。举例来说，Rx时钟信号328可被相位延迟，以在从数据通道324接收的信号的转变之间提供数据取样边缘。DES326可使用Rx时钟信号328的非反相及反相版本以便在Rx时钟信号328的每一转变时或之后捕获数据。Rx时钟信号328可用以使DES314与SER304同步。
最大链路速率可受到与时钟通道326相关联或在数据通道324上的偏斜、抖动及/或转变(上升或下降)时间限制。为了以可靠方式从数据通道324捕获数据，DDRTx时钟信号322及/或Rx时钟信号328可被相移。在一个实例中，相移可致使Rx时钟信号328中的边缘410、412在每一数据发射周期414的中间处或中间附近发生。在另一实例中，相移可致使Rx时钟信号328中的边缘410、412被延迟预定义时间周期，所述预定义时间周期可对应于指定转变时间周期及/或边缘410、412之后的指定设置时间。在另一实例中，相移可致使Rx时钟信号328中的边缘410、412在每一数据发射周期414的结束附近发生。
根据本文中所揭示的某些方面，DDRTx时钟信号322可以提供到SER304的SDR时钟信号320的频率的一半经由D-PHY物理链路而发射。在一个实例中，当SER304是通过1GHzSDR发射时钟信号320予以时钟输入时，DDRTx时钟信号322可为支持数据通道324的1Gbps数据速率的500MHz信号。在一些情况下，SDR发射时钟信号320可由SER304及/或Tx定时电路306使用以在数据信号转变之间产生CLK边缘。
图5包含定时图500、520，其说明与在图3中说明的数据通信接口300的数据通道324上的数据发射相关联的定时的某些方面。第一定时图500说明使用大致为用于在第二定时图520中说明的数据发射的速率的一半的发射时钟速率进行的数据发射的定时。第一实例500及第二实例520说明与增加的时钟输入频率相关联的对SDR发射时钟信号320、Rx时钟信号328及从数据通道324接收的数据之间的关系的某些效应。在第一实例中，发射时钟眼图502包含转变区510，在所述转变区期间，预期在时钟通道326上发生DDRTx时钟信号322的边缘。转变区510通常横跨边缘的最早可能发生与边缘的最迟可能发生之间的时间。转变区510可对应于与DDRTx时钟信号322的通信相关联的电路的定时容限，所述电路在至少一些情况下包含线路驱动器316、接收器318及DES314。定时容限及/或转变区510可与设置时间、传播延迟、上升及/或下降时间及其类似者相关。定时容限及/或转变区510可适应易受(例如)过程、电压及温度(PVT)变化影响的金属电阻-电容(RC)值的可变性。
对应于DDRTx时钟信号322的转变区510可确定在发射于数据通道324上的信号被预期为稳定时的时间周期。在一些情况下，在数据通道324上发射的信号可基于DDR接收时钟信号328的时钟边缘518予以取样，所述时钟边缘可根据从时钟通道328接收的信号而导出。参看(例如)第一定时图500，DDR接收时钟信号328的边缘518可在DDRTx时钟信号322的转变区510的结束处或附近予以提供。在至少一些情况下，接收时钟信号328的边缘518可相对于DDRTx时钟信号322的上升缘516的实际发生而相移、延迟或提前。在一个实例中，DDR接收时钟信号328的边缘518与DDRTx时钟信号322的边缘之间的某些定时差可至少部分地归因于设置时间、传播延迟、上升时间及其类似者的可变性。在另一实例中，DDR接收时钟信号328的边缘518与DDR发射时钟信号322的边缘516之间的定时差可至少部分地归因于延迟元件及其它逻辑。
数据通道眼图504说明与数据通道324相关联的转变区516，及所得可靠性周期(眼区)512。转变区516可对应于与电路相关联的定时容限，所述电路与经由数据通道324进行的发射相关联，所述电路包含(例如)线路驱动器308、接收器330、SER304、时钟产生电路306、时钟信号接收器318，及包含时钟恢复电路的DES314。为了以可靠方式从数据通道324接收数据，可在数据通道324的发信状态被预期为稳定时在眼区512内提供接收时钟信号328的边缘518。在数据通道眼图504中，眼区512表示数据通道324上的连续转变区516之间的时间周期。当数据通道324a、324b上的信号之间存在(例如)定时偏斜时，用于数据通道324的组合的眼区512相较于针对个别数据通道324a、324b计算或测量的眼区在持续时间上可较短。
根据某些方面，在DDR发射时钟信号322的转变区510之前或之后执行数据取样，以避免暂态信号的影响。举例来说，DDR接收时钟信号328可提供在DDR发射时钟信号322的转变区510内发生的取样边缘518。在此实例中，当用于数据通道324的眼区512在持续时间上长于DDR发射时钟信号322的转变区510时，可以可靠方式从数据通道324捕获数据。有效的数据通道眼图506说明眼区514a及514b，在所述眼区期间，可在对应眼区512期间从数据通道捕获数据，在所述对应眼区期间，数据通道324上的信号被预期为处于稳定状态。数据发射间隔508的由转变区510及516占用的比例足够小，使得取样窗可用，在所述取样窗中，DDR发射时钟信号322的所有可能转变516在数据眼区512内发生。
眼区514a及514b的持续时间可对应于可限制时钟恢复电路的设计的定时余裕。当DDR发射时钟信号322的频率增加时，这些定时余裕可显著地压缩。第二定时图520说明DDR发射时钟信号322的频率大致为第一定时图500中所说明的实例的两倍的实例。在第二定时图520中，DDR发射时钟眼图522及数据通道眼图524的眼区530及532以及转变区538及540具有显著地短于第一定时图500中的对应眼区512及转变区510、516的持续时间。
在所描绘实例中，DDR发射时钟信号322可具有转变区538，所述转变区具有与第一定时图500中的转变区510基本上相同的持续时间。在数据通道324上发射的信号可具有组合式转变区540，所述组合式转变区具有与第一定时图500的转变区516基本上相同的持续时间。转变区510及518占用数据周期528的较大部分，所述数据周期在持续时间上短于第一实例的数据发射间隔508。可被描述为DDR发射时钟眼图522与数据通道眼图524的覆叠区的有效眼图526具有在持续时间上相对较短的有效眼534、536。当时钟转变重叠或在时间上紧密接近数据转变而发生时，数据取样可在一个有效眼534或536闭合时失败。所接收DDR发射时钟信号322的相移可降低数据捕获的可靠性。举例来说，所接收DDR发射时钟信号322的45度相移本质上将有效眼534、536的持续时间分成两半，且降低DES314以可靠方式从数据通道324捕获数据的能力。因此，较高传送速率可增加以可靠方式从数据通道324捕获数据的困难。
根据本文中所揭示的某些方面，高速数据链路的改进的时钟输入可通过从在时钟通道326上发射的时钟信号、在数据通道324上发射的数据信号及/或其它时钟相关信号的某组合提取时钟信息而获得。
图6为说明根据本文中所揭示的某些方面的接收器电路600的框图，所述接收器电路包含多个接收器606，及可经配置以用于在多线通信接口中使用的时钟及数据恢复(CDR)电路608的实例。图7为说明CDR电路608的操作的某些方面的定时图700。CDR电路608可与不同类型的多线接口一起使用，所述接口包含使用N！编码、N相编码及使用符号转变时钟输入的其它编码方案的接口，包含使用差分或单端多线通信链路602的接口。通信链路602的导线可经组织成多个通道604a、604b、…、604m，每一通道包含通信链路602的一或多个导线。
在所说明实例中，差分接收器606用以从使用通信链路602的多对导线实施的以差分方式编码的通道604a、604b、…、604m接收数据及时钟信号。在另一实例中，接收器606可包含单端线路接收器以用于在多通道单端通信链路中使用。在另一实例中，多个差分接收器606中的每一者可耦合到通信链路602的不同对导线602，使得每一导线可耦合到一个以上接收器606。
接收器606可经配置以产生表示通信链路602的发信状态的n位信号630。CDR电路608可用以提取由接收器606从通信链路602的一或多个通道604a、604b、…、604m接收的时钟信息。在一个实例中，通道604a、604b、…、604m可包含图3的实例中说明的时钟通道326，及/或数据通道324中的一或多者。接收器606中的每一者可提供表示其对应通道604a、604b、…、604m的发信状态的输出。接收器606的输出对可提取接收时钟所来自的输入状态转变信号(SI)630有贡献。一或多个通道604a、604b、…、604m的组合发信状态可表示在数据发射间隔508或528中发射的符号(参见图5)。
在一个实例中，时钟信息嵌入于转变信号630中的符号转变中，所述转变可对应于通信链路602的多个导线或导体的发信状态的转变。CDR电路608可经配置以从转变信号630提取时钟及数据符号。在一个实例中，CDR电路608包含时钟提取电路624、经配置以处置n位输入/输出的触发器装置626，及经配置以处置n位输入/输出的电平闩锁628。时钟提取电路624可包含比较器610、设置-重置闩锁614及第一延迟装置(延迟S)618。时钟提取电路624可经适配以产生可用以从转变信号630捕获数据的一或多个时钟信号。CDR电路608可提供抖动补偿，从而使得一或多个时钟输入信号能够对来自从接收器606接收的转变信号630的发信状态转变的符号进行取样。
在操作中，比较器610可比较转变信号630与转变信号的经延迟例项(SD信号632)。比较器610将比较(NE)信号612提供到设置-重置闩锁614的“设置”输入，所述闩锁提供为比较信号612的经滤波版本的输出(NEFLT)信号616。延迟装置618接收NEFLT信号616，且输出NEFLT信号616的经延迟例项作为NEFLTD信号620。延迟装置618可包含模拟及/或数字延迟电路。NEFLTD信号620充当到设置-重置闩锁614的“重置”输入，使得设置-重置闩锁614的输出在由延迟装置618提供的延迟周期之后被重置。在一个实例中，NEFLT信号616可用以对触发器装置626进行时钟输入，所述触发器装置对符号进行取样。NEFLT信号616还可用以产生信号636，所述信号控制提供SD信号632的电平闩锁628。
在一个实例中，转变信号630可运载在连续符号之间转变的时钟信号。在一些情况下，转变信号630可运载符号，所述符号提供每一对连续符号之间的经保证的发信状态转变。即，数据可编码于符号中，使得至少一个通道604a、604b、…及/或604m的发信状态在连续符号之间的每一转变时改变。
电平闩锁628接收转变信号630，且提供SD信号632作为输出。电平闩锁628是由诸如“或”(OR)门622的组合逻辑所输出的NEFLT_COMP信号636触发，所述组合逻辑组合NEFLT信号616与NEFLTD信号620。触发器装置626还可接收SD信号632，且提供输出信号(S)634，所述输出信号包含从转变信号630捕获的符号序列。在一个实例中，触发器装置626可由NEFLT信号616触发。触发器装置626可由NEFLT信号616上的上升缘触发。因此，电平闩锁628提供转变信号630的经延迟版本，且使得比较器610能够识别连续符号之间的转变。举例来说，当到比较器610的输入不同时，NE信号612可处于逻辑高状态。NE信号612用来产生充当触发器装置626的闩锁时钟的NEFLT信号616。
在操作中，当转变发生于当前符号(S0)704与下一符号(S1)706之间时，SI信号630的状态开始改变。当比较器610首先检测到SI信号630与SD信号632之间的差异时，NE信号612转变为高，从而致使设置-重置闩锁614被非同步地设置。因此，NEFLT信号616转变为高且此高状态被维持，直到设置-重置闩锁614在NEFLTD信号620变高时被重置为止。NEFLT信号616响应于NE信号612的上升缘612而转变到高状态，且NEFLT信号616在归因于第一模拟延迟装置(延迟S)618的延迟之后响应于NEFLTD信号620的上升缘而转变到低状态。
随着符号702、704、706、708及710之间的转变发生，一或多个中间或未定状态720、724、726、728可归因于导线间偏斜、信号突增、信号负向尖峰、串扰等等而发生于SI信号630上。SI信号630的中间状态可被视作无效数据，且这些中间状态可引起NE信号612中的尖峰744、746、748及750，这是因为比较器610的输出在短时间周期内朝向低状态返回。尖峰744、746、748及750并不影响由设置-重置闩锁614输出的NEFLT信号616。设置-重置闩锁614有效地阻挡及/或滤除NE信号612上的尖峰744、746、748及750以免影响NEFLT信号616。
触发器装置626可具有负保持时间(-ht)，这是因为SI信号630中的输入符号702、704、706、708及710可在符号由触发器装置626锁存或捕获之前改变。举例来说，SD信号632中的每一符号702'、704'、706'及708'在NEFLT信号616的上升时钟边缘处由触发器装置626设置或捕获，所述上升时钟边缘在输入符号702、704、706、708及710已在SI信号630中改变之后发生。
CDR电路608可提供一或多个时钟信号以由其它装置及/或电路使用，从而提取S信号634中的符号。在一个实例中，CDR电路608可通过对NEFLT信号616或NEFLTD信号620进行除法运算而提供DDR接收时钟(DDRRXCLK)信号640。在所说明实例中，DDRRXCLK信号640由在NEFLT信号616的每一下降缘处双态触变的触发器638输出。
图6中说明的CDR电路608经提供作为用以从通信接口恢复时钟信号及/或从接口捕获数据的电路的一个实例。CDR电路608可经适配或配置以适应不同类型的接口的设计目标，使不同数据发射速率下的效能优化，且用于其它原因。
图8说明通信链路的第一实例800，所述通信链路使用CDR电路812来产生可靠的DDR接收时钟(DDRRXCLK)信号830。CDR电路812可通过检测从时钟通道822接收的时钟信号826及从一或多个数据通道824接收的信号828中的任一者的首先发生的转变而产生DDRRXCLK信号830。举例来说，不管首先检测到的转变为时钟通道822的状态改变还是所监视数据通道824的状态改变，皆可使用首先检测到的转变在发射间隔914之间的每一转变时产生DDRRXCLK信号830中的边缘(参见图9)。
在所说明实例中，在时钟通道822上发射的时钟信号814可直接根据用以产生数据信号816以供在两个数据通道824上发射的发射器时钟(DDRTXCLK)信号820而导出。时钟信号814及/或820的发信状态的转变可与待在数据通道824上发射的数据信号816的转变对准。因此，从时钟通道822接收的时钟信号826的转变可基本上与从数据通道824接收的数据信号828的对应转变对准。从数据通道824及/或时钟通道822接收的数据信号828的转变可归因于时钟通道822及/或数据通道824中包含的发射路径的电特性及物理特性的差异而未完全对准。CDR电路812可经配置以考量包含经由数据通道824及/或时钟通道822中的不同者发射的信号之间的定时差的转变区。根据本文中所揭示的某些方面，CDR电路812可基于在从时钟通道822或数据通道824中的任一者接收的信号826、828上检测到的第一转变而可在DDRRXCLK信号830上产生边缘。如果(例如)在基于相应转变区的持续时间而计算的时间周期内发生从时钟通道822或数据通道824中的任一者接收的信号826、828的后续转变，那么可忽略所述后续转变。
如所说明实例中所描绘，SER802可经配置以使用较慢DDR发射时钟信号822。在一些情况下，可使用较高频率SDR时钟信号来对SER802进行时钟输入。
图9为说明与图8中说明的接口相关联的信号的定时的实例的定时图900。根据某些方面，所发射时钟信号814可为DDR发射器时钟信号820的反相或非反相版本，且数据信号816可基于DDR发射器时钟信号820的边缘而产生。因此，所发射时钟信号814、数据信号816及DDR发射器时钟信号820的边缘可基本上对准。时钟通道822以及数据通道824中的每一者可具有类似的电特性及物理特性，且通道822、824上的差分驱动器806及差分接收器808可具有类似的定时容限，使得时钟通道822及数据通道824可个别地具有具类似持续时间的转变区及/或眼区。在多通道接口中，组合式数据眼图904中的眼区912表示多个数据通道824，且可小于时钟眼图902中的眼区910。眼区910与912的大小差异可归因于数据通道824之间及/或时钟通道822与数据通道824之间的抖动差异。在一些情况下，数据通道824中的抖动可包含基于数据样式且并不影响在时钟通道822中发现的抖动的样式抖动。在一些情况下，除来自控制SER电路802的定时且提供在时钟通道822上发射的时钟信号的时钟产生电路804的抖动外，数据通道824中的抖动还包含由SER802及/或驱动数据通道824的驱动器电路806产生的抖动。
CDR电路812可经配置或适配以基于连续发射间隔914之间的首先检测到的转变来产生DDRRXCLK信号830。在一个实例中，DDRRXCLK信号830的转变可在眼区910、912的中心附近或接近眼区910、912的结束予以提供。在另一实例中，DDRRXCLK信号830的转变可在转变区906及/或908中的一或多者开始之后以预定义时间间隔或延迟予以提供。在另一实例中，DDRRXCLK信号830的转变可在转变区906及/或908中的一或多者终止之前以预定义时间间隔或延迟予以提供。
DDRRXCLK信号830的边缘可相对于首先检测到的转变而移位，所述首先检测到的转变可假设为在转变区906或908内的给定点处发生。因此，DDRRXCLK信号830的边缘可产生于数据信号324的转变之间。CDR电路812可根据本文中所揭示的某些方面而配置或适配以产生DDRRXCLK信号830中的边缘，所述边缘可靠且一致地发生于所接收数据信号828的眼区912内。当CDR电路812根据本文中所揭示的某些方面而配置或适配时，接口可使用较高数据发射速率。
图10说明使用根据本文中所揭示的一或多个方面的CDR电路1012的接口的第二实例。在此实例中，可代替时钟信号产生选通信号1014以供发射。选通信号1014可经由定时通道1022发射。在一些情况下，所述接口可配置以在定时通道1022上提供选通信号1014或时钟信号814(参见图8)。
选通信号1014可由发射时钟电路1004基于从SER1002接收的信息1032而产生，所述信息指示数据信号1016中的一或多者的状态转变是否已发生或预期在发射间隔1110、1112、1114之间的边界处发生(参见图11)。出于在所接收时钟信号1030上产生边缘的目的，一或多个数据信号1024可与由CDR电路1012监视的数据通道1024相关联。在一个实例中，当在对应于由CDR电路1012监视的数据通道1024的所有数据信号1016上尚未发生转变或预期不发生转变时，发射定时电路1004在选通信号1014上产生边缘。
在另一实例中，当在少于所有数据信号1016上尚未发生转变或预期不发生转变时，发射定时电路1004在选通信号1014上产生边缘，即使所有数据信号1016在由CDR电路1012监视的数据通道1024上发射也如此。在一个实例中，SER1002仅报告转变在第一数据通道1024a上的不存在/存在。由SER1002报告的数据信号的数目可基于用以编码数据信号1016中的数据的编码技术、对硬件复杂性设置的限制、功率预算及/或其它因素而界定。在一个实例中，当可靠接收器时钟1030可从64个数据通道中的小部分予以产生时，确定64通道接口中的每一者上的转变的复杂性可为不必要的。在另一实例中，SER1002可报告有限数目个数据信号，以便增加提供于选通信号1014上的边缘的数目。
当至少一个信号转变被保证为在所接收数据信号1028中的至少一者中或在所接收选通信号1026中在数据发射间隔1110、1112、1114之间的边界1102、1104、1106(参见图11)处发生时，CDR电路1012可以可靠方式在接收器时钟1030上产生转变。代替时钟信号，可经由差分数据通信链路的时钟通道发射选通信号1014。链路的功率消耗可减少，这是因为选通信号1014相较于自由运行的DDR时钟信号通常较不频繁地双态触变。
图11包含定时图1100、1120，其说明使用如关于图10所描述的选通信号1014的转变方案的实例。第一定时图1100涉及如下发射方案：当第一数据通道1024a接近于DDR发射时钟信号1020上的边缘的发生并不改变状态时，边缘1116、1118提供于选通信号1014上。DDR发射时钟信号1020上的边缘标记连续数据发射间隔之间的边界。举例来说，第k数据发射间隔1110可开始于第一时间点1102处，且第(k+1)数据发射间隔1112可开始于第二时间点1104处。如果第一数据通道1024a的发信状态贯穿第k数据发射间隔1110及第(k+1)数据发射间隔1112而保持恒定，那么边缘1116可产生于选通信号1014上。
在所描绘实例中，第一数据通道1024a的发信状态在第k数据发射间隔1110、第(k+1)数据发射间隔1112及在第三时间点1106开始的第(k+2)数据发射间隔1114期间保持恒定。根据某些方面，可在第k数据发射间隔1110与第(k+1)数据发射间隔1112之间且在第(k+1)数据发射间隔1112与第(k+2)数据发射间隔1114之间的边界处将边缘1116、1118引入到选通信号1014。选通信号上的这些边缘1116、1118分别发生于第二时间点1104及第三时间点1106处或附近。第一数据通道1024a的发信状态在第四时间点1108处改变，且选通信号1014在那个时间1108处可不改变。
在由第一定时图1100说明的实例中，第一数据通道1024a由产生选通信号1014的电路监视。所述实例可表示出于产生选通信号1014的目的而监视少于所有数据通道1024的其它实例。数据通道可包含多于所描绘的两个数据通道824a、824b的数据通道。
在一些情况下，可使用多个定时通道1022。DDR接收时钟1030可基于在数据通道824中的一或多者上检测到的转变及/或定时通道1022上的选通信号予以产生。如所描绘，DDR接收时钟1030经配置以接近每一数据发射间隔1110、1112、1114的结束而提供取样边缘。
第二定时图1120涉及如下发射方案：当数据通道1024中无一者接近于DDR发射时钟信号1020上的边缘的发生而改变状态时，边缘1130、1132提供于选通信号1014上。如前文所提到，DDR发射时钟信号1020上的边缘标记连续数据发射间隔之间的边界。
在所描绘实例中，数据通道的发信状态在开始于第一时间点1122、第二时间点1124及第三时间点1126处的三个数据发射间隔内保持恒定(1134)。在第四时间点1128及第五时间点1130处或附近，在数据通道1024中的至少一者上发生转变。根据某些方面，当数据通道1024的发信状态在连续数据发射间隔之间并不改变时，边缘1130、1132可被引入到选通信号1014。
在由第二定时图1120说明的实例中，两个数据通道1024由产生选通信号1014的电路监视。所述实例可表示出于产生选通信号1014的目的而监视多个数据通道1024的其它实例。数据通道1024可包含多于所描绘的两个数据通道1024a、1024b的数据通道。
闲置历时延长时间周期的数据通道1024可受到某些非所要发信效应困扰。举例来说，当数据通道1024的状态对于数个连续符号或数据间隔而维持于相同的高值或低值时，信号导线上的直流(DC)电压可朝向干线电压或偏置电压漂移。此类漂移可导致影响稍后转变的定时且可引入额外偏斜或抖动的发信惯量。一些编码方案可经配置以监视信号导线在不产生数据通道1024中的转变的预定数目个连续间隔内的状态，且引入转变以对抗所得非所要效应。在一个实例中，在不产生数据通道中的转变的数个连续间隔之后，编码器可添加两个数据符号。两个所添加符号知识转变远离在数个连续间隔内尚未改变的状态，且接着返回所述状态。在一个实例中，在信号已处于相同状态历时8个数据间隔之后，两个符号可被引入。在接收器处，舍弃两个所添加符号。在此方案中，选通信号1014、1026的操作不受到数据符号的添加影响。
当无转变发生于运载选通信号1014的定时通道1022上时，所接收选通信号1026自身可受到DC漂移影响，且可遭受归因于延长周期的效应。如果转变在延长的数据间隔序列内发生于一或多个数据通道1024中，那么选通信号1014可处于固定及/或连续状态。当选通1014基于转变在多个数据通道1024中的存在或不存在予以产生时，此效应更显著。在一些实例中，在选通信号1014的状态在预定数目个数据间隔内尚未改变之后，额外转变可被引入到选通信号1014。选通信号1014的额外转变可与顺序数据发射间隔1110、1112、1114之间的边界基本上对准。如果首先在数据通道1024上检测到转变，那么CDR1012可忽略额外转变。
图12为说明使用处理电路1202的设备的硬件实施方案的简化实例的概念图1200，所述处理电路可经配置以执行本文中所揭示的一或多个功能。举例来说，处理电路可经部署作为图1的处理电路102、图2的装置202或装置230的至少一部分等等。根据本发明的各种方面，可使用处理电路1202来实施如本文中所揭示的元件或元件的任何部分或元件的任何组合。处理电路1202可包含由硬件模块与软件模块的某组合控制的一或多个处理器1204。处理器1204的实例包含微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑装置(PLD)、状态机、定序器、门控逻辑、离散硬件电路，及经配置以执行贯穿本发明所描述的各种功能性的其它合适硬件。一或多个处理器1204可包含执行特定功能且可经配置、扩增或由软件模块1216中的一者控制的专用处理器。一或多个处理器1204可经由在初始化期间加载的软件模块1216的组合而配置，且进一步通过在操作期间加载或卸载一或多个软件模块1216而配置。
在所说明实例中，处理电路1202可以通常由总线1210表示的总线架构予以实施。取决于处理电路1202的特定应用及总体设计约束，总线1210可包含任何数目个互连总线及网桥。总线1210将包含一或多个处理器1204及存储装置1206的各种电路链接在一起。存储装置1206可包含存储器装置及大容量存储装置，且在本文中可被称作计算机可读媒体及/或处理器可读媒体。总线1210也可链接诸如定时源、定时器、外围设备、电压调节器及功率管理电路的各种其它电路。总线接口1208可提供总线1210与一或多个收发器1212之间的接口。收发器1212可针对由处理电路支持的每一网络连接技术予以提供。在一些情况下，多种网络连接技术可共享在收发器1212中发现的电路或处理模块中的一些或全部。每一收发器1212提供用于经由发射媒体与各种其它设备通信的装置。取决于设备的本质，还可提供用户接口1218(例如，小键盘、显示器、扬声器、麦克风、操纵杆)，且可直接或经由总线接口1208将所述接口通信耦合到总线1210。
处理器1204可负责管理总线1210且负责可包含存储于计算机可读媒体中的软件的执行的一般处理，所述计算机可读媒体可包含存储装置1206。就此来说，包含处理器1204的处理电路1202可用以实施本文中所揭示的方法、功能及技术中的任一者。存储装置1206可用于存储在执行软件时由处理器1204操纵的数据，且软件可经配置以实施本文中所揭示的方法中的任一者。
处理电路1202中的一或多个处理器1204可执行软件。软件应被广泛地认作意指指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用程序、软件应用程序、软件包、例程、子例程、对象、可执行文件、执行线程、过程、函数、算法等等，而不管是被称作软件、固件、中间件、微代码、硬件描述语言还是其它者。软件可以计算机可读形式驻留于存储装置1206中或外部计算机可读媒体中。外部计算机可读媒体及/或存储装置1206可包含非暂时性计算机可读媒体。作为实例，非暂时性计算机可读媒体包含磁性存储装置(例如，硬盘、软性磁盘、磁条)、光盘(例如，压缩光盘(CD)或数字多功能光盘(DVD))、智能卡、闪存存储器装置(例如，“闪存驱动器”、卡、棒或钥匙形驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、寄存器、可移动磁盘，及用于存储可由计算机存取及读取的软件及/或指令的任何其它合适媒体。作为实例，计算机可读媒体及/或存储装置1206还可包含载波、发射线路，及用于发射可由计算机存取及读取的软件及/或指令的任何其它合适媒体。计算机可读媒体及/或存储装置1206可驻留于处理电路1202中、处理器1204中、处理电路1202外部，或跨越包含处理电路1202的多个实体而分布。计算机可读媒体及/或存储装置1206可体现于计算机程序产品中。作为实例，计算机程序产品可包含在封装材料中的计算机可读媒体。所属领域的技术人员将认识到如何取决于特定应用及强加于整个系统的总设计约束来最佳地实施贯穿本发明所呈现的所描述功能性。
存储装置1206可维持以可加载代码段、模块、应用程序、程序等等而维持及/或组织的软件，所述软件在本文中可被称作软件模块1216。软件模块1216中的每一者可包含指令及数据，所述指令及数据在安装或加载于处理电路1202上且由一或多个处理器1204执行时有助于控制一或多个处理器1204的操作的运行时间图像1214。在执行时，某些指令可致使处理电路1202执行根据本文中所描述的某些方法、算法及进程的功能。
软件模块1216中的一些可在处理电路1202的初始化期间加载，且这些软件模块1216可配置处理电路1202以实现本文中所揭示的各种功能的执行。举例来说，一些软件模块1216可配置处理器1204的内部装置及/或逻辑电路1222，且可管理对诸如收发器1212、总线接口1208、用户接口1218、定时器、数学协处理器等等的外部装置的存取。软件模块1216可包含与中断处理程序及装置驱动程序交互且控制对由处理电路1202提供的各种资源的存取的控制程序及/或操作系统。资源可包含存储器、处理时间、对收发器1212的存取、用户接口1218等等。
处理电路1202的一或多个处理器1204可为多功能的，借此，软件模块1216中的一些经加载及配置以执行不同功能或相同功能的不同例项。举例来说，一或多个处理器1204可另外经适配以管理响应于来自用户接口1218、收发器1212及装置驱动程序的输入而起始的后台任务。为了支持多个功能的执行，一或多个处理器1204可经配置以提供多任务环境，借此，多个功能中的每一者根据需要或期望而被实施为由一或多个处理器1204服务的一组任务。在一个实例中，可使用在不同任务之间传递对处理器1204的控制的时间共享程序1220来实施多任务环境，借此，每一任务在完成任何未处理操作之后及/或响应于诸如中断的输入而将对一或多个处理器1204的控制返回至时间共享程序1220。当任务具有对一或多个处理器1204的控制时，处理电路有效地专用于由与控制任务相关联的功能呈送的用途。时间共享程序1220可包含操作系统、循环地传送控制的主循环、根据功能的优先排序而分配对一或多个处理器1204的控制的功能，及/或通过将对一或多个处理器1204的控制提供到处置函数而对外部事件作出响应的中断驱动式主循环。
图13为说明用于多通道差分通信链路220上的数据通信的方法的流程图。通信链路220可包含多个连接器，所述连接器运载使用诸如多通道差分编码的合适编码方案而编码的符号。连接器可包含导电线、光学信号导体、半导电互连件等等。所述方法可由解码器及/或与解码器交互或收容解码器的装置的一或多个处理器执行。
在步骤1302处，检测数据通信链路的数据通道上运载或数据通信链路的定时通道上运载的信号的第一转变。可在第一数据周期与第二数据周期之间的边界处发生所述转变。定时通道可运载DDR时钟信号。DDR时钟信号的转变可与从数据通道接收的数据的转变对准。定时通道可运载选通信号，当在第三数据周期与第四数据周期之间的边界处在从数据通道接收的数据中未发生转变时，所述选通信号在发信状态之间转变。定时通道可运载选通信号，当接近于第三数据周期与第四数据周期之间的边界在多个数据通道中的任一者上未发生状态转变时，所述选通信号在发信状态之间转变。
在步骤1304处，基于第一转变在接收器时钟信号上产生边缘。当在已产生边缘之后发生关于第一数据周期与第二数据周期之间的边界而发生的一或多个额外转变时，接收器时钟信号可不受到所述一或多个额外转变影响。可在第二数据周期之前发生第一数据周期。边缘可用以捕获第一数据周期中发射的数据的经延迟版本。
在步骤1306处，使用接收器时钟信号来捕获从数据通道接收的数据。接收器时钟信号可用以串并转换从一或多个数据通道接收的数据。
在一个实例中，可通过监视多个数据通道以及所述定时通道来检测第一转变。第一转变可为多个数据通道及定时通道中的任一者上的转变，所述转变为首先发生的转变。当在预定义时间间隔内发生多个数据通道及定时通道中的任一者上的后续转变时，可忽略这些后续转变。预定义时间间隔可由与多个数据通道及定时通道相关联的转变区的持续时间确定。
数据通道及/或定时通道可运载以差分方式而编码的信号。定时通道可经配置或适配以运载时钟信号或选通信号中的一者。举例来说，时钟信号可为DDR信号。
在另一实例中，比较表示包含定时通道及数据通道的多个通道在第一数据周期期间的发信状态的第一符号与表示多个通道在第二数据周期期间的发信状态的第二符号。定时通道可运载选通信号，当在第一数据周期与第二数据周期之间在数据通道的发信状态中未发生转变时，所述选通信号在发信状态之间转变。当在第一数据周期与第二数据周期之间在多个数据通道的发信状态中未发生状态转变时，所述选通信号可在发信状态之间转变。
图14为说明使用处理电路1402的设备1400的硬件实施方案的实例的概念图。在此实例中，处理电路1402可以通常由总线1416表示的总线架构予以实施。取决于处理电路1402的特定应用及总体设计约束，总线1416可包含任何数目个互连总线及网桥。总线1416将包含以下各者的各种电路链接在一起：通常由处理器1412表示的一或多个处理器、经配置以经由连接器或导线1424通信的线路接口电路1420，及通常由处理器可读存储媒体1414表示的计算机可读媒体。总线1416还可链接各种其它电路，诸如定时源、定时器、外围设备、电压调节器，及功率管理电路。总线接口1418提供总线1416与线路接口电路1420之间的接口。取决于设备的本质，还可提供用户接口1422(例如，小键盘、显示器、扬声器、麦克风、操纵杆)。一或多个时钟产生电路或模块1424可提供于处理电路1402内，或由处理电路1402及/或一或多个处理器1412控制。在一个实例中，时钟产生电路或模块1424可包含一或多个晶体振荡器、一或多个锁相回路装置，及/或一或多个可配置时钟树。
处理器1412负责管理总线1416及包含存储于处理器可读存储媒体1414上的软件的执行的一般处理。软件在由处理器1412执行时致使处理电路1402执行前文针对任何特定设备所描述的各种功能。在一个实例中，软件经提供以配置、起始、控制及/或以其它方式管理处理电路1402的各种功能、电路及模块。处理器可读存储媒体1414可用于存储在执行软件时由处理器1412操纵的数据，包含从经由连接器或导线1424发射的符号解码的数据，包含从在连接器或导线1424上接收的信号解码的数据，所述连接器或导线可被配置为数据通道及时钟通道。
在一个配置中，处理电路1402可包含用于时钟产生的模块及/或电路1410，其可包含CDR以及其它逻辑及电路。处理电路1402可包含用于检测数据通信链路的数据通道与数据通信链路的定时通道中的一者的第一转变的转变检测模块及/或电路1404、用于基于第一转变而产生接收器时钟信号的边缘的边缘产生模块及/或电路1404，及用于使用接收器时钟信号来解码从数据通道接收的数据的数据解码模块及/或电路1406。
应理解，所揭示过程中的步骤的特定次序或层次结构为示范性方法的说明。基于设计偏好，应理解，可重新布置过程中的步骤的特定次序或层次结构。随附方法权利要求以样本次序来呈现各种步骤的元素，且并不意指限于所呈现的特定次序或层次结构。
提供先前描述以使得所属领域的任何技术人员能够实践本文中描述的各种方面。对这些方面的各种修改对于所属领域的技术人员来说将为显而易见的，且可将本文中定义的一般原理应用于其它方面。因此，权利要求书并不意欲限于本文中所展示的方面，而是符合与语言权利要求书一致的完整范围，其中以单数形式引用一元件并不意欲意指“一个且仅一个”，而是意指“一或多个”，除非特定地陈述为“一个且仅一个”。除非另有特定陈述，否则术语“一些”是指一或多个。所属领域的一般技术人员已知或稍后将已知的贯穿本发明而描述的各种方面的元件的所有结构及功能等效者皆以引用的方式明确地并入本文中，且意欲由权利要求书涵盖。此外，本文中所揭示的任何内容皆不意欲贡献给社会公众，而不管此类揭示内容是否明确地叙述于权利要求书中。权利要求书的元素皆不应被认作装置附加功能，除非元素是使用短语“用于……的装置”予以明确地叙述。

Claims (30)

1.一种数据通信方法，其包括：
检测数据通信链路的数据通道上运载或所述数据通信链路的定时通道上运载的信号的第一转变，其中在第一数据周期与第二数据周期之间的边界处发生所述转变；
基于所述第一转变在接收器时钟信号上产生边缘；及
使用所述接收器时钟信号来捕获从所述数据通道接收的数据。
2.根据权利要求1所述的方法，其进一步包括：
使用所述接收器时钟信号来串并转换从一或多个数据通道接收的数据。
3.根据权利要求1所述的方法，其中所述定时通道运载双数据速率时钟信号。
4.根据权利要求3所述的方法，其中所述双数据速率时钟信号的转变与从所述数据通道接收的所述数据的转变对准。
5.根据权利要求1所述的方法，其进一步包括：
比较表示包含所述定时通道及所述数据通道的多个通道在所述第一数据周期期间的发信状态的第一符号与表示所述多个通道在所述第二数据周期期间的发信状态的第二符号，
其中所述定时通道运载选通信号，当在所述第一数据周期与所述第二数据周期之间在所述数据通道的发信状态中未发生转变时，所述选通信号在发信状态之间转变。
6.根据权利要求5所述的方法，其中当在所述第一数据周期与所述第二数据周期之间在多个数据通道的所述发信状态中未发生状态转变时，所述选通信号在发信状态之间转变。
7.根据权利要求1所述的方法，其中当在已产生所述边缘之后发生关于所述第一数据周期与所述第二数据周期之间的所述边界而发生的一或多个额外转变时，所述接收器时钟信号不受到所述一或多个额外转变影响。
8.根据权利要求7所述的方法，其中在所述第二数据周期之前发生所述第一数据周期，且其中所述边缘用以捕获在所述第一数据周期中发射的数据的经延迟版本。
9.根据权利要求1所述的方法，其中检测所述第一转变包括：
监视多个数据通道上及所述定时通道上运载的信号，其中所述第一转变为所述多个数据通道或所述定时通道上运载的所述信号中的任一者的首先发生的转变。
10.一种设备，其包括：
用于检测数据通信链路的数据通道及所述数据通信链路的定时通道中的一者的第一转变的装置，其中在第一数据周期与第二数据周期之间的边界处发生所述转变；
用于基于所述第一转变而产生接收器时钟信号的边缘的装置；及
用于使用所述接收器时钟信号来解码从所述数据通道接收的数据的装置。
11.根据权利要求10所述的设备，其中所述用于解码从所述数据通道接收的所述数据的装置经配置以串并转换从一或多个数据通道接收的数据。
12.根据权利要求10所述的设备，其中所述定时通道运载双数据速率时钟信号。
13.根据权利要求12所述的设备，其中所述双数据速率时钟信号的转变与从所述数据通道接收的所述数据的转变对准。
14.根据权利要求10所述的设备，其中所述用于检测所述第一转变的装置经配置以进行以下操作：
比较表示包含所述定时通道及所述数据通道的多个通道在所述第一数据周期期间的发信状态的第一符号与表示所述多个通道在所述第二数据周期期间的发信状态的第二符号，
其中所述定时通道运载选通信号，当在所述第一数据周期与所述第二数据周期之间在所述数据通道的发信状态中未发生转变时，所述选通信号在发信状态之间转变。
15.根据权利要求10所述的设备，其中当在已产生所述边缘之后发生关于所述第一数据周期与所述第二数据周期之间的所述边界而发生的一或多个额外转变时，所述接收器时钟信号不受到所述一或多个额外转变影响。
16.根据权利要求15所述的设备，其中在所述第二数据周期之前发生所述第一数据周期，且其中所述边缘用以捕获在所述第一数据周期中发射的数据的经延迟版本。
17.一种设备，其包括：
处理电路，其经配置以进行以下操作：
检测数据通信链路的数据通道及所述数据通信链路的定时通道中的一者的第一转变，其中在第一数据周期与第二数据周期之间的边界处发生所述转变；
基于所述第一转变在接收器时钟信号上产生边缘；及
使用所述接收器时钟信号来捕获从所述数据通道接收的数据。
18.根据权利要求17所述的设备，其中所述处理电路经配置以使用所述接收器时钟信号来串并转换从一或多个数据通道接收的数据。
19.根据权利要求17所述的设备，其中所述定时通道运载双数据速率时钟信号。
20.根据权利要求19所述的设备，其中所述双数据速率时钟信号的转变与从所述数据通道接收的所述数据的转变对准。
21.根据权利要求17所述的设备，其中所述定时通道运载选通信号，且其中当在第三数据周期与第四数据周期之间的边界处在从所述数据通道接收的数据中未发生转变时，所述选通信号在发信状态之间转变。
22.根据权利要求17所述的设备，其中当在已产生所述边缘之后发生关于所述第一数据周期与所述第二数据周期之间的所述边界而发生的一或多个额外转变时，所述接收器时钟信号不受到所述一或多个额外转变影响。
23.根据权利要求22所述的设备，其中在所述第二数据周期之前发生所述第一数据周期，且其中所述边缘用以捕获在所述第一数据周期中发射的数据的经延迟版本。
24.一种具有一或多个指令的处理器可读存储媒体，所述一或多个指令在由至少一个处理电路执行时致使所述至少一个处理电路进行以下操作：
检测数据通信链路的数据通道及所述数据通信链路的定时通道中的一者的第一转变，其中在第一数据周期与第二数据周期之间的边界处发生所述转变；
基于所述第一转变在接收器时钟信号上产生边缘；及
使用所述接收器时钟信号来捕获从所述数据通道接收的数据。
25.根据权利要求24所述的处理器可读存储媒体，其中所述接收器时钟信号用以串并转换从一或多个数据通道接收的数据。
26.根据权利要求24所述的处理器可读存储媒体，其中所述定时通道运载双数据速率时钟信号。
27.根据权利要求26所述的处理器可读存储媒体，其中所述双数据速率时钟信号的转变与从所述数据通道接收的所述数据的转变对准。
28.根据权利要求24所述的处理器可读存储媒体，其中所述定时通道运载选通信号，且其中当在第三数据周期与第四数据周期之间的边界处在从所述数据通道接收的数据中未发生转变时，所述选通信号在发信状态之间转变。
29.根据权利要求24所述的处理器可读存储媒体，其中当在已产生所述边缘之后发生关于所述第一数据周期与所述第二数据周期之间的所述边界而发生的一或多个额外转变时，所述接收器时钟信号不受到所述一或多个额外转变影响。
30.根据权利要求29所述的处理器可读存储媒体，其中在所述第二数据周期之前发生所述第一数据周期，且其中所述边缘用以捕获在所述第一数据周期中发射的数据的经延迟版本。
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