CN110347630A - 一种接收电路、接收电路可重构方法及状态机系统 - Google Patents

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Abstract

本发明实施例提供了一种接收电路、接收电路可重构方法及状态机系统，该接收电路为MIPI DPHY接收电路，其包括：接收数据模块，用于根据用户重构配置数据通道，并将接收的高数数据或低速数据进行处理得到配置协议所需的输出数据；接收时钟模块，用于恢复高速数据串行时钟与字节时钟；模式控制模块，用于控制接收数据模块和接收时钟模块进行高速数据接收模式和低速数据接收模式的切换。通过接收时钟模块和模式控制模块来控制接收数据模块的数据接收，接收数据模块根据用户的重构配置配置数据通道，同时将接收的高速数据或低速数据进行数据处理得到配置协议所需的输出数据，实现了MIPI DPHY接收电路的重构配置和MIPI DPHY与MIPI协议层的整合，避免功能重复和资源浪费。

Description

一种接收电路、接收电路可重构方法及状态机系统
技术领域
本发明涉及高速串行总线技术领域，具体的涉及一种接收电路、接收电路可重构方法及状态机系统。
背景技术
随着智能设备所继承的功能越来越多，智能设备上所搭载的各种设备的类型也变得越来越多，各个设备由于功能的差异，导致各个设备对应的连接接口类型也变得越来越多，这给智能设备的主板电路设计带来很大的设计和整合难度。MIPI联盟正是在这个背景下产生，其目的是为了将移动智能设备内的各个组件的接口标准化和规范化，从而减少移动智能设备主板电路设计的复杂度和增加设计的灵活性。
DPHY是MIPI协议中的一项，DPHY提供了对DSI(串行显示接口)和CSI(串行摄像头接口)在物理层上的定义DPHY描述了源同步，高速，低功耗的物理层。现有MIPI DPHY电路都采用ASIC专用电路实现，随着MIPI DPHY接口在移动行业中的应用越来越广泛，现有的MIPIDPHY电路实现方式不能对应用模式进行灵活配置，专用MIPI DPHY电路不能满足不同应用场景的需求，对MIPI DPHY支持模式的多样性有了更高的要求；同时由于通用MIPI DPHY电路与协议(CSI2/DSI)电路分别独立，MIPI DPHY与MIPI协议层都需要对电路进行接收解包处理，存在部分功能重复与资源浪费的问题。
因此，提出一种可以灵活配置的MIPI DPHY电路以满足不同应用场景的需求，减少MIPI DPHY与MIPI协议层的功能重复与资源浪费的MIPI DPHY电路十分的有意义。
发明内容
本发明实施例的目的在于提供一种接收电路、接收电路可重构方法及状态机系统，旨在解决现有MIPI DPHY电路无法灵活配置，以及MIPI DPHY与MIPI协议层存在部分功能重复与资源浪费的问题。
为了实现上述目的，本发明实施例提供了一种MIPI DPHY接收电路，所述MIPIDPHY接收电路包括：
接收数据模块，用于根据用户重构配置数据通道，并将接收的高数数据或低速数据进行处理得到配置协议所需的输出数据；
接收时钟模块，用于恢复高速数据串行时钟与字节时钟；
模式控制模块，用于控制所述接收数据模块和所述接收时钟模块进行高速数据接收模式和低速数据接收模式的切换。
进一步地，所述接收数据模块包括：
至少一条数据通道，用于接收高速数据或低速数据，并根据接收数据的数据类型分别采用高速数据接收模式或低速数据接收模式；
字对齐电路模块，用于将接收的高速数据进行字对齐；
通道对齐电路模块，用于将接收的高速数据进行通道对齐；
协议解析电路模块，用于配置协议解析模式，根据配置协议模式得到对应的配置协议的输出数据。
进一步地，所述数据通道包括：数据切换检测电路模块和数据接收模式切换电路模块；
所述数据切换检测电路模块在检测到接收的数据由高数数据切换到低速数据，或由低速数据切换到高速数据时，向所述模式控制模块发送对应的数据切换信号；
所述数据接收模式切换电路模块在接收到所述模式控制模块发送的高速数据接收模式或低速数据接收模式控制信号后，切换到对应的高速数据接收模式或低速数据接收模式。
进一步地，所述数据切换检测电路模块和数据接收模式切换电路模块中均包括触发器，所述触发器用户可重构配置；所述数据接收模式切换电路模块还包括解串模块，用于转换8比特或4比特并行数据，所述解串模块的解串比用户可重构配置。
进一步地，其特征在于，所述接收时钟模块包括：时钟数据切换检测电路模块和数据分频电路模块；
所述时钟数据切换检测电路模块在检测到接收的数据由高数数据切换到低速数据，或由低速数据切换到高速数据时，向所述模式控制模块发送对应的数据切换信号；
所述数据分频电路模块在接收到所述模式控制模块发送的高速数据接收模式或低速数据接收模式控制信号后，切换到对应的高速数据接收模式或低速数据接收模式。
进一步地，所述时钟数据切换检测电路模块和数据分频电路模块中均包括触发器，所述触发器用户可重构配置；所述数据分频电路模块还包括分频电路模块，所述分频电路模块支持可配置的除4与除2模式，且用户可重构配置。
进一步地，本发明还提供了一种MIPI DPHY接收电路可重构方法，所述MIPIDPHY接收电路可重构方法包括：
用户配置重构参数，根据所述配置重构参数从至少一条数据通道中确定目标数据通道；
根据接收的数据类型确定所述目标数据通道采用高速数据接收模式或低速数据接收模式；
对接收的数据根据预设处理规则进行处理，得到预设处理数据，并输出所述预设处理数据。
进一步地，当接收数据为高速数据时，目标数据通道中的数据切换检测电路模块输出低电平信号给模式控制模块，所述模式控制模块向目标数据通道中的数据接收模式切换电路模块输出高电平控制信号，所述数据接收模式切换电路模块接收所述高电平控制信号将数据接收模式切换为高速数据接收模式；
当接收数据为低速数据时，目标数据通道中的数据切换检测电路模块输出高电平信号给模式控制模块，所述模式控制模块向目标数据通道中的数据接收模式切换电路模块输出低电平控制信号，所述数据接收模式切换电路模块接收所述低电平控制信号将数据接收模式切换为低速数据接收模式。
进一步地，所述预设处理规则包括：
当处于高速数据接收模式时，将接收的高速数据进行同步处理，并将同步后的数据进行协议解析，再转换为低速并行数据；
当处于低速数据接收模式时，将接收的低速数据进行协议解析，并将解析结果输出；
所述协议解析包括：根据配置的协议模式，将接收的高速数据或低速数据解析出行同步、场同步、数据、数据有效标志、CSI2/DSI数据包头以及包头有效标志。
进一步地，本发明还提出了一种协议解析电路模块状态机系统，所述协议解析电路模块状态机系统包括：
系统初始化时，进入等待同步状态(ST_SYNC)；
当接收到高速数据的同步信号后，协议包头在通道0上对齐，状态跳转到接收协议包头1状态(ST_LEN1)；
当在ST_LEN1状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN1状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN1状态，检测到协议短包(包长度WC＝0)，则不跳继续留在ST_LEN1状态；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道0上，且检测到短包，则状态跳转到ST_LEN1；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道1上，且检测到短包，则状态跳转到ST_LEN2；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道2上，且检测到短包，则状态跳转到ST_LEN3；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道3上，且检测到短包，则状态跳转到ST_LEN4；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道3上，且检测到长包，则状态留在ST_LONG状态；
当在ST_LONG状态，检测到协议包接收完成，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN2状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN2状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN2状态，检测到协议短包(包长度WC＝0)，则不跳继续留在ST_LEN2状态；
当在ST_LEN3状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN3状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN3状态，检测到协议短包(包长度WC＝0)，则不跳继续留在ST_LEN3状态；
当在ST_LEN4状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN4状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN4状态，检测到协议短包(包长度WC＝0)，则跳继续留在ST_LEN4状态。
本发明实施例的有益效果是：
本发明实施例提供了一种接收电路、接收电路可重构方法及状态机系统，该接收电路为MIPI DPHY接收电路，其包括：接收数据模块，用于根据用户重构配置数据通道，并将接收的高数数据或低速数据进行处理得到配置协议所需的输出数据；接收时钟模块，用于恢复高速数据串行时钟与字节时钟；模式控制模块，用于控制接收数据模块和接收时钟模块进行高速数据接收模式和低速数据接收模式的切换。通过接收时钟模块和模式控制模块来控制接收数据模块的数据接收，接收数据模块根据用户的重构配置来配置数据通道，同时将接收的高速数据或低速数据进行数据处理得到配置协议所需的输出数据，实现了MIPIDPHY接收电路的重构配置和MIPI DPHY与MIPI协议层的整合，避免功能重复和资源浪费。
附图说明
图1为本发明实施例一提供的一种MIPI DPHY接收电路的示意图；
图2为本发明实施例一提供的一种数据通道(DPHY_IO)的电路结构示意图；
图3为本发明实施例一提供的一种接收时钟模块(DPHY_CLK)的电路结构示意图；
图4为本发明实施例二提供的一种MIPI DPHY接收电路可重构方法的流程示意图；
图5为本发明第三实施例提供的一种协议解析电路模块状态机系统的工作状态示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明中一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
第一实施例：
本发明实施例提供了一种MIPI DPHY接收电路，该MIPI DPHY接收电路包括：接收数据模块，用于根据用户重构配置数据通道，并将接收的高数数据或低速数据进行处理得到配置协议所需的输出数据；接收时钟模块，用于恢复高速数据串行时钟与字节时钟；模式控制模块，用于控制接收数据模块和接收时钟模块进行高速数据接收模式和低速数据接收模式的切换。
进一步地，上述接收数据模块包括：至少一条数据通道，用于接收高速数据或低速数据，并根据接收数据的数据类型分别采用高速数据接收模式或低速数据接收模式；字对齐电路模块，用于将接收的高速数据进行字对齐；通道对齐电路模块，用于将接收的高速数据进行通道对齐；协议解析电路模块，用于配置协议解析模式，根据配置协议模式得到对应的配置协议的输出数据。
具体的，参见图1，如图1所示，为本发明实施例提供的一种MIPI DPHY接收电路的示意图。图1中的DPHY_IO到MIPI_decode部分对应于接收数据模块，其中的DPHY_IO对应于数据通道，用于接收低速(LP)数据与高速数据(HS)，并且实现对应的高速数据接收模式和低速数据接收模式的切换；word_align对应于字对齐电路模块，用于实现字对齐功能；lane_align对应于通道对齐电路模块，用于实现通道对齐功能，避免通道偏斜的问题；MIPI_decode对应于协议解析电路模块，用于根据不同的协议解析模式，对数据进行解析；DPHY_CLK对应于接收时钟模块，用于恢复高速串行时钟(hs_clk)与字节时钟(byte_clk)；mode_ctrl对应于模式控制模块，用于控制数据通进行高速数据接收模式和低速数据接收模式的切换。
图1中接收电路的数据模块中数据通道配置了1-4数据通道，其中每一条数据通道(DPHY_IO)对应设置一个字对齐电路模块(word_align)，每一条数据通道均可根据用户配置重构，根据用户配置重构确定数据通道后，可以在该数据通道上输入高速数据和低速数据，当数据通道上输入的是低速数据(LP)时，数据通道采用低速数据接收模式，当数据通道上输入的是高速数据(HS)时，数据通道采用高速数据接收模式，当数据通道上输入的数据由高数数据改变为低速数据时，数据通道由高速数据接收模式切换为低速数据接收模式，当数据通道上输入的数据由低数数据改变为高速数据时，数据通道由低速数据接收模式切换为高速数据接收模式。
需要说明的是，只有当接收的数据为高速数据时，才可以使用字对齐电路模块(word_align)和通道对齐电路模块(lane_align)；当数据通道上输入的是高速数据(HS)时，数据通道采用高速数据接收模式接收数据，将接收的高速数据(HS)进行解串，将解串后的高速数据送入字对齐电路模块(word_align)进行字对齐，将字对齐后的高速数据送入通道对齐电路模块(lane_align)进行通道对齐，最后将进行字对齐和通道对齐的解串后的高速数据送入协议解析电路模块(MIPI_decode)进行协议解析，协议解析电路模块(MIPI_decode)根据配置的协议模式，可解析出行同步(hsync)、场同步(vsync)、数据(Data)、数据有效标志(de)、CSI2/DSI数据包头以及包头有效标志。可以理解的是，在本实施例中，协议解析电路模块(MIPI_decode)所采用的协议解析模式，可以根据用户的重构配置进行设置，以实现更多的协议配置模式。
可以理解的是，在本实施例中，可以选择是否对解串后的高速数据(HS)进行字对齐和/或通道对齐。具体的参见图1，在图1中，字对齐电路模块(word_align)和通道对齐电路模块(lane_align)之间设置有一个多选选择器(MUX)，该多选选择器用于确定是否使用字对齐的解串高速数据(HS)；通道对齐电路模块(lane_align)和协议解析电路模块(MIPI_decode)之间设置有一个多选选择器(MUX)，该多选选择器用于确定是否使用通道对齐的解串高速数据(HS)。
进一步地，在本实施例中数据通道包括：数据切换检测电路模块和数据接收模式切换电路模块；数据切换检测电路模块在检测到接收的数据由高数数据切换到低速数据，或由低速数据切换到高速数据时，向模式控制模块发送对应的数据切换信号；数据接收模式切换电路模块在接收到模式控制模块发送的高速数据接收模式或低速数据接收模式控制信号后，切换到对应的高速数据接收模式或低速数据接收模式。并且其中的数据切换检测电路模块和数据接收模式切换电路模块中均包括触发器，触发器用户可重构配置；数据接收模式切换电路模块还包括解串模块，用于转换8比特或4比特并行数据，解串模块的解串比用户可重构配置。
具体的，请参见图2，图2为本实施例中提供的一种数据通道(DPHY_IO)的电路结构示意图。其中上半部分的IO接口模块(IOB0)和IO接口逻辑模块(IOL0)对应于上述的数据接收模式切换电路模块，下半部分的IO接口模块(IOB1)和IO接口逻辑模块(IOL1)对应于上述的数据切换检测电路模块。在图2中，下半部分IOB1中的缓冲器(LVCOMS12)检测数据状态从高速到低速的切换或从低速到高速的切换，当检测到数据切换时，将切换数据信号通过IOL1发送至模式控制模块，其中IOL1中的触发器(FF)可以通过用户的重构配置进行使用，在模式控制模块接收到切换数据信号后，将控制信号通过M输入到差分信号缓冲器(LVDS12)，实现接收模式的切换。
具体的接收模式的切换控制过程如下：在高速数据(HS)接收模式工作时，两个LP输入缓冲器的输出状态为0电平(LP00)，当工作由高速数据(HS)接收模式进入低速数据(LP)接收模式切换时，输入的两个缓冲器的输出信号高电平，两个低速缓冲器(LVCOMS12)的输出由0电平跳变到1电平(LP11)；当模式控制模块监测到低速数据(LP)从0电平到1电平跳变，模式控制模块器通过控制M信号由1电平跳变为0电平，控制IOB0与IOB1切换到低速数据(LP)接收模式。在低速数据(LP)接收模式时，高速接收模式关闭，接收端连接电阻关闭，低速接收缓冲器(LVCOMS12)打开；当模式控制模块接收到低速数据(LP)信号由LP11跳变到LP01再跳变到LP00时，则控制M信号由0电平跳变为1电平，将IOB0与IOB1切换到高速数据(HS)接收模式，同时打开接收端连接电阻,高速数据信号通过差分信号缓冲器(LVDS12)接收；接收的高速数据信号通过1个多选选择器(MUX)，将信号送入到IOL0模块，在IOL0中的解串模块(ISERDES)进行解串，转换8比特或者4比特并行数据。其中，ISERDES的解串比用户可配置重构。
进一步地，在本实施例中接收时钟模块包括：时钟数据切换检测电路模块和数据分频电路模块；时钟数据切换检测电路模块在检测到接收的数据由高数数据切换到低速数据，或由低速数据切换到高速数据时，向模式控制模块发送对应的数据切换信号；数据分频电路模块在接收到模式控制模块发送的高速数据接收模式或低速数据接收模式控制信号后，切换到对应的高速数据接收模式或低速数据接收模式。其中，时钟数据切换检测电路模块和数据分频电路模块中均包括触发器，触发器用户可重构配置；数据分频电路模块还包括分频电路模块，分频电路模块支持可配置的除4与除2模式，且用户可重构配置。
具体的，请参见图3，图3为本实施例中提供的一种接收时钟模块(DPHY_CLK)的电路结构示意图。其中上半部分的IO接口模块(IOB0)和IO接口逻辑模块(IOL0)对应于上述的时钟数据切换检测电路模块，下半部分的IO接口模块(IOB1)和IO接口逻辑模块(IOL1)对应于上述的数据分频电路模块。接收时钟模块(DPHY_CLK)与数据通道(DPHY_IO)电路设计架构类似，接收时钟模块(DPHY_CLK)电路同样由时钟数据切换检测电路模块和数据分频电路模块两部分电路组成。接收时钟模块(DPHY_CLK)电路中的IOL0部分设计有专用的分频电路(DIV)，分频电路支持可配置的除4与除2模式，用户可配置重构。
本实施例提供了一种MIPI DPHY接收电路，在传统MIPI DPHY接收电路的基础上增加可重构配置设计、通道对齐电路模块和通道对齐电路模块，同时将MIPIDPHY接收电路数据解包与CSI2/DSI协议解包进行整合设计，将CSI2/DSI协议层解包功能整合到MIPI DPHY层的数据解包电路中，能够有效的减少电路面积，提高电路的资源使用率；能够有效的减少电路的接收延时，提升电路的延时性能；电路设计支持字对齐、通道对齐，能够有效解决应用中的通道偏斜问题；MIPI DPHY接收电路为可重构结构，可以满足CSI2与DSI多种不同应用场景需求。
第二实施例：
本实施例提供了一种MIPI DPHY接收电路可重构方法，该MIPI DPHY接收电路可重构方法包括：用户配置重构参数，根据配置重构参数从至少一条数据通道中确定目标数据通道；根据接收的数据类型确定目标数据通道采用高速数据接收模式或低速数据接收模式；对接收的数据根据预设处理规则进行处理，得到预设处理数据，并输出预设处理数据。
具体的，请参见图4，提4为本实施例提供的一种MIPI DPHY接收电路可重构方法的流程示意图，具体包括以下步骤：
S401、用户配置重构参数，根据配置重构参数从至少一条数据通道中确定目标数据通道。
参照图1、2和3，用户配置重构参数可以配置重构包括：配置重构数据通道中的目标数据通道，配置重构目标数据通道中解串模块的解串比，配置重构接收时钟模块中分频电路的除4与除2模式，配置重构协议解析电路模块中配置协议模式。
S402、根据接收的数据类型确定目标数据通道采用高速数据接收模式或低速数据接收模式。
具体的，当接收数据为高速数据时，目标数据通道中的数据切换检测电路模块输出低电平信号给模式控制模块，模式控制模块向目标数据通道中的数据接收模式切换电路模块输出高电平控制信号，数据接收模式切换电路模块接收高电平控制信号将数据接收模式切换为高速数据接收模式。当接收数据为低速数据时，目标数据通道中的数据切换检测电路模块输出高电平信号给模式控制模块，模式控制模块向目标数据通道中的数据接收模式切换电路模块输出低电平控制信号，数据接收模式切换电路模块接收低电平控制信号将数据接收模式切换为低速数据接收模式。
S403、对接收的数据根据预设处理规则进行处理，得到预设处理数据，并输出预设处理数据。
具体的，上述预设处理规则包括：当处于高速数据接收模式时，将接收的高速数据进行同步处理，并将同步后的数据进行协议解析，再转换为低速并行数据；当处于低速数据接收模式时，将接收的低速数据进行协议解析，并将解析结果输出；协议解析包括：根据配置的协议模式，将接收的高速数据或低速数据解析出行同步、场同步、数据、数据有效标志、CSI2/DSI数据包头以及包头有效标志。
本实施例提供了一种MIPI DPHY接收电路可重构方法，该MIPI DPHY接收电路可重构方法包括：用户配置重构参数，根据配置重构参数从至少一条数据通道中确定目标数据通道；根据接收的数据类型确定目标数据通道采用高速数据接收模式或低速数据接收模式；对接收的数据根据预设处理规则进行处理，得到预设处理数据，并输出预设处理数据。该方法中MIPI DPHY接收电路为可重构结构，可以满足CSI2与DSI多种不同应用场景需求，同时将MIPI DPHY接收电路数据解包与CSI2/DSI协议解包进行整合设计，能够有效的减少电路面积，提高电路的资源使用率。
第三实施例：
本实施例提供了一种协议解析电路模块状态机系统，具体的，请参考图5，图5为本实施例提供的一种协议解析电路模块状态机系统的工作状态示意图。
系统工作状态如下描述：系统初始化时，进入等待同步状态(ST_SYNC)；
当接收到高速数据的同步信号后，协议包头在通道0上对齐，状态跳转到接收协议包头1状态(ST_LEN1)；
当在ST_LEN1状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN1状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN1状态，检测到协议短包(包长度WC＝0)，则不跳继续留在ST_LEN1状态；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道0上，且检测到短包，则状态跳转到ST_LEN1；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道1上，且检测到短包，则状态跳转到ST_LEN2；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道2上，且检测到短包，则状态跳转到ST_LEN3；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道3上，且检测到短包，则状态跳转到ST_LEN4；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道3上，且检测到长包，则状态留在ST_LONG状态；
当在ST_LONG状态，检测到协议包接收完成，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN2状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN2状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN2状态，检测到协议短包(包长度WC＝0)，则不跳继续留在ST_LEN2状态；
当在ST_LEN3状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN3状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN3状态，检测到协议短包(包长度WC＝0)，则不跳继续留在ST_LEN3状态；
当在ST_LEN4状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN4状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN4状态，检测到协议短包(包长度WC＝0)，则跳继续留在ST_LEN4状态。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。通过以上的实施例描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种MIPI DPHY接收电路，其特征在于，所述MIPI DPHY接收电路包括：
接收数据模块，用于根据用户重构配置数据通道，并将接收的高数数据或低速数据进行处理得到配置协议所需的输出数据；
接收时钟模块，用于恢复高速数据串行时钟与字节时钟；
模式控制模块，用于控制所述接收数据模块和所述接收时钟模块进行高速数据接收模式和低速数据接收模式的切换。
2.如权利要求1所述的MIPI DPHY接收电路，其特征在于，所述接收数据模块包括：
至少一条数据通道，用于接收高速数据或低速数据，并根据接收数据的数据类型分别采用高速数据接收模式或低速数据接收模式；
字对齐电路模块，用于将接收的高速数据进行字对齐；
通道对齐电路模块，用于将接收的高速数据进行通道对齐；
协议解析电路模块，用于配置协议解析模式，根据配置协议模式得到对应的配置协议的输出数据。
3.如权利要求2所述的MIPI DPHY接收电路，其特征在于，所述数据通道包括：数据切换检测电路模块和数据接收模式切换电路模块；
所述数据切换检测电路模块在检测到接收的数据由高数数据切换到低速数据，或由低速数据切换到高速数据时，向所述模式控制模块发送对应的数据切换信号；
所述数据接收模式切换电路模块在接收到所述模式控制模块发送的高速数据接收模式或低速数据接收模式控制信号后，切换到对应的高速数据接收模式或低速数据接收模式。
4.如权利要求3所述的MIPI DPHY接收电路，其特征在于，所述数据切换检测电路模块和数据接收模式切换电路模块中均包括触发器，所述触发器用户可重构配置；所述数据接收模式切换电路模块还包括解串模块，用于转换8比特或4比特并行数据，所述解串模块的解串比用户可重构配置。
5.如权利要求1-4任一项所述的MIPI DPHY接收电路，其特征在于，所述接收时钟模块包括：时钟数据切换检测电路模块和数据分频电路模块；
所述时钟数据切换检测电路模块在检测到接收的数据由高数数据切换到低速数据，或由低速数据切换到高速数据时，向所述模式控制模块发送对应的数据切换信号；
所述数据分频电路模块在接收到所述模式控制模块发送的高速数据接收模式或低速数据接收模式控制信号后，切换到对应的高速数据接收模式或低速数据接收模式。
6.如权利要求5所述的的MIPI DPHY接收电路，其特征在于，所述时钟数据切换检测电路模块和数据分频电路模块中均包括触发器，所述触发器用户可重构配置；所述数据分频电路模块还包括分频电路模块，所述分频电路模块支持可配置的除4与除2模式，且用户可重构配置。
7.一种MIPI DPHY接收电路可重构方法，其特征在于，所述MIPI DPHY接收电路可重构方法包括：
用户配置重构参数，根据所述配置重构参数从至少一条数据通道中确定目标数据通道；
根据接收的数据类型确定所述目标数据通道采用高速数据接收模式或低速数据接收模式；
对接收的数据根据预设处理规则进行处理，得到预设处理数据，并输出所述预设处理数据。
8.如权利要求7所述的MIPI DPHY接收电路可重构方法，其特征在于，
当接收数据为高速数据时，目标数据通道中的数据切换检测电路模块输出低电平信号给模式控制模块，所述模式控制模块向目标数据通道中的数据接收模式切换电路模块输出高电平控制信号，所述数据接收模式切换电路模块接收所述高电平控制信号将数据接收模式切换为高速数据接收模式；
当接收数据为低速数据时，目标数据通道中的数据切换检测电路模块输出高电平信号给模式控制模块，所述模式控制模块向目标数据通道中的数据接收模式切换电路模块输出低电平控制信号，所述数据接收模式切换电路模块接收所述低电平控制信号将数据接收模式切换为低速数据接收模式。
9.如权利要求7所述的MIPI DPHY接收电路可重构方法，其特征在于，所述预设处理规则包括：
当处于高速数据接收模式时，将接收的高速数据进行同步处理，并将同步后的数据进行协议解析，再转换为低速并行数据；
当处于低速数据接收模式时，将接收的低速数据进行协议解析，并将解析结果输出；
所述协议解析包括：根据配置的协议模式，将接收的高速数据或低速数据解析出行同步、场同步、数据、数据有效标志、CSI2/DSI数据包头以及包头有效标志。
10.一种协议解析电路模块状态机系统，其特征在于，所述协议解析电路模块状态机系统包括：
系统初始化时，进入等待同步状态(ST_SYNC)；
当接收到高速数据的同步信号后，协议包头在通道0上对齐，状态跳转到接收协议包头1状态(ST_LEN1)；
当在ST_LEN1状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN1状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN1状态，检测到协议短包(包长度WC＝0)，则不跳继续留在ST_LEN1状态；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道0上，且检测到短包，则状态跳转到ST_LEN1；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道1上，且检测到短包，则状态跳转到ST_LEN2；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道2上，且检测到短包，则状态跳转到ST_LEN3；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道3上，且检测到短包，则状态跳转到ST_LEN4；
当在ST_LONG状态，检测到协议包接收完成，最后一个字节在通道3上，且检测到长包，则状态留在ST_LONG状态；
当在ST_LONG状态，检测到协议包接收完成，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN2状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN2状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN2状态，检测到协议短包(包长度WC＝0)，则不跳继续留在ST_LEN2状态；
当在ST_LEN3状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN3状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN3状态，检测到协议短包(包长度WC＝0)，则不跳继续留在ST_LEN3状态；
当在ST_LEN4状态，检测到协议包尾，则跳回到等待同步状态(ST_SYNC)；
当在ST_LEN4状态，检测到协议长包(包长度WC>＝1)，则跳转到接收长包状态(ST_LONG)；
当在ST_LEN4状态，检测到协议短包(包长度WC＝0)，则跳继续留在ST_LEN4状态。
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