KR102427873B1 - 수신 회로, 수신 회로의 재구성 방법 및 전자 기기 - Google Patents
수신 회로, 수신 회로의 재구성 방법 및 전자 기기 Download PDFInfo
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Abstract
본 발명의 실시예는 수신 회로, 수신 회로의 재구성 방법 및 전자 기기를 제공하고, 상기 수신 회로는 MIPI D-PHY 수신 회로이며, 이는 사용자 재구성에 따라 데이터 채널을 구성하고, 수신된 고속 데이터 또는 저속 데이터를 처리하여 프로토콜 구성에 필요한 출력 데이터를 얻기 위한 데이터 수신 모듈; 고속 데이터 직렬 클록과 바이트 클록을 회복하는 클록 수신 모듈; 데이터 수신 모듈 및 클록 수신 모듈이 고속 데이터 수신 모드 및 저속 데이터 수신 모드 전환을 진행하도록 제어하는 모드 제어 모듈을 포함한다. 클록 수신 모듈 및 모드 제어 모듈을 통해 데이터 수신 모듈의 데이터 수신을 제어하고, 데이터 수신 모듈이 사용자의 재구성에 따라 데이터 채널을 구성하는 동시에 수신된 고속 데이터 또는 저속 데이터에 대해 데이터 처리를 진행하여 프로토콜 구성에 필요한 출력 데이터를 얻음으로써, MIPI D-PHY 수신 회로의 재구성 및 MIPI D-PHYMIPI 프로토콜층의 정합을 실현하고, 기능 중복 및 자원 낭비를 방지한다.
Description
본 발명은 2019년 5월 29일에 제출한 출원번호가 201910459476.4인 중국 출원의 우선권을 주장하고, 인용을 통해 그 모든 내용이 본문에 병합된다.
본 발명은 고속 직렬 버스 기술분야에 관한 것이고, 구체적으로 수신 회로, 수신 회로의 재구성 방법 및 전자 기기에 관한 것이다.
스마트 기기에 포함된 기능이 점점 많아짐에 따라, 스마트 기기에 탑재된 다양한 기기의 타입도 점점 많아지고, 각각의 기기는 기능적 차이로 인해 각각의 기기에 대응되는 연결 인터페이스 타입도 점점 많아진다. 따라서 스마트 기기의 메인보드 회로 설계에 아주 큰 설계 및 정합 난이도를 가져다 준다. MIPI 연맹이 바로 이런 배경에서 탄생한 것인데, 그 목적은 모바일 스마트 기기 내의 다양한 컴포넌트의 인터페이스의 표준화 및 규범화를 위한 것이다. 이로써 모바일 스마트 기기 메인보드 회로 설계의 복잡성을 줄이고 설계의 유연성을 높이는 것이다.
DPHY는 MIPI프로토콜 중 하나로서, DPHY는 DSI(직렬 표시 인터페이스) 및 CSI(직렬 카메라 인터페이스)에 대한 물리적 계층에서의 정의를 제공하고, DPHY는 소스 동기화, 고속, 저전력의 물리적 계층을 설명한다. 그러나 기존의 MIPI D-PHY 회로는 모두 ASIC 전용 회로를 사용하고 MIPI D-PHY 인터페이스가 모바일 업계에서의 응용이 날따라 광범위해짐에 따라, 기존의 MIPI D-PHY 회로 구현 방식은 응용 모드에 대해 유연하게 구성할 수 없고, 전용 MIPI D-PHY 회로는 상이한 응용 상황 요구를 만족시킬 수 없으며, MIPI D-PHY 지원 모드의 다양성에 대한 요구가 더 높다. 또한 범용 MIPI D-PHY 회로와 프로토콜(CSI2/DSI) 회로가 각각 독립적이기에, MIPI D-PHY와 MIPI 프로토콜층은 모두 회로를 수신하고 언팩(unpack)을 진행해야 하므로, 일부 기능이 중복되어 자원 낭비 문제가 존재한다.
따라서 유연하게 구성할 수 있는 MIPI D-PHY 회로를 제공하여, 상이한 응용 상황의 요구를 만족하고, MIPI D-PHY와 MIPI 프로토콜 계층의 기능 중복 및 자원 낭비를 줄이는 것은 MIPI D-PHY 회로에 아주 큰 의의가 있다.
본 발명의 실시예의 목적은 기존의 MIPI D-PHY 회로가 유연하게 구성이 불가능하고 MIPI D-PHY와 MIPI 프로토콜층에 일부 기능이 중복되고 자원 낭비가 존재하는 문제를 해결하는 수신 회로, 수신 회로의 재구성 방법 및 전자 기기를 제공하는 것이다.
상기 목적을 실현하기 위해, 본 발명의 실시예는 MIPI D-PHY 수신 회로를 제공하고, 상기 MIPI D-PHY 수신 회로는
사용자 재구성에 따라 데이터 채널을 구성하고, 수신된 고속 데이터 또는 저속 데이터를 처리하여 프로토콜 구성에 필요한 출력 데이터를 얻기 위한 데이터 수신 모듈;
상기 데이터 수신 모듈이 고속 데이터 수신 모드에서 고속 데이터를 수신할 경우, 고속 클록과 바이트 클록을 회복하여, 상기 데이터 수신 모듈에 대한 동기화 샘플링 및 직렬 병렬 변환을 실현하는 클록 수신 모듈;
상기 데이터 수신 모듈 및 상기 클록 수신 모듈이 고속 데이터 수신 모드 및 저속 데이터 수신 모드 전환을 진행하도록 제어하는 모드 제어 모듈을 포함한다.
또한, 상기 데이터 수신 모듈은,
고속 데이터 또는 저속 데이터를 수신하고, 데이터를 수신한 데이터 타입에 따라 각각 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하는 적어도 하나의 데이터 채널;
수신된 고속 데이터에 대해 워드 정렬을 진행하기 위한 워드 정렬 회로 모듈;
수신된 고속 데이터에 대해 채널 정렬을 진행하기 위한 채널 정렬 회로 모듈;
프로토콜 해석 모드를 구성하고, 구성 프로토콜 모드에 따라 대응되는 구성 프로토콜의 출력 데이터를 얻기 위한 프로토콜 해석 회로 모듈을 포함한다.
또한, 상기 데이터 채널은 데이터 전환 검출 회로 모듈 및 데이터 수신 모드 전환 회로 모듈을 포함하고;
상기 데이터 전환 검출 회로 모듈은 수신된 데이터가 고속 데이터로부터 저속 데이터로 전환되거나, 또는 저속 데이터로부터 고속 데이터로 전환된 것을 검출할 경우, 대응되는 데이터 전환 신호를 상기 모드 제어 모듈에 발송하고;
상기 데이터 수신 모드 전환 회로 모듈은 상기 모드 제어 모듈이 발송한 고속 데이터 수신 모드 또는 저속 데이터 수신 모드 제어 신호를 수신한 후, 대응되는 고속 데이터 수신 모드 또는 저속 데이터 수신 모드로 전환한다.
또한, 상기 데이터 전환 검출 회로 모듈 및 데이터 수신 모드 전환 회로 모듈는 모두 트리거를 포함하고; 상기 데이터 수신 모드 전환 회로 모듈은 역직렬화(de-serialization) 모드를 더 포함하여, 8 비트 또는 4 비트 병렬 데이터를 변환시킨다.
또한, 상기 데이터 전환 검출 회로 모듈은 완충기를 포함하고;
상기 완충기는 데이터 상태가 고속에서 저속으로의 전환 또는 저속에서 고속으로의 전환을 검출한다.
또한, 상기 완충기는 또한, 데이터 전환이 검출될 경우, 전환 데이터 신호를 상기 모드 제어 모듈에 발송하고,
상기 모드 제어 모듈이 상기 전환 데이터 신호를 수신한 후, 제어 신호를 상기 데이터 전환 검출 회로 모듈 중의 차동 신호 완충기에 입력한다.
또한, 상기 출력 데이터는 바이트 클록, 수평 동기화, 수직 동기화, 데이터, 데이터 유효 식별자, CSI2/DSI 데이터 패킷 헤더 및 패킷 헤더 유효 식별자를 포함한다.
또한, 상기 MIPI D-PHY 수신 회로는 제1 다중 선택기를 더 포함하고, 상기 제1 다중 선택기는 상기 워드 정렬 회로 모듈 및 상기 채널 정렬 회로 모듈 사이에 설치되며;
상기 제1 다중 선택기는 워드 정렬의 역직렬화 고속 데이터의 사용 여부를 결정한다.
또한, 상기 MIPI D-PHY 수신 회로는 제2 다중 선택기를 더 포함하고, 상기 제2 다중 선택기는 상기 채널 정렬 회로 모듈 및 상기 프로토콜 해석 회로 모듈 사이에 설치되며;
상기 제2 다중 선택기는 채널 정렬의 역직렬화 고속 데이터의 사용 여부를 결정한다.
또한, 상기 프로토콜 해석 회로 모듈은 프로토콜 해석 모드에 대해 재구성을 진행하는 구성 명령에 따라 상기 프로토콜 해석 모드를 설정한다.
또한, 상기 클록 수신 모듈은 클록 데이터 전환 검출 회로 모듈 및 데이터 주파수 분할 회로 모듈을 포함하고,
상기 클록 데이터 전환 검출 회로 모듈은 수신된 데이터가 고속 데이터로부터 저속 데이터로 전환되거나, 또는 저속 데이터로부터 고속 데이터로 전환된 것을 검출할 경우, 대응되는 데이터 전환 신호를 상기 모드 제어 모듈에 발송하며,
상기 데이터 주파수 분할 회로 모듈은 상기 모드 제어 모듈이 발송한 고속 데이터 수신 모드 또는 저속 데이터 수신 모드 제어 신호를 수신한 후, 대응되는 고속 데이터 수신 모드 또는 저속 데이터 수신 모드로 전환한다.
또한, 상기 클록 데이터 전환 검출 회로 모듈 및 데이터 주파수 분할 회로 모듈은 모두 트리거를 포함하고; 상기 데이터 주파수 분할 회로 모듈은 주파수 분할 회로 모듈을 더 포함하며, 상기 주파수 분할 회로 모듈은 구성 가능한 4 나눗셈과 2 나눗셈 모드를 지원한다.
또한, 상기 데이터 채널의 개수는 1-4이고, 각각의 데이터 채널에는 대응되게 하나의 상기 워드 정렬 회로 모듈이 설치된다.
또한, 상기 각각의 데이터 채널은 사용자 구성에 따라 재구성을 진행한다.
또한, 본 발명은 MIPI D-PHY 수신 회로의 재구성 방법을 더 제공하고, 상기 MIPI D-PHY 수신 회로의 재구성 방법은 데이터 수신 모듈이 사용자가 구성한 재구성 파라미터를 획득하고, 상기 재구성 파라미터에 따라 적어도 하나의 데이터 채널에서 타겟 데이터 채널을 결정하는 단계;
모드 제어 모듈이 수신된 데이터 타입에 따라, 상기 타겟 데이터 채널이 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하도록 결정하는 단계;
상기 데이터 수신 모듈이 수신된 고속 데이터 또는 저속 데이터를 처리하여, 프로토콜 구성에 필요한 출력 데이터를 얻고, 상기 출력 데이터를 출력하는 단계를 포함한다.
또한, 상기 재구성 파라미터는 재구성 데이터 채널 중의 타겟 데이터 채널, 재구성 타겟 데이터 채널 중 역직렬화 모듈의 역직렬화 비율, 재구성 클록 수신 모듈 중 주파수 분할 회로의 4 나눗셈과 2 나눗셈 모드 및 재구성 프로토콜 해석 회로 모듈 중의 구성 프로토콜 모드를 포함하고,
상기 데이터 수신 모듈의 재구성 파라미터를 획득하는 단계는,
상기 타겟 데이터 채널, 상기 역직렬화 비율, 상기 주파수 분할 회로의 4 나눗셈과 2 나눗셈 모드 및 상기 구성 프로토콜 모드를 획득하는 단계를 포함한다.
또한, 상기 모드 제어 모듈이 수신된 데이터 타입에 따라, 상기 타겟 데이터 채널이 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하도록 결정하는 단계는,
수신 데이터가 고속 데이터일 경우, 타겟 데이터 채널 중의 데이터 전환 검출 회로 모듈이 모드 제어 모듈에 저레벨 신호를 출력하고, 상기 모드 제어 모듈이 타겟 데이터 채널 중의 데이터 수신 모드 전환 회로 모듈에 고레벨 제어 신호를 출력하며, 상기 데이터 수신 모드 전환 회로 모듈이 상기 고레벨 제어 신호를 수신하여 데이터 수신 모드를 고속 데이터 수신 모드로 전환하는 단계; 및
수신 데이터가 저속 데이터일 경우, 타겟 데이터 채널 중의 데이터 전환 검출 회로 모듈이 모드 제어 모듈에 고레벨 신호를 출력하고, 상기 모드 제어 모듈이 타겟 데이터 채널 중의 데이터 수신 모드 전환 회로 모듈에 저레벨 제어 신호를 출력하며, 상기 데이터 수신 모드 전환 회로 모듈이 상기 저레벨 제어 신호를 수신하여 데이터 수신 모드를 저속 데이터 수신 모드로 전환하는 단계를 포함한다.
또한, 상기 출력 데이터는 바이트 클록, 수평 동기화, 수직 동기화, 데이터, 데이터 유효 식별자, CSI2/DSI 데이터 패킷 헤더 및 패킷 헤더 유효 식별자를 포함하고;
상기 데이터 수신 모듈이 수신된 고속 데이터 또는 저속 데이터를 처리하여, 프로토콜 구성에 필요한 출력 데이터를 얻고, 상기 출력 데이터를 출력하는 단계는,
고속 데이터 수신 모드일 경우, 수신된 고속 데이터에 대해 동기화 처리를 진행하고, 동기화된 데이터에 대해 프로토콜 해석을 진행하며 저속 병렬 데이터로 변환시키는 단계; 및
저속 데이터 수신 모드일 경우, 수신된 저속 데이터에 대해 프로토콜 해석을 진행하여 프로토콜 구성에 필요한 출력 데이터를 얻고, 상기 출력 데이터를 출력하는 단계를 포함한다.
또한, 상기 데이터 수신 모듈은 데이터 전환 검출 회로 모듈 및 데이터 수신 모드 전환 회로 모듈을 포함하고,
상기 모드 제어 모듈이 수신된 데이터 타입에 따라, 상기 타겟 데이터 채널이 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하도록 결정하는 단계는,
상기 데이터 전환 검출 회로 모듈이 수신된 데이터가 고속 데이터로부터 저속 데이터로 전환되거나, 또는 저속 데이터로부터 고속 데이터로 전환된 것을 검출할 경우, 대응되는 데이터 전환 신호를 상기 모드 제어 모듈에 발송하는 단계;
상기 데이터 수신 모드 전환 회로 모듈이 상기 모드 제어 모듈이 발송한 고속 데이터 수신 모드 또는 저속 데이터 수신 모드 제어 신호를 수신한 후, 대응되는 고속 데이터 수신 모드 또는 저속 데이터 수신 모드로 전환하는 단계를 포함한다.
또한, 본 발명은 상술한 MIPI D-PHY 수신 회로를 포함하는 전자 기기를 더 제공한다.
본 발명의 실시예의 유익한 효과는 아래와 같다.
본 발명의 실시예는 수신 회로, 수신 회로의 재구성 방법 및 전자 기기를 제공하고, 상기 수신 회로는 MIPI D-PHY 수신 회로이며, 이는 사용자 재구성에 따라 데이터 채널을 구성하고, 수신된 고속 데이터 또는 저속 데이터를 처리하여 프로토콜 구성에 필요한 출력 데이터를 얻기 위한 데이터 수신 모듈; 고속 데이터 직렬 클록과 바이트 클록을 회복하는 클록 수신 모듈; 데이터 수신 모듈 및 클록 수신 모듈이 고속 데이터 수신 모드 및 저속 데이터 수신 모드 전환을 진행하도록 제어하는 모드 제어 모듈을 포함한다. 클록 수신 모듈 및 모드 제어 모듈을 통해 데이터 수신 모듈의 데이터 수신을 제어하고, 데이터 수신 모듈이 사용자의 재구성에 따라 데이터 채널을 구성하는 동시에 수신된 고속 데이터 또는 저속 데이터에 대해 데이터 처리를 진행하여 프로토콜 구성에 필요한 출력 데이터를 얻음으로써, MIPI D-PHY 수신 회로의 재구성 및 MIPI D-PHY및MIPI 프로토콜층의 정합을 실현하고, 기능 중복 및 자원 낭비를 방지한다.
본 발명의 실시예 중의 과제의 해결 수단이 더 명확해지도록, 아래 실시예에 대한 설명에 필요한 도면에 대해 간단히 소개한다. 그러나 도면은 본 발명의 일부 실시예일 뿐, 통상의 기술자는 진보성 창출에 힘쓸 필요가 없이 이런 도면으로부터 다른 도면을 얻을 수 있음은 자명하다.
도 1은 본 발명의 일 실시예가 제공하는 MIPI D-PHY 수신 회로의 모식도이다.
도 2는 본 발명의 다른 일 실시예가 제공하는 데이터 채널(DPHY_IO)의 회로 구조 모식도이다.
도 3은 본 발명의 또 다른 일 실시예가 제공하는 클록 수신 모듈(DPHY_CLK)의 회로 구조 모식도이다.
도 4는 본 발명의 일 실시예가 제공하는 MIPI D-PHY 수신 회로의 재구성 방법의 흐름 모식도이다.
도 5는 본 발명의 일 실시예가 제공하는 프로토콜 해석 회로 모듈 상태기 시스템의 작업 상태 모식도이다.
도 6은 본 발명의 일 실시예가 제공하는 전자 기기의 구조 블록도이다.
도 1은 본 발명의 일 실시예가 제공하는 MIPI D-PHY 수신 회로의 모식도이다.
도 2는 본 발명의 다른 일 실시예가 제공하는 데이터 채널(DPHY_IO)의 회로 구조 모식도이다.
도 3은 본 발명의 또 다른 일 실시예가 제공하는 클록 수신 모듈(DPHY_CLK)의 회로 구조 모식도이다.
도 4는 본 발명의 일 실시예가 제공하는 MIPI D-PHY 수신 회로의 재구성 방법의 흐름 모식도이다.
도 5는 본 발명의 일 실시예가 제공하는 프로토콜 해석 회로 모듈 상태기 시스템의 작업 상태 모식도이다.
도 6은 본 발명의 일 실시예가 제공하는 전자 기기의 구조 블록도이다.
아래 본 발명의 실시예 중의 도면을 참조하여, 본 발명의 실시예 중의 과제의 해결 수단을 명확하고 완전하게 설명한다. 기술된 실시에는 본 발명의 일부 실시예일 뿐 전부 실시예가 아니다. 본 발명의 실시예를 바탕으로, 통상의 기술자가 진보성 창출에 힘쓰지 않는 전제하에 얻은 모든 다른 실시예는 모두 본 발명의 보호범위에 속한다.
도 1을 참조하면, 이는 본 발명의 일 실시예가 제공하는 MIPI D-PHY 수신 회로(100)를 보여준다. 상기 MIPI D-PHY 수신 회로(100)는 사용자 재구성에 따라 데이터 채널을 구성하고, 수신된 고속 데이터 또는 저속 데이터를 처리하여 프로토콜 구성에 필요한 출력 데이터를 얻기 위한 데이터 수신 모듈(110); 데이터 수신 모듈이 고속 데이터 수신 모드에서 고속 데이터를 수신할 경우, 고속 클록과 바이트 클록을 회복하여, 데이터 수신 모듈(110)에 대한 동기화 샘플링 및 직렬 병렬 변환을 실현하는 클록 수신 모듈(120); 데이터 수신 모듈(110) 및 클록 수신 모듈(120)이 고속 데이터 수신 모드 및 저속 데이터 수신 모드 전환을 진행하도록 제어하는 모드 제어 모듈(130)을 포함한다.
또한, 상기 데이터 수신 모듈(110)은 고속 데이터 또는 저속 데이터를 수신하고, 데이터를 수신한 데이터 타입에 따라 각각 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하는 적어도 하나의 데이터 채널(111); 수신된 고속 데이터에 대해 워드 정렬을 진행하기 위한 워드 정렬 회로 모듈(112); 수신된 고속 데이터에 대해 채널 정렬을 진행하기 위한 채널 정렬 회로 모듈(113); 프로토콜 해석 모드를 구성하고, 구성 프로토콜 모드에 따라 대응되는 구성 프로토콜의 출력 데이터를 얻기 위한 프로토콜 해석 회로 모듈(115)을 포함한다.
구체적으로, 도 1을 다시 참조하면, 도 1 중의 DPHY_IO으로부터MIPI_decode 부분이 데이터 수신 모듈(110)에 해당되고, 그중 DPHY_IO는 데이터 채널(111)에 해당되며, 저속(LP) 데이터와 고속 데이터(HS)를 수신하고, 대응되는 고속 데이터 수신 모드 및 저속 데이터 수신 모드 전환을 실현한다. word_align은 워드 정렬 회로 모듈(112)에 해당되고 워드 정렬 기능을 실현한다. lane_align은 채널 정렬 회로 모듈(114)에 해당되고 채널 정렬 기능을 실현하여 채널 편이 문제를 방지한다. MIPI_decode는 프로토콜 해석 회로 모듈(115)에 해당되고 상이한 프로토콜 해석 모드에 따라 데이터를 해석한다. DPHY_CLK은 클록 수신 모듈(120)에 해당되고 고속 직렬 클록(hs_clk)과 바이트 클록(byte_clk)을 회복한다. mode_ctrl은 모드 제어 모듈(130)에 해당되고 데이터가 고속 데이터 수신 모드 및 저속 데이터 수신 모드 전환을 진행하도록 제어한다.
도 1에서 수신 회로의 데이터 모듈에서 데이터 채널(111)에 1-4 데이터 채널을 구성하였고, 각각의 데이터 채널(111)(DPHY_IO)에 대응되게 하나의 워드 정렬 회로 모듈(112)(word_align)이 설치되며, 각각의 데이터 채널(111)은 모두 사용자 구성에 따라 재구성될 수 있고, 사용자 구성에 따라 데이터 채널(111)을 재구성 결정한 후, 상기 데이터 채널(111)에 고속 데이터 및 저속 데이터를 입력한다. 데이터 채널(111)에 입력한 것이 저속 데이터(LP)일 경우, 데이터 채널(111)은 저속 데이터 수신 모드를 사용하고, 데이터 채널(111)에 입력한 것이 고속 데이터(HS)일 경우, 데이터 채널(111)은 고속 데이터 수신 모드를 사용한다. 데이터 채널(111)에 입력한 데이터가 고속 데이터로부터 저속 데이터로 변할 경우, 데이터 채널(111)은 고속 데이터 수신 모드로부터 저속 데이터 수신 모드로 전환되고, 데이터 채널(111)에 입력한 데이터가 저속 데이터로부터 고속 데이터로 변할 경우, 데이터 채널(111)은 저속 데이터 수신 모드로부터 고속 데이터 수신 모드로 전환된다.
설명해야 할 것은, 수신된 데이터가 고속 데이터일 경우에만 워드 정렬 회로 모듈(112)(word_align) 및 채널 정렬 회로 모듈(114)(lane_align)을 사용할 수 있고; 데이터 채널(111)에 입력한 것이 고속 데이터(HS)일 경우, 데이터 채널(111)이 고속 데이터 수신 모드를 사용하여 데이터를 수신하고, 수신된 고속 데이터(HS)에 대해 역직렬화를 진행하며, 역직렬화 후의 고속 데이터를 워드 정렬 회로 모듈(112)(word_align)에 전송하여 워드 정렬을 진행하고, 워드 정렬 후의 고속 데이터를 채널 정렬 회로 모듈(114)(lane_align)에 전송하여 채널 정렬을 진행하며, 마지막으로 워드 정렬 및 채널 정렬의 역직렬화를 진행한 후의 고속 데이터를 프로토콜 해석 회로 모듈(115)(MIPI_decode)에 전송하여 프로토콜 해석을 진행하고, 프로토콜 해석 회로 모듈(115)(MIPI_decode)은 구성된 프로토콜 모드에 따라, 수평 동기화(hsync), 수직 동기화(vsync), 데이터(Data), 데이터 유효 식별자(de), CSI2/DSI 데이터 패킷 헤더 및 패킷 헤더 유효 식별자를 해석할 수 있다. 이해해야 할 것은, 본 실시예에서 프로토콜 해석 회로 모듈(115)(MIPI_decode)에 사용되는 프로토콜 해석 모드는 사용자의 재구성에 따라 설정되어 더 많은 프로토콜 구성 모드를 실현할 수 있다.
이해해야 할 것은, 본 실시예에서 역직렬화 후의 고속 데이터(HS)에 대해 워드 정렬 및/또는 채널 정렬을 진행할지의 여부를 선택할 수 있다. 구체적으로 도 1을 참조하면, 도 1에서 워드 정렬 회로 모듈(112)(word_align) 및 채널 정렬 회로 모듈(114)(lane_align) 사이에 하나의 제1 다중 선택기(113)(MUX1)를 선택하고, 상기 제1 다중 선택기(113)는 워드 정렬의 역직렬화 고속 데이터(HS)의 사용 여부를 결정하며; 채널 정렬 회로 모듈(114)(lane_align) 및 프로토콜 해석 회로 모듈(115)(MIPI_decode) 사이에 하나의 제2 다중 선택기(116)(MUX2)를 설치하고, 상기 제2 다중 선택기(116)는 채널 정렬의 역직렬화 고속 데이터(HS)의 사용 여부를 결정한다.
또한, 본 실시예에서 데이터 채널(111)은 데이터 전환 검출 회로 모듈(1115) 및 데이터 수신 모드 전환 회로 모듈(1114)을 포함하고; 데이터 전환 검출 회로 모듈(1115)은 수신된 데이터가 고속 데이터로부터 저속 데이터로 전환되거나, 또는 저속 데이터로부터 고속 데이터로 전환된 것을 검출할 경우, 대응되는 데이터 전환 신호를 모드 제어 모듈(130)에 발송하고; 데이터 수신 모드 전환 회로 모듈(1114)은 모드 제어 모듈(130)이 발송한 고속 데이터 수신 모드 또는 저속 데이터 수신 모드 제어 신호를 수신한 후, 대응되는 고속 데이터 수신 모드 또는 저속 데이터 수신 모드로 전환한다. 또한, 그중의 데이터 전환 검출 회로 모듈(1115) 및 데이터 수신 모드 전환 회로 모듈(1114)은 모두 트리거를 포함하고, 트리거는 사용자가 재구성을 통해 구성할 수 있으며; 상기 데이터 수신 모드 전환 회로 모듈(1114)은 역직렬화(de-serialization) 모드를 더 포함하여, 8 비트 또는 4 비트 병렬 데이터를 변환하고, 역직렬화 모듈의 역직렬화 비율은 사용자가 재구성을 통해 구성할 수 있으며, 역직렬화 비율의 직렬 병렬 변환 비율은 1:4 또는 1:8 등일 수 있다.
구체적으로, 도 2를 참조하면 도 2는 본 실시예가 제공하는 데이터 채널(111)(DPHY_IO)의 회로 구조 모식도이다. 도면을 반으로 나눠 보면 상측 부분에서 IO 인터페이스 모듈(1110)(IOB0) 및 IO 인터페이스 논리적 모듈(1111)(IOL0)은 상술한 데이터 수신 모드 전환 회로 모듈(1114)에 해당되고, 하측 부분에서 IO 인터페이스 모듈(1112)(IOB1) 및 IO 인터페이스 논리적 모듈(1113)(IOL1)은 상술한 데이터 전환 검출 회로 모듈(1115)에 해당된다. 도 2에서 하측 부분의 IOB1 중의 완충기(11122)(LVCOMS12)는 데이터 상태가 고속에서 저속으로의 전환 또는 저속에서 고속으로의 전환을 검출하고, 데이터 전환이 검출될 경우, 전환 데이터 신호는 IOL1을 통해 모드 제어 모듈(130)에 발송되며, 여기서 IOL1 중의 트리거(11131)(FF)는 사용자의 재구성을 통해 사용될 수 있고, 모드 제어 모듈(130)이 전환 데이터 신호를 수신한 후, 제어 신호를 M을 통해 차동 신호 완충기(11121)(SLVS12)에 입력하여 수신 모드 전환을 실현한다.
구체적인 수신 모드 전환 제어 과정은 아래와 같다. 고속 데이터(HS) 수신 모드로 작업 시, 2개의 LP가 완충기에 입력되는 출력 상태는 0 레벨(LP00)이고, 작업이 고속 데이터(HS) 수신 모드로부터 저속 데이터(LP) 수신 모드에 진입하여 전환될 경우, 입력된 2개의 완충기의 출력 신호는 고레벨이고 2개의 저속 수신 완충기(LVCOMS12)의 출력은 0 레벨로부터 1 레벨(LP11)로 점핑하며; 모드 제어 모듈(130)이 저속 데이터(LP)가 0 레벨로부터 1 레벨로 점핑한 것을 검출하면, 모드 제어 모듈(130)은 M 신호를 제어하여 1 레벨로부터 0 레벨로 점핑하도록 하고, IOB0과 IOB1을 저속 데이터(LP) 수신 모드로 전환하도록 제어한다. 저속 데이터(LP) 수신 모드에서, 고속 수신 모드를 오프(off)하고, 수신단 연결 저항을 차단하며, 저속 수신 완충기(LVCOMS12)를 온(on)한다. 모드 제어 모듈(130)이 저속 데이터(LP) 신호가 LP11로부터 LP01로 점핑하고 다시 LP00로 점핑한 것을 수신하면, M 신호를 제어하여 0 레벨로부터 1 레벨로 점핑하도록 하고, IOB0과 IOB1을 고속 데이터(HS) 수신 모드로 전환하도록 제어하는 동시에, 수신단 연결 저항을 연결하고, 고속 데이터 신호는 차동 신호 완충기(LVDS12)를 통해 수신된다. 수신된 고속 데이터 신호는 1개의 다중 선택기(MUX)를 통해 신호를 IOL0 모듈에 전송하고, IOL0 중의 역직렬화 모듈(ISERDES)에서 역직렬화를 진행하여, 8 비트 또는 4 비트 병렬 데이터를 변환시킨다. 여기서 ISERDES의 역직렬화 비율은 사용자가 재구성을 통해 구성할 수 있다.
또한, 본 실시예에서 클록 수신 모듈(120)은 클록 데이터 전환 검출 회로 모듈(123) 및 데이터 주파수 분할 회로 모듈(126)을 포함하고, 클록 데이터 전환 검출 회로 모듈(123)은 수신된 데이터가 고속 데이터로부터 저속 데이터로 전환되거나, 또는 저속 데이터로부터 고속 데이터로 전환된 것을 검출할 경우, 대응되는 데이터 전환 신호를 모드 제어 모듈(130)에 발송하며, 데이터 주파수 분할 회로 모듈(126)은 상기 모드 제어 모듈(130)이 발송한 고속 데이터 수신 모드 또는 저속 데이터 수신 모드 제어 신호를 수신한 후, 대응되는 고속 데이터 수신 모드 또는 저속 데이터 수신 모드로 전환한다. 여기서, 클록 데이터 전환 검출 회로 모듈(123) 및 데이터 주파수 분할 회로 모듈(126)은 모두 트리거를 포함하고, 트리거는 사용자가 재구성을 통해 구성할 수 있으며; 데이터 주파수 분할 회로 모듈(126)은 주파수 분할 회로 모듈을 더 포함하며, 상기 주파수 분할 회로 모듈(126)은 구성 가능한 4 나눗셈과 2 나눗셈 모드를 지원하고, 사용자가 재구성을 통해 구성할 수 있다.
구체적으로, 도 3을 참조하면 도 3은 본 실시예가 제공하는 클록 수신 모듈(120)(DPHY_CLK)의 회로 구조 모식도이다. 도면을 반으로 나눠 보면 상측 부분에서 IO 인터페이스 모듈(121)(IOB0) 및 IO 인터페이스 논리적 모듈(122)(IOL0)은 상술한 클록 데이터 전환 검출 회로 모듈(123)에 해당되고, 하측 부분에서 IO 인터페이스 모듈(124)(IOB1) 및 IO 인터페이스 논리적 모듈(125)(IOL1)은 상술한 데이터 주파수 분할 회로 모듈(126)에 해당된다. 클록 수신 모듈(120)(DPHY_CLK)과 데이터 채널(111)(DPHY_IO)의 회로 구조 아키택처는 유사하고, 클록 수신 모듈(120)(DPHY_CLK) 회로도 마찬가지로 클록 데이터 전환 검출 회로 모듈(123) 및 데이터 주파수 분할 회로 모듈(126) 두 부분의 회로로 이루어진다. 클록 수신 모듈(120)(DPHY_CLK) 회로 중의 IOL0 부분에는 전용 주파수 분할 회로(1221)(DIV)가 설치되고, 주파수 분할 회로(1221)는 구성 가능한 4 나눗셈과 2 나눗셈 모드를 지원하고, 사용자가 재구성을 통해 구성할 수 있다.
본 실시예는 MIPI D-PHY 수신 회로를 제공하고, 기존의 MIPI D-PHY 수신 회로의 기초상에서 채널 정렬 회로 모듈 및 채널 정렬 회로 모듈 등 재구성 가능한 설계를 추가한 동시에, MIPI D-PHY 수신 회로 데이터 언팩과 CSI2/DSI프로토 언팩을 정합하여 설계하고, CSI2/DSI 프로토콜층 언팩 기능을 MIPI D-PHY 층 데이터 언팩 회로에 정합함으로써, 회로 면적을 효과적으로 줄이고 회로의 자원 사용률을 높이며; 회로의 수신 지연을 효과적으로 단축하고 회로의 지연 성능을 향상시키며; 회로 설계는 워드 정렬, 채널 정렬을 지원하기에 애플리케이션 중의 채널 편이 문제를 효과적으로 해결하고; MIPI D-PHY 수신 회로가 재구성 가능한 구조이므로 CSI2와 DSI의 다양하고 상이한 응용상황 요구를 만족시킬 수 있다.
도 4를 참조하면, 이는 본 발명의 다른 일 실시예가 제공하는 MIPI D-PHY 수신 회로의 재구성 방법이고, 상기 MIPI D-PHY 수신 회로의 재구성 방법은 데이터 수신 모듈이 사용자가 구성한 재구성 파라미터를 획득하고, 재구성 파라미터에 따라 적어도 하나의 데이터 채널에서 타겟 데이터 채널을 결정하는 단계; 모드 제어 모듈이 수신된 데이터 타입에 따라, 타겟 데이터 채널이 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하도록 결정하는 단계; 데이터 수신 모듈이 수신된 고속 데이터 또는 저속 데이터를 처리하여, 프로토콜 구성에 필요한 출력 데이터를 얻고, 출력 데이터를 출력하는 단계를 포함한다.
구체적으로, 도 4를 다시 참조하면, 도 4는 본 실시예가 제공하는 MIPI D-PHY 수신 회로의 재구성 방법의 흐름 모식도로서 구체적으로 아래와 같은 단계를 포함한다.
S401에서, 데이터 수신 모듈이 사용자가 구성한 재구성 파라미터를 획득하고, 재구성 파라미터에 따라 적어도 하나의 데이터 채널에서 타겟 데이터 채널을 결정한다.
도 1, 2 및 3을 참조하면, 사용자가 구성한 재구성 파라미터는 재구성 데이터 채널 중의 타겟 데이터 채널, 재구성 타겟 데이터 채널 중 역직렬화 모듈의 역직렬화 비율, 재구성 클록 수신 모듈 중 주파수 분할 회로의 4 나눗셈과 2 나눗셈 모드 및 재구성 프로토콜 해석 회로 모듈 중의 구성 프로토콜 모드를 포함한다.
S402에서, 모드 제어 모듈이 수신된 데이터 타입에 따라, 타겟 데이터 채널이 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하도록 결정한다.
구체적으로, 수신 데이터가 고속 데이터일 경우, 타겟 데이터 채널 중의 데이터 전환 검출 회로 모듈이 모드 제어 모듈에 저레벨 신호를 출력하고, 모드 제어 모듈이 타겟 데이터 채널 중의 데이터 수신 모드 전환 회로 모듈에 고레벨 제어 신호를 출력하며, 데이터 수신 모드 전환 회로 모듈이 고레벨 제어 신호를 수신하여 데이터 수신 모드를 고속 데이터 수신 모드로 전환한다. 수신 데이터가 저속 데이터일 경우, 타겟 데이터 채널 중의 데이터 전환 검출 회로 모듈이 모드 제어 모듈에 고레벨 신호를 출력하고, 모드 제어 모듈이 타겟 데이터 채널 중의 데이터 수신 모드 전환 회로 모듈에 저레벨 제어 신호를 출력하며, 데이터 수신 모드 전환 회로 모듈이 저레벨 제어 신호를 수신하여 데이터 수신 모드를 저속 데이터 수신 모드로 전환
또한, 데이터 수신 모듈은 데이터 전환 검출 회로 모듈 및 데이터 수신 모드 전환 회로 모듈을 포함하고, 데이터 전환 검출 회로 모듈은 수신된 데이터가 고속 데이터로부터 저속 데이터로 전환되거나, 또는 저속 데이터로부터 고속 데이터로 전환된 것을 검출할 경우, 대응되는 데이터 전환 신호를 모드 제어 모듈에 발송하고; 상기 데이터 수신 모드 전환 회로 모듈은 상기 모드 제어 모듈이 발송한 고속 데이터 수신 모드 또는 저속 데이터 수신 모드 제어 신호를 수신한 후, 대응되는 고속 데이터 수신 모드 또는 저속 데이터 수신 모드로 전환한다.
S403에서, 데이터 수신 모듈이 수신된 고속 데이터 또는 저속 데이터를 처리하여, 프로토콜 구성에 필요한 출력 데이터를 얻고, 출력 데이터를 출력한다.
구체적으로, 출력 데이터는 바이트 클록, 수평 동기화, 수직 동기화, 데이터, 데이터 유효 식별자, CSI2/DSI 데이터 패킷 헤더 및 패킷 헤더 유효 식별자를 포함하고, 상기 데이터 수신 모듈이 수신된 고속 데이터 또는 저속 데이터를 처리하여, 프로토콜 구성에 필요한 출력 데이터를 얻고, 출력 데이터를 출력하는 단계는, 고속 데이터 수신 모드일 경우, 수신된 고속 데이터에 대해 동기화 처리를 진행하고, 동기화된 데이터에 대해 프로토콜 해석을 진행하며 저속 병렬 데이터로 변환시키는 단계; 및 저속 데이터 수신 모드일 경우, 수신된 저속 데이터에 대해 프로토콜 해석을 진행하여 프로토콜 구성에 필요한 출력 데이터를 얻고, 상기 출력 데이터를 출력하는 단계를 포함한다.
본 실시예는 MIPI D-PHY 수신 회로의 재구성 방법을 제공하고, 상기 MIPI D-PHY 수신 회로의 재구성 방법은 데이터 수신 모듈이 사용자가 구성한 재구성 파라미터를 획득하고, 재구성 파라미터에 따라 적어도 하나의 데이터 채널에서 타겟 데이터 채널을 결정하는 단계; 모드 제어 모듈이 수신된 데이터 타입에 따라, 타겟 데이터 채널이 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하도록 결정하는 단계; 데이터 수신 모듈이 수신된 고속 데이터 또는 저속 데이터를 처리하여, 프로토콜 구성에 필요한 출력 데이터를 얻고, 출력 데이터를 출력하는 단계를 포함한다. 상기 방법에서 MIPI D-PHY 수신 회로가 재구성 가능한 구조이므로 CSI2와 DSI의 다양하고 상이한 응용상황 요구를 만족시킬 수 있는 동시에, MIPI D-PHY 수신 회로 데이터 언팩과 CSI2/DSI 프로토콜층 언팩 을 정합하여 설계함으로써, 회로 면적을 효과적으로 줄이고 회로의 자원 사용률을 높인다.
도 5를 참조하면, 이는 본 발명의 일 실시예가 제공하는 프로토콜 해석 회로 모듈 상태기의 작업 상태 모식도이다.
시스템 작업 상태는 아래와 같다.
시스템 초기화 시, 대기 동기화 상태(ST_SYNC)에 진입한다.
고속 데이터의 동기화 신호를 수신한 후, 프로토콜 패킷 헤더가 채널 0에서 정렬되고, 상태가 프로토콜 패킷 헤더1 수신 상태(ST_LEN1)로 점핑한다.
ST_LEN1 상태에서, 프로토콜 패킷 테일(Tail)이 검출되면, 동기화 대기 상태(ST_SYNC)로 점핑하여 되돌아 간다.
ST_LEN1 상태에서, 프로토콜 롱 패킷(패킷 길이WC>=1)이 검출되면, 롱 패킷 상태(ST_LONG)로 점핑한다.
ST_LEN1 상태에서, 프로토콜 쇼트 패킷(패킷 길이WC=0)이 검출되면, 점핑하지 않고 계속하여 ST_LEN1 상태를 유지한다.
ST_LONG 상태에서, 프로토콜 패킷 수신 완료가 검출되고, 마지막 하나의 바이트가 채널 0에 있으며 쇼트 패킷이 검출되면, 상태가 ST_LEN1로 점핑한다.
ST_LONG 상태에서, 프로토콜 패킷 수신 완료가 검출되고, 마지막 하나의 바이트가 채널 1에 있으며 쇼트 패킷이 검출되면, 상태가 ST_LEN2로 점핑한다.
ST_LONG 상태에서, 프로토콜 패킷 수신 완료가 검출되고, 마지막 하나의 바이트가 채널 2에 있으며 쇼트 패킷이 검출되면, 상태가 ST_LEN3로 점핑한다.
ST_LONG 상태에서, 프로토콜 패킷 수신 완료가 검출되고, 마지막 하나의 바이트가 채널 3에 있으며 쇼트 패킷이 검출되면, 상태가 ST_LEN4로 점핑한다.
ST_LONG 상태에서, 프로토콜 패킷 수신 완료가 검출되고, 마지막 하나의 바이트가 채널 3에 있으며 롱 패킷이 검출되면, 상태가 ST_LONG 상태를 유지한다.
ST_LONG 상태에서, 프로토콜 패킷 수신 완료가 검출되고, 프로토콜 패킷 테일이 검출되면, 동기화 대기 상태(ST_SYNC)로 점핑하여 되돌아 간다.
ST_LEN2 상태에서, 프로토콜 패킷 테일이 검출되면, 동기화 대기 상태(ST_SYNC)로 점핑하여 되돌아 간다.
ST_LEN2 상태에서, 프로토콜 롱 패킷(패킷 길이WC>=1)이 검출되면, 롱 패킷 수신 상태(ST_LONG)로 점핑한다.
ST_LEN2 상태에서, 프로토콜 쇼트 패킷(패킷 길이WC=0)이 검출되면, 점핑하지 않고 계속하여 ST_LEN2 상태를 유지한다.
ST_LEN3 상태에서, 프로토콜 패킷 테일이 검출되면, 동기화 대기 상태(ST_SYNC)로 점핑하여 되돌아 간다.
ST_LEN3 상태에서, 프로토콜 롱 패킷(패킷 길이WC>=1)이 검출되면, 롱 패킷 수신 상태(ST_LONG)로 점핑한다.
ST_LEN3 상태에서, 프로토콜 쇼트 패킷(패킷 길이WC=0)이 검출되면, 점핑하지 않고 계속하여 ST_LEN3 상태를 유지한다.
ST_LEN4 상태에서, 프로토콜 패킷 테일이 검출되면, 동기화 대기 상태(ST_SYNC)로 점핑하여 되돌아 간다.
ST_LEN4 상태에서, 프로토콜 롱 패킷(패킷 길이WC>=1)이 검출되면, 롱 패킷 수신 상태(ST_LONG)로 점핑한다.
ST_LEN4 상태에서, 프로토콜 쇼트 패킷(패킷 길이WC=0)이 검출되면, ST_LEN4 상태를 유지한다.
도 6을 참조하면, 이는 본 발명의 일 실시예가 제공하는 전자 기기(600)를 보여주고, 상기 전자 기기는 상기 실싱예에 따른 MIPI D-PHY 수신 회로(610)를 포함한다.
선택 가능하게, 상기 전자 기기(600)는 스마트폰, 태블릿 PC, 랩톱, 핸드헬드 컴퓨터, 개인 휴대 정보 단말기(Personal Digital Assistant, PDA) 및 미러링 기능을 구비하는 모바일 스마트 기기일 수 있으나 이에 한정되는 것은 아니다. 물론, 미러링 기능을 구비하는 개인용 컴퓨터(Personal Computer, PC), 차량 탑재 컴퓨터 고정형 스마트 기기일 수도 있으나 이에 한정되는 것은 아니다.
상기 본 발명의 실시예의 번호는 단지 기술을 위한 것으로서 실시예의 우열을 가리키지 않는다. 상술한 실시예에 대한 설명을 통해 당업자는 상기 실시예의 방법을 잘 이해할 것이고, 소프트웨어에 필요한 범용 하드웨어 플랫폼을 조합한 방식으로 구현할 수 있으며, 물론 하드웨어를 통해 구현할 수도 있으나 많은 경우 전자가 더 바람직한 실시형태이다.
앞에서 도면을 참조하여 본 발명의 실시예에 대해 기술하였으나 본 발명은 상술한 구체적인 실시형태에 한정되지 않고, 상술한 구체적인 실시형태는 단지 예시적인 것일 뿐 한정적인 것이 아니다. 당업자는 본 발명의 시사에 의해 본 발명의 주지 및 청구범위의 보호범위를 벗어나지 않고 많은 변경을 진행할 수 있는 이는 모두 본 발명의 보호범위에 속한다.
Claims (20)
- MIPI D-PHY 수신 회로에 있어서,
사용자 재구성에 따라 데이터 채널을 구성하고, 수신된 고속 데이터 또는 저속 데이터를 처리하여 프로토콜 구성에 필요한 출력 데이터를 얻기 위한 데이터 수신 모듈;
상기 데이터 수신 모듈이 고속 데이터 수신 모드에서 고속 데이터를 수신할 경우, 고속 직렬 클록과 바이트 클록을 회복하여, 상기 데이터 수신 모듈에 대한 동기화 샘플링 및 직렬 병렬 변환을 실현하는 클록 수신 모듈;
상기 데이터 수신 모듈 및 상기 클록 수신 모듈이 고속 데이터 수신 모드 및 저속 데이터 수신 모드 전환을 진행하도록 제어하는 모드 제어 모듈을 포함하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제1항에 있어서,
상기 데이터 수신 모듈은,
고속 데이터 또는 저속 데이터를 수신하고, 데이터를 수신한 데이터 타입에 따라 각각 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하는 적어도 하나의 데이터 채널;
수신된 고속 데이터에 대해 워드 정렬을 진행하기 위한 워드 정렬 회로 모듈;
수신된 고속 데이터에 대해 채널 정렬을 진행하기 위한 채널 정렬 회로 모듈;
프로토콜 해석 모드를 구성하고, 구성 프로토콜 모드에 따라 대응되는 구성 프로토콜의 출력 데이터를 얻기 위한 프로토콜 해석 회로 모듈을 포함하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제2항에 있어서,
상기 데이터 채널은 데이터 전환 검출 회로 모듈 및 데이터 수신 모드 전환 회로 모듈을 포함하고;
상기 데이터 전환 검출 회로 모듈은 수신된 데이터가 고속 데이터로부터 저속 데이터로 전환되거나, 또는 저속 데이터로부터 고속 데이터로 전환된 것을 검출할 경우, 대응되는 데이터 전환 신호를 상기 모드 제어 모듈에 발송하고;
상기 데이터 수신 모드 전환 회로 모듈은 상기 모드 제어 모듈이 발송한 고속 데이터 수신 모드 또는 저속 데이터 수신 모드 제어 신호를 수신한 후, 대응되는 고속 데이터 수신 모드 또는 저속 데이터 수신 모드로 전환하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제3항에 있어서,
상기 데이터 전환 검출 회로 모듈 및 데이터 수신 모드 전환 회로 모듈는 모두 트리거를 포함하고; 상기 데이터 수신 모드 전환 회로 모듈은 역직렬화(de-serialization) 모드를 더 포함하여, 8 비트 또는 4 비트 병렬 데이터를 변환시키는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제3항에 있어서,
상기 데이터 전환 검출 회로 모듈은 완충기를 포함하고;
상기 완충기는 데이터 상태가 고속에서 저속으로의 전환 또는 저속에서 고속으로의 전환을 검출하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제5항에 있어서,
상기 완충기는 또한, 데이터 전환이 검출될 경우, 전환 데이터 신호를 상기 모드 제어 모듈에 발송하고,
상기 모드 제어 모듈이 상기 전환 데이터 신호를 수신한 후, 제어 신호를 상기 데이터 전환 검출 회로 모듈 중의 차동 신호 완충기에 입력하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제2항 내지 제6항 중 어느 한 항에 있어서,
상기 출력 데이터는 바이트 클록, 수평 동기화, 수직 동기화, 데이터, 데이터 유효 식별자, CSI2/DSI 데이터 패킷 헤더 및 패킷 헤더 유효 식별자를 포함하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제2항 내지 제6항 중 어느 한 항에 있어서,
상기 MIPI D-PHY 수신 회로는 제1 다중 선택기를 더 포함하고, 상기 제1 다중 선택기는 상기 워드 정렬 회로 모듈 및 상기 채널 정렬 회로 모듈 사이에 설치되며;
상기 제1 다중 선택기는 워드 정렬의 역직렬화 고속 데이터의 사용 여부를 결정하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제2항 내지 제6항 중 어느 한 항에 있어서,
상기 MIPI D-PHY 수신 회로는 제2 다중 선택기를 더 포함하고, 상기 제2 다중 선택기는 상기 채널 정렬 회로 모듈 및 상기 프로토콜 해석 회로 모듈 사이에 설치되며;
상기 제2 다중 선택기는 채널 정렬의 역직렬화 고속 데이터의 사용 여부를 결정하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제2항 내지 제6항 중 어느 한 항에 있어서,
상기 프로토콜 해석 회로 모듈은 프로토콜 해석 모드에 대해 재구성을 진행하는 구성 명령에 따라 상기 프로토콜 해석 모드를 설정하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 클록 수신 모듈은 클록 데이터 전환 검출 회로 모듈 및 데이터 주파수 분할 회로 모듈을 포함하고,
상기 클록 데이터 전환 검출 회로 모듈은 수신된 데이터가 고속 데이터로부터 저속 데이터로 전환되거나, 또는 저속 데이터로부터 고속 데이터로 전환된 것을 검출할 경우, 대응되는 데이터 전환 신호를 상기 모드 제어 모듈에 발송하며,
상기 데이터 주파수 분할 회로 모듈은 상기 모드 제어 모듈이 발송한 고속 데이터 수신 모드 또는 저속 데이터 수신 모드 제어 신호를 수신한 후, 대응되는 고속 데이터 수신 모드 또는 저속 데이터 수신 모드로 전환하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제11항에 있어서,
상기 클록 데이터 전환 검출 회로 모듈 및 데이터 주파수 분할 회로 모듈은 모두 트리거를 포함하고; 상기 데이터 주파수 분할 회로 모듈은 주파수 분할 회로 모듈을 더 포함하며, 상기 주파수 분할 회로 모듈은 구성 가능한 4 나눗셈과 2 나눗셈 모드를 지원하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제2항에 있어서,
상기 데이터 채널의 개수는 1-4이고, 각각의 데이터 채널에는 대응되게 하나의 상기 워드 정렬 회로 모듈이 설치되는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- 제13항에 있어서,
상기 각각의 데이터 채널은 사용자 구성에 따라 재구성을 진행하는 것을 특징으로 하는 MIPI D-PHY 수신 회로.
- MIPI D-PHY 수신 회로의 재구성 방법에 있어서,
데이터 수신 모듈이 사용자가 구성한 재구성 파라미터를 획득하고, 상기 재구성 파라미터에 따라 적어도 하나의 데이터 채널에서 타겟 데이터 채널을 결정하는 단계;
모드 제어 모듈이 수신된 데이터 타입에 따라, 상기 타겟 데이터 채널이 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하도록 결정하는 단계;
상기 데이터 수신 모듈이 수신된 고속 데이터 또는 저속 데이터를 처리하여, 프로토콜 구성에 필요한 출력 데이터를 얻고, 상기 출력 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 MIPI D-PHY 수신 회로의 재구성 방법.
- 제15항에 있어서,
상기 재구성 파라미터는 재구성 데이터 채널 중의 타겟 데이터 채널, 재구성 타겟 데이터 채널 중 역직렬화 모듈의 역직렬화 비율, 재구성 클록 수신 모듈 중 주파수 분할 회로의 4 나눗셈과 2 나눗셈 모드 및 재구성 프로토콜 해석 회로 모듈 중의 구성 프로토콜 모드를 포함하고,
상기 데이터 수신 모듈의 재구성 파라미터를 획득하는 단계는,
상기 타겟 데이터 채널, 상기 역직렬화 비율, 상기 주파수 분할 회로의 4 나눗셈과 2 나눗셈 모드 및 상기 구성 프로토콜 모드를 획득하는 단계를 포함하는 것을 특징으로 하는 MIPI D-PHY 수신 회로의 재구성 방법.
- 제15항 내지 제16항 중 어느 한 항에 있어서,
상기 모드 제어 모듈이 수신된 데이터 타입에 따라, 상기 타겟 데이터 채널이 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하도록 결정하는 단계는,
수신 데이터가 고속 데이터일 경우, 타겟 데이터 채널 중의 데이터 전환 검출 회로 모듈이 모드 제어 모듈에 저레벨 신호를 출력하고, 상기 모드 제어 모듈이 타겟 데이터 채널 중의 데이터 수신 모드 전환 회로 모듈에 고레벨 제어 신호를 출력하며, 상기 데이터 수신 모드 전환 회로 모듈이 상기 고레벨 제어 신호를 수신하여 데이터 수신 모드를 고속 데이터 수신 모드로 전환하는 단계; 및
수신 데이터가 저속 데이터일 경우, 타겟 데이터 채널 중의 데이터 전환 검출 회로 모듈이 모드 제어 모듈에 고레벨 신호를 출력하고, 상기 모드 제어 모듈이 타겟 데이터 채널 중의 데이터 수신 모드 전환 회로 모듈에 저레벨 제어 신호를 출력하며, 상기 데이터 수신 모드 전환 회로 모듈이 상기 저레벨 제어 신호를 수신하여 데이터 수신 모드를 저속 데이터 수신 모드로 전환하는 단계를 포함하는 것을 특징으로 하는 MIPI D-PHY 수신 회로의 재구성 방법.
- 제15항 내지 제16항 중 어느 한 항에 있어서,
상기 출력 데이터는 바이트 클록, 수평 동기화, 수직 동기화, 데이터, 데이터 유효 식별자, CSI2/DSI 데이터 패킷 헤더 및 패킷 헤더 유효 식별자를 포함하고;
상기 데이터 수신 모듈이 수신된 고속 데이터 또는 저속 데이터를 처리하여, 프로토콜 구성에 필요한 출력 데이터를 얻고, 상기 출력 데이터를 출력하는 단계는,
고속 데이터 수신 모드일 경우, 수신된 고속 데이터에 대해 동기화 처리를 진행하고, 동기화된 데이터에 대해 프로토콜 해석을 진행하며 저속 병렬 데이터로 변환시키는 단계; 및
저속 데이터 수신 모드일 경우, 수신된 저속 데이터에 대해 프로토콜 해석을 진행하여 프로토콜 구성에 필요한 출력 데이터를 얻고, 상기 출력 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 MIPI D-PHY 수신 회로의 재구성 방법.
- 제15항 내지 제16항 중 어느 한 항에 있어서,
상기 데이터 수신 모듈은 데이터 전환 검출 회로 모듈 및 데이터 수신 모드 전환 회로 모듈을 포함하고,
상기 모드 제어 모듈이 수신된 데이터 타입에 따라, 상기 타겟 데이터 채널이 고속 데이터 수신 모드 또는 저속 데이터 수신 모드를 사용하도록 결정하는 단계는,
상기 데이터 전환 검출 회로 모듈이 수신된 데이터가 고속 데이터로부터 저속 데이터로 전환되거나, 또는 저속 데이터로부터 고속 데이터로 전환된 것을 검출할 경우, 대응되는 데이터 전환 신호를 상기 모드 제어 모듈에 발송하는 단계;
상기 데이터 수신 모드 전환 회로 모듈이 상기 모드 제어 모듈이 발송한 고속 데이터 수신 모드 또는 저속 데이터 수신 모드 제어 신호를 수신한 후, 대응되는 고속 데이터 수신 모드 또는 저속 데이터 수신 모드로 전환하는 단계를 포함하는 것을 특징으로 하는 MIPI D-PHY 수신 회로의 재구성 방법.
- 제1항 내지 제6항 중 어느 한 항에 따른 MIPI D-PHY 수신 회로를 포함하는 전자 기기.
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