CN105047651B - 3d堆叠芯片封装件 - Google Patents

3d堆叠芯片封装件 Download PDF

Info

Publication number
CN105047651B
CN105047651B CN201410848062.8A CN201410848062A CN105047651B CN 105047651 B CN105047651 B CN 105047651B CN 201410848062 A CN201410848062 A CN 201410848062A CN 105047651 B CN105047651 B CN 105047651B
Authority
CN
China
Prior art keywords
hole
tube core
rdl
substrate
moulding compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410848062.8A
Other languages
English (en)
Other versions
CN105047651A (zh
Inventor
余振华
陈明发
吕文森
邱文智
蔡文景
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105047651A publication Critical patent/CN105047651A/zh
Application granted granted Critical
Publication of CN105047651B publication Critical patent/CN105047651B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0544—14th Group
    • H01L2924/05442—SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本文公开的封装件包括具有在第一衬底的第一侧上设置的第一再分布层(RDL)的第一管芯和具有在第二衬底的第一侧上设置的第二RDL的第二管芯，第一RDL接合至第二RDL。第三管芯具有在第三衬底的第一侧上设置的第三RDL。第三管芯在第二管芯上方安装，第二管芯设置在第一管芯和第三管芯之间。第一通孔延伸穿过第二衬底并且与第二衬底电隔离，每个第一通孔均接触第一RDL或第二RDL中的导电元件。第二通孔延伸穿过第三衬底并且与第三衬底电隔离，每个第二通孔均接触第三RDL中的导电元件或其中一个第一通孔。本发明还涉及3D堆叠芯片封装件。

Description

3D堆叠芯片封装件
优先权请求和交叉参考
本申请要求于2014年4月30日提交的标题为“3D衬底上晶圆上芯片”的美国临时申请第61/986,653号的优先权，该申请结合于此作为参考。
技术领域
本发明涉及3D堆叠芯片封装件。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度中的持续改进，半导体产业已经经历了快速发展。大多数情况下，集成密度中的这种改进来自于最小部件尺寸的重复减小(例如，朝着亚20nm节点缩小半导体工艺节点)，其允许更多的组件集成至给定面积内。随着最近对小型化、更高的速度和更大的带宽、以及更低的功率消耗和延迟的需求已经增长，增加了对半导体管芯的更小和更有创造性的封装技术的需要。
随着半导体技术进一步发展，堆叠的半导体器件例如3D集成电路(3DIC)已经作为有效替代出现，以进一步降低半导体器件的物理尺寸。在堆叠的半导体器件中，在不同的半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。两个或更多个半导体晶圆可以安装在彼此的顶部以进一步降低半导体器件的波形因数。
可以通过合适的接合技术将两个半导体晶圆或管芯接合在一起。通常使用的接合技术包括直接接合、化学活化接合、等离子体活化接合、阳极接合、共晶接合、玻璃粉接合、粘合剂接合、热压缩接合、反应接合等。可以在堆叠的半导体晶圆之间提供电连接。堆叠的半导体器件可以提供具有更小的波形因数的更高的密度并且实现增加的性能和更低的功率消耗。
发明内容
为了解决现有技术中的问题，本发明提供了一种封装件，包括：第一管芯，具有在第一衬底的第一侧上设置的第一再分布层(RDL)；第二管芯，具有在第二衬底的第一侧上设置的第二RDL，所述第一RDL接合至所述第二RDL；第三管芯，具有在第三衬底的第一侧上设置的第三RDL，所述第三管芯安装在所述第二管芯上方，所述第二管芯设置在所述第一管芯和所述第三管芯之间；第一通孔，延伸穿过所述第二衬底并且与所述第二衬底电隔离，每个所述第一通孔均接触所述第一RDL或所述第二RDL中的导电元件；以及第二通孔，延伸穿过所述第三衬底并且与所述第三衬底电隔离，每个所述第二通孔均接触所述第三RDL中的导电元件或所述第一通孔中的一个。
在上述封装件中，其中，所述第一RDL直接接合至所述第二RDL。
在上述封装件中，还包括：第一间隔件，插入在所述第二衬底和一个或多个所述第一通孔之间并且每个所述第一间隔件均延伸穿过所述第二衬底；以及第二间隔件，插入在所述第三衬底和一个或多个所述第二通孔之间并且每个所述第二间隔件均延伸穿过所述第三衬底。
在上述封装件中，还包括：第一模塑料，围绕所述第二管芯设置；其中，所述第一通孔中的至少一个从所述第一模塑料的顶面延伸穿过所述模塑料的底面到达所述第一RDL内。
在上述封装件中，还包括：第一模塑料，围绕所述第二管芯设置；其中，所述第一通孔中的至少一个从所述第一模塑料的顶面延伸穿过所述模塑料的底面到达所述第一RDL内；还包括：第二模塑料，围绕所述第三管芯设置并且位于所述第一模塑料的上方；其中，所述第二通孔中的至少一个从所述第二模塑料的顶面延伸至所述第一RDL。
在上述封装件中，还包括：第一模塑料，围绕所述第二管芯设置；其中，所述第一通孔中的至少一个从所述第一模塑料的顶面延伸穿过所述模塑料的底面到达所述第一RDL内；还包括：第二模塑料，围绕所述第三管芯设置并且位于所述第一模塑料的上方；其中，所述第二通孔中的至少一个从所述第二模塑料的顶面延伸至所述第一RDL；其中，所述第一通孔中的至少第一个具有横向延伸超过所述第二管芯的边缘的位于所述第一模塑料中的顶部。
在上述封装件中，还包括：第一模塑料，围绕所述第二管芯设置；其中，所述第一通孔中的至少一个从所述第一模塑料的顶面延伸穿过所述模塑料的底面到达所述第一RDL内；还包括：第二模塑料，围绕所述第三管芯设置并且位于所述第一模塑料的上方；其中，所述第二通孔中的至少一个从所述第二模塑料的顶面延伸至所述第一RDL；其中，所述第一通孔中的至少第一个具有横向延伸超过所述第二管芯的边缘的位于所述第一模塑料中的顶部；其中，所述第二通孔中的一个延伸穿过与所述第三管芯邻近的所述第二模塑料并且接触所述第一通孔中的第一个的顶部。
在上述封装件中，其中，所述第一通孔中的第一个与所述第一RDL中的导电元件和所述第二RDL中的导电元件接触，并且其中，所述第一通孔中的所述第一个与所述第二通孔电绝缘。
在上述封装件中，其中，所述第一通孔中的第一个与所述第一RDL中的导电元件和所述第二RDL中的导电元件接触，并且其中，所述第一通孔中的所述第一个与所述第二通孔电绝缘；其中，其中所述第二通孔中的一个的至少一部分直接在所述第一通孔中的所述第一个上方对准。
根据本发明的另一个方面，提供了一种封装件，包括：第一管芯，具有在第一衬底上设置的第一再分布层(RDL)；第二管芯，具有在第二衬底上设置的第二RDL，所述第二管芯设置在所述第一管芯的上方并且所述第二RDL接合至所述第一RDL；第一模塑料，设置在所述第一管芯上方并且围绕所述第二管芯；第三管芯，具有在第三衬底上设置的第三RDL，所述第三管芯设置在所述第一模塑料的上方；第二模塑料，设置在所述第一模塑料的上方并且围绕所述第三管芯；第一通孔，延伸穿过所述第二衬底并且每个所述第一通孔接触所述第一RDL或所述第二RDL中的至少一个导电元件，其中，第一间隔件使所述第一通孔与所述第二衬底电绝缘；以及第二通孔，延伸穿过所述第三衬底并且每个所述第二通孔接触所述第三RDL中的导电元件或所述第一通孔中的一个，其中，第二间隔件使所述第二通孔与所述第三衬底电绝缘。
在上述封装件中，其中，所述第一RDL直接接合至所述第二RDL。
在上述封装件中，其中，一个或多个所述第一间隔件延伸穿过所述第二衬底至所述第一RDL或所述第二RDL中的所述导电元件。
在上述封装件中，其中，所述第一模塑料在所述第二管芯上方延伸；其中，所述第一通孔中的每一个都具有宽于下部的上部；以及其中，所述第一通孔中的每一个的所述上部都设置在所述第二管芯之上。
在上述封装件中，其中，所述第二通孔中的至少一个从所述第二模塑料的顶面延伸穿过所述第二模塑料的底面到达所述第一RDL内。
在上述封装件中，其中，所述第一通孔中的第一个接触所述第一RDL中的导电元件和所述第二RDL中的导电元件；其中，所述第一通孔中的第一个与所述第二通孔电绝缘；以及其中，所述第二通孔中的一个的至少一部分直接在所述第一通孔中的第一个上方对准。
在上述封装件中，其中，所述第一通孔中的至少第二个具有横向延伸超过所述第二管芯的边缘的顶部；以及其中，所述第二通孔中的一个延伸穿过与所述第三管芯邻近的所述第二模塑料并且接触所述第一通孔的第二个的顶部。
根据本发明的又一个方面，提供了一种方法，包括：提供第一管芯，所述第一管芯具有在第一衬底上设置的第一再分布层(RDL)，所述第一RDL包括第一氧化物层；提供第二管芯，所述第二管芯具有在第二衬底上设置的第二RDL，所述第二RDL包括第二氧化物层；通过利用氧化物对氧化物接合将所述第一氧化物层接合至所述第二氧化物层来将所述第一管芯接合至所述第二管芯；在将所述第一管芯接合至所述第二管芯之后，在所述第二管芯中形成第一开口，所述第一开口延伸穿过所述第二衬底并且暴露所述第一RDL或所述第二RDL中的第一导电元件；在所述第一开口中形成第一通孔，所述第一通孔延伸穿过所述第二衬底并且每个所述第一通孔均接触所述第一导电元件中的相应一个，其中，所述第一通孔与所述第二衬底电绝缘；在所述第二管芯上方安装第三管芯，所述第三管芯具有在第三衬底上设置的第三RDL；在所述第二管芯上方安装所述第三管芯之后，在所述第三管芯中形成第二开口，每个所述第二开口均延伸穿过所述第三衬底并且暴露所述第一通孔中的一个或所述第三RDL中的第二导电元件；以及在所述第二开口中形成第二通孔，所述第二通孔延伸穿过所述第三衬底并且每个所述第二通孔均接触所述第二导电元件中的相应一个或所述第一通孔中的相应一个，其中，所述第二通孔与所述第三衬底电绝缘。
在上述方法中，还包括：在形成所述第一通孔之前，在所述第一管芯上方以及围绕所述第二管芯的位置形成第一模塑料；以及在形成所述第二通孔之前，在围绕所述第三管芯的位置形成第二模塑料。
在上述方法中，还包括：在形成所述第一通孔之前，在所述第一管芯上方以及围绕所述第二管芯的位置形成第一模塑料；以及在形成所述第二通孔之前，在围绕所述第三管芯的位置形成第二模塑料；还包括：在安装所述第三管芯之前，形成穿过所述第一模塑料的第三通孔，所述第三通孔延伸穿过所述第一模塑料并且接触所述第一RDL中的第三导电元件；以及穿过所述第二模塑料形成第四通孔，每个所述第四通孔均接触所述第一通孔或所述第三通孔中的一个。
在上述方法中，还包括在所述第一开口中形成第一自对准间隔件，其中，所述第一通孔在所述第一自对准间隔件上形成从而使得所述第一自对准间隔件将所述第二衬底与所述第一通孔电绝缘；以及在所述第二开口中形成第二自对准间隔件，其中，所述第二通孔在所述第二自对准间隔件上形成从而使得所述第二自对准间隔件将所述第三衬底与所述第二通孔电绝缘。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图15根据实施示出利用后通孔工艺形成晶圆上芯片结构的中间加工步骤的截面图；
图16至图20根据另一实施例示出利用后通孔工艺形成晶圆上芯片结构的中间加工步骤的截面图；
图21至图29根据实施例示出利用双镶嵌后通孔工艺形成晶圆上芯片结构的中间加工步骤的截面图；以及
图30至图35根据一些实施例示出形成3D衬底上晶圆上芯片结构的中间加工步骤的截面图。
具体实施方式
为了实现所提供主题的不同特征，本发明提供了许多不同的实施例或实例。以下描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例并不旨在限定。例如，在以下描述中在第二部件上方或上形成第一部件可包括第一和第二部件以直接接触形成的实施例，并且也可包括在第一和第二部件之间形成额外的部件，使得第一和第二部件不直接接触的实施例。再者，本发明可在各个实例中重复参照标号和/或字符。该重复是为了简明和清楚的目的，而且其本身没有规定所讨论的各个实施例和/或配置之间的关系。
另外，，为了便于描述，可以在本文中可以使用诸如“在…之下”、“下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图中示出的一个元件或部件与另一个(些)元件或部件的关系。空间相对术语意图涵盖使用或操作中的器件的除了附图中示出的方位之外的不同方位。装置可以以其他方位定向(旋转90度或处于其他方位上)，并且本文使用的空间相对描述符可以同样地作出相应的解释。
半导体器件接合在一起以形成具有各种功能的封装件。在一些工艺中，利用直接表面接合(诸如氧化物对氧化物接合)、通过混合接合等将管芯、晶圆或管芯和晶圆的组合接合在一起。已经发现，可以利用后通孔工艺在接合晶圆之间提供互连。在后通孔工艺中，在管芯已经接合之后穿过其中一个管芯形成通孔，以利用通孔开口的侧壁上的自对准绝缘间隔件在管芯和外部连接件之间提供电连接。侧壁上的自对准间隔件允许更窄、更高的通孔，并且改进通孔的纵横比在约3和约10之间。改进的纵横比导致更细密布置的通孔阵列。
已经进一步发现，后通孔工艺允许很多管芯的堆叠，因为本文公开的后通孔工艺的实施例可以提供封装件中的管芯之间的或者管芯和外部连接件之间的连通性。在接合每个管芯或管芯的层之后形成通孔。将通孔形成为连接至先前接合的管芯，或至先前在下部管芯中形成的通孔。在顶部或层管芯上方提供外部连接件，该外部连接件将通孔连接至电源或提供与另一管芯、衬底、封装件等的通信。
图1根据实施例示出在接合之前的晶圆104和管芯102的截面图。管芯102包括管芯衬底106，诸如具有在其中形成的一个或多个有源器件的半导体。管芯再分布层(RDL)108设置在管芯衬底106上。管芯RDL 108包括具有在介电层中设置的导电元件110的一个或多个介电层。在衬底具有有源器件的一侧上方形成管芯RDL 108，导电元件110与管芯衬底106上的有源器件连接。
晶圆104具有在晶圆衬底112上方设置的晶圆RDL 114。在一些实施例中，晶圆衬底112是具有在其中形成的一个或多个有源器件的半导体。晶圆RDL 114在晶圆衬底112中的有源器件上方形成并且具有在介电层中设置的一个或多个导电元件110。
图2根据实施例示出接合晶圆的工艺步骤的截面图。管芯102和晶圆104在RDL 108和114的顶面处接合，形成接合界面202。管芯102和晶圆104用作封装件的基底，该封装件具有用于将该封装件安装至外部器件、衬底等的连接。在一些实施例中，管芯102通过例如直接表面接合、金属对金属接合、混合接合或另一接合工艺接合至晶圆104。直接表面接合工艺通过清洗和/或表面活化工艺，以及随后对接合的表面施加压力、热和/或其他接合工艺步骤来产生氧化物对氧化物接合或衬底对衬底接合。在一些实施例中，通过熔融在RDL 108和114的表面处暴露的诸如金属金属接合焊盘的导电元件110实现的金属对金属接合来接合管芯102和晶圆104。在其他实施例中，混合接合用于通过直接表面接合和金属对金属接合的组合接合管芯102和晶圆104，其中RDL 108和114的表面以及在RDL 108和114的表面处暴露的金属接合焊盘的表面均接合。在一些实施例中，烘烤、退火、按压或以其他方式处理接合的管芯以增强或完成接合。
图3是根据实施例在封装件上方形成模塑料302的截面图。模塑料302围绕管芯102并且在晶圆RDL 114上形成。在一些实施例中，利用例如模子(未示出)成形或模塑模塑料302，该模子在施用时可以具有用于保持模塑料302的边界或其他部件。该模子可以用于压力模塑围绕管芯102的模塑料302以迫使模塑料302进入开口和凹槽内，消除模塑料302中的气陷等。在实施例中，模塑料302是非导电或介电材料，诸如环氧化物、树脂、可模塑聚合物(诸如PBO)或另一可模塑材料。例如，模塑料302是通过化学反应或通过干燥固化的环氧化物或树脂。在另一实施例中，模塑化合物302是紫外(UV)固化聚合物。
在模塑料302在管芯102和晶圆104上方形成之后，通过例如研磨、化学机械抛光(CMP)、蚀刻或另一工艺减少或平坦化模塑料302。在一些实施例中，在平坦化之后，模塑料302在管芯102上方延伸，而在其他实施例中，减少模塑料从而暴露管芯102。在一些实施例中，衬底106在与模塑料相同的工艺中减薄或减少，导致与模塑料表面基本上平面的管芯102背面。
图4是根据实施例将封装件安装至载体402的截面图。反转封装件以允许进入并且加工穿过晶圆衬底112。管芯102和模塑料302表面与例如玻璃载体或其他操作衬底接合。封装件利用管芯附接膜(DAF)、粘合剂等附接至载体402。在其他实施例中，封装件附接至载体402，晶圆衬底112位于载体402上，从而允许穿过封装件的管芯侧加工封装件。在一些实施例中，也通过研磨、CMP、蚀刻或另一工艺减薄或减少晶圆衬底112。
图5是根据实施例示出掩蔽晶圆衬底112的截面图。蚀刻停止层502在晶圆衬底112上形成，并且由与晶圆衬底112的材料相比具有高蚀刻选择性的材料形成。另外，蚀刻停止层502与晶圆RDL 114和管芯RDL 108相比具有高蚀刻选择性。在其中晶圆衬底112是例如硅并且RDL 114和108是氧化硅的一些实施例中，蚀刻停止层502是诸如氮化硅(SiN)的氮化物，诸如碳化硅(SiC)的碳化物或诸如氮氧化硅(SiON)的氮氧化物，或另一蚀刻停止材料。在该实施例中，通过利用化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、物理汽相沉积(PVD)、外延、旋涂工艺或另一沉积工艺的沉积来沉积蚀刻停止层。
掩模504在蚀刻停止层502上方形成并且被图案化以形成暴露蚀刻停止层502的部分的开口506。在一些实施例中，掩模504是沉积、曝光和显影的光刻胶。掩模504中的开口506在RDL 108和114中的导电元件110上方对准。
图6是根据实施例示出蚀刻停止层502的蚀刻的截面图。蚀刻蚀刻停止层502以暴露晶圆衬底112。在一些实施例中，用干式等离子体蚀刻来蚀刻蚀刻停止层502，诸如具有氟基蚀刻剂(诸如四氟化碳(CF4)或六氟化硫(SF6))的氧或氮等离子体。在其他实施例中，通过湿蚀刻来蚀刻蚀刻停止层502；利用例如硫酸(H2SO4)、加热的磷酸(H3PO4)等。
图7是根据实施例示出晶圆衬底112的蚀刻的截面图。各向异性地蚀刻晶圆衬底112以形成具有基本上垂直的壁的通孔开口702。在一些实施例中，在分离工艺步骤中，通过蚀刻蚀刻停止层502来蚀刻晶圆衬底112，允许蚀刻停止层502用作用于蚀刻晶圆衬底112的硬掩模。例如，其中晶圆衬底112是硅，用氯基蚀刻剂(诸如气态氯(Cl2))干式等离子体蚀刻，或者用氢氧化钾(KOH)或硝酸/氢氟酸(HNO3/HF)混合物湿式蚀刻晶圆衬底112。另外，选择性地蚀刻晶圆衬底112，蚀刻停止在晶圆RDL 114上。
图8是示出RDL 108和114的氧化物层的蚀刻的截面图。在实施例中，利用包括氟化铵(NH4F)和氢氟酸的缓冲氧化物蚀刻(BOE)蚀刻氧化物层。RDL 108和114的氧化物层中的导电元件110用作蚀刻停止层，允许蚀刻RDL 108和114至不同的深度。蚀刻氧化物层延伸通孔开口702至RDL108和114中的导电元件110。在一些实施例中，通孔开口702延伸穿过上部导电元件110中的开口并且暴露下部导电元件110的表面。因此，单个通孔开口702可以暴露多个导电元件110的表面。另外，在一些实施例中，通孔开口702暴露RDL 108和晶圆RDL 114中的导电元件110。
图9是根据实施例示出隔离层902的形成的截面图。去除掩模504(参见图7)并且在蚀刻停止层502的上方形成共形的介电隔离层902。隔离层902延伸至每个通孔开口702内并且覆盖通孔开口702的侧壁，包括在通孔开口702中暴露的晶圆衬底112的部分。
在实施例中，隔离层902由氮化硅形成，例如，利用CVD或PECVD工艺。在其他实施例中，隔离层902由氧化物、另一氮化物、碳化物、氮氧化物、旋涂玻璃(SOG)或另一介电或电绝缘材料形成。绝缘层902的厚度部分地取决于将在通孔开口702中形成的通孔上的预期电压。已经确定，约500埃和约5000埃之间的厚度将提供导致大于约3.8伏特的击穿电压的厚度。
图10是根据实施例示出自对准间隔件1002的形成的截面图。使用例如在具有在氩(Ar)、氦(He)或其他环境中利用氯、六氟化硫、四氟化碳、氯或另一蚀刻剂的干式等离子体蚀刻来蚀刻隔离层902(参见图9)，该干式等离子体蚀刻。在一些实施例中，蚀刻剂与例如氧气(O2)、氮气(N2)或其他工艺气体一起提供以增大蚀刻的选择性。在该蚀刻中，环境保持在约10毫托和约200毫托之间的压力下、约25℃和约150℃之间。在一些实施例中，蚀刻是各向异性的，在垂直方向上去除材料。因此，蚀刻从封装件的水平表面去除隔离层902的材料，在封装件的侧壁表面上留下间隔件1002。例如，去除隔离层902设置在蚀刻停止层502上的部分，而保留隔离层902设置在通孔开口702的侧壁上的部分。这是由于隔离层902在垂直方向上的厚度在侧壁处大于在水平表面处。另外，在蚀刻期间暴露导电元件110的顶面的部分。这是因为隔离材料从顶部方向基本上去除，因为隔离层902的定向蚀刻降低隔离层902的顶面，消除隔离层902的横向部分而留下垂直部分。
已经发现，自对准间隔件1002可以形成在通孔开口702内，并且间隔件1002的自对准部件导致间隔件1002形成在通孔开口702的侧壁上。间隔件1002使形成通孔开口702的侧壁的材料与在通孔开口702中形成的通孔绝缘。具体地，间隔件1002在通孔开口702的侧壁上形成，在此处通孔开口702穿过晶圆衬底112，其中间隔件1002的外表面设置在通孔开口702的侧壁上，并且间隔件1002的内表面面向通孔开口702的内部。间隔件1002允许导电通孔形成在通孔开口702中同时避免与晶圆衬底112和RDL108和114的垂直表面的电接触。在一些实施例中，间隔件1002延伸至下面的导电元件110，使通孔开口702与通孔开口702的所有侧壁屏蔽。另外，间隔件1002留下部导电部件110的横向表面的部分暴露在通孔开口702中，从而使得随后形成的通孔可以与导电元件110实现电接触。因此，一些间隔件在晶圆衬底112的最底表面的下面延伸至RDL 108和114内，间隔件1002的内表面从导电元件110连续地延伸至晶圆衬底112的顶面，或晶圆衬底的顶面上方。
在通孔开口702在上部导电元件110上方形成或穿过上部导电元件110至下部导电元件110形成的一些实施例中，通孔开口702的上部的宽度比通孔开口702的下部的宽度宽。在该实施例中，分离的间隔件1002形成在通孔开口702的上部和下部的侧壁上，上部和下部间隔件1002横向地间隔开以暴露上部导电元件110的横向表面。
图11是根据实施例示出通孔开口702中的通孔1102的形成的截面图。由于通孔1102在将管芯102接合至晶圆104之后形成，因此，该工艺称为后通孔工艺。在一些实施例中，将延伸穿过诸如晶圆衬底112的衬底的通孔1102称为衬底穿透通孔(TSV)或可选地，将延伸穿过硅衬底的通孔称为穿过硅通孔。延伸穿过模塑料302的通孔1102称为电介质穿透通孔(TDV)。
在一些实施例中，阻挡层(为了清楚未示出)在通孔开口702中形成，阻挡层由例如钴(Co)、钽、钨、氮化钽(TaN)、氮化钛(TiN)等通过CVD、PECVD或另一沉积工艺形成。通过用诸如铜(Cu)、铝(Al)、铝铜合金(AlCu)、金、钛、钴、合金或另一导电材料的导电材料填充通孔开口702产生通孔1102。在一些实施例中，通过例如电化学电镀(ECP)、电镀、化学镀或另一工艺来形成通孔。在该实施例中，通过例如原子层沉积在阻挡层上方或间隔件和导电元件110的上方形成晶种层(未示出)。晶种层为电镀工艺提供成核位点并且增加形成通孔1102的电镀材料的均匀性。在一些实施例中，通孔1102的导电材料在通孔开口702的上方延伸。这种过填充用于例如保证开口702被完全填充。通过研磨、CMP、抛光、蚀刻或另一减少工艺去除过量的材料。在形成通孔1102之后，通孔1102的顶面与蚀刻停止层502的顶面基本上齐平。在一些实施例中，研磨工艺去除蚀刻停止层502或降低晶圆衬底112的顶面。
通孔1102延伸穿过晶圆衬底112以接触一个或多个导电元件110。间隔件1002使通孔1102与晶圆衬底112电绝缘，从而通过通孔1102发送的电信号不干扰晶圆衬底112中的有源器件。在一些实施例中，通孔1102延伸穿过晶圆衬底112、晶圆RDL 114以及接合界面202以接触管芯RDL 108中的导电元件110。在该实施例中，管芯RDL 108上的导电元件110通过管芯RDL 108与管芯衬底106电连接。因此，管芯衬底106和外部器件或连接件之间的连接可以从封装件的晶圆侧形成。类似地，在一些实施例中，通孔1102延伸穿过晶圆衬底112并且接触与晶圆衬底112电连接的晶圆RDL 114中的导电元件110。因此，可以从管芯102或晶圆104通过晶圆衬底112为外部器件提供电力或数据连接。
另外，在一些实施例中，可以利用后通孔工艺将晶圆104电连接至管芯102。例如，晶圆RDL 114中的第一导电元件110和管芯RDL 108中的第二导电元件110可以通过接触第一和第二导电元件110的通孔1102连接。因此，即使RDL 108和114位于管芯102和晶圆104之间，在没有在将管芯102接合至晶圆104之前形成的诸如微凸块或焊球的非连续连接件的情况下，可以提供外部电连接性和管芯至晶圆连接性。另外，后通孔工艺消除了在管芯至晶圆接合工艺期间将晶圆对准至管芯的需求。
已经发现间隔件1002为晶圆上芯片结构提供了更低的成本和更简单的结构。另外，间隔件1002允许通孔的高度比宽度的纵横比介于3和约10之间，增加芯片间连接的密度。已经进一步发现，随着通孔1102延伸穿过晶圆衬底112，通孔1102可以更有规律地穿过封装件布置并且提供更多样的芯片堆叠。在随后的加工或封装件安装期间通孔1102的规律布置也提供了改进的翘曲控制。
图12是示出顶部RDL绝缘层1202的截面图。在一些实施例中，诸如PBO、氧化硅、聚酰亚胺或另一绝缘材料的绝缘材料在蚀刻停止层502的上方形成。一个或多个RDL开口1204在绝缘层1202中形成而暴露通孔1102。在一些实施例中，绝缘层1202是喷涂或旋涂的PBO，并且通过用光刻工艺曝光和显影PBO形成RDL开口1204。在其他实施例中，通过CVD等沉积并且蚀刻、激光钻孔、碾磨或以别的方式图案化绝缘层1202。
图13是根据实施例示出在顶部RDL绝缘层1202中形成顶部RDL导电元件1302的截面图。通过例如溅射、PVD、CVD、电镀或另一沉积工艺在RDL开口1204中的绝缘层1202上方沉积诸如铜的导电材料。通过掩蔽和蚀刻或通过在沉积之前掩蔽来图案化沉积的导电材料。虽然为了清楚，示出的顶部RDL导电元件1302示出为基本上垂直地延伸，应该理解，在一些实施例中，顶部RDL导电元件1302具有横向延伸的部分从而为随后形成的层或连接件提供期望的布局。
图14是示出额外的绝缘层和导电元件的形成以形成顶部RDL 1406的截面图。具有导电元件1302的一个或多个顶部RDL绝缘层1202在堆叠件中形成以提供外部器件和通孔1102之间的电连接性。另外，保护层1402在最顶部RDL绝缘层1202上方形成并且具有暴露顶部RDL导电元件1302的开口。在一些实施例中，保护层1402是PBO、环氧化物、氮化物、碳化物、氮氧化物、聚酰亚胺或另一绝缘或保护材料并且如上所述地沉积和图案化。
图15是根据实施例示出连接件1502的形成的截面图。一个或多个连接件1502安装在顶部RDL导电元件1302的暴露部分上。在一些实施例中，连接件1502是焊球、柱、导电凸块或另一导电连接件。将连接件1502配置成允许封装件安装至诸如管芯、封装件、晶圆、PCB等的目标衬底。因此，晶圆104和管芯102可以通过连接件1502和通孔1102与目标衬底信号连接。然后从封装件去除载体402。
虽然晶圆上芯片封装件示出为利用后通孔工艺形成从封装件的晶圆侧延伸穿过晶圆衬底112至RDL 108和114的通孔1102，但是应该理解公开的实施例不限于这种布置。在其他实施例中，从封装件的管芯侧穿过管芯衬底106和模塑料302至RDL 108和114形成通孔1102。另外，在一些实施例中，从封装件的晶圆侧和管芯侧都形成通孔1102。
另外，以上公开的实施例不限于以上描述的步骤顺序和结构。图16至20根据实施例示出在形成具有部分高度自对准间隔件的晶圆上芯片结构期间的中间加工步骤的截面图。
图16根据实施例示出在封装件的模塑料1622中掩蔽和蚀刻通孔开口1618的截面图。例如，如上所述地接合管芯1602和晶圆1604。管芯1602和晶圆1604分别具有管芯衬底1612和晶圆衬底1620，并且衬底1612和1620具有一个或多个有源器件。管芯RDL 1614和晶圆RDL 1616设置在各自的衬底1612和1620上并且包括其中设置有导电元件1610的介电层，其中的一些与各自的衬底1612和1620中的有源器件接触。管芯1602和晶圆1604接合在一起从而管芯RDL 1614和晶圆RDL 1616接触并且形成接合界面1628。在一些实施例中，管芯1602和晶圆1604用如上所述的直接表面、金属对金属接合或混合接合来接合。模塑料1622在管芯1602上方形成并且在一些实施例中，在管芯1602上方延伸。蚀刻停止层1606在模塑料1622的上方形成。
掩模1608在蚀刻停止层1606的上方沉积并且利用设置在一个或多个导电元件1610上方的开口图案化。利用掩模1608控制通孔开口1618的位置穿过模塑料1622蚀刻通孔开口1618。在实施例中，通孔开口1618延伸穿过模塑料1622，并且设置在管芯衬底1612上方的通孔开口1618延伸穿过管芯衬底1612至管芯RDL 1614。与管芯衬底1612相邻并且不设置在管芯衬底1612上方的通孔开口1618延伸部分地穿过模塑料1622。
图17是根据实施例示出隔离层1702的形成的截面图。去除掩模1608(参见图16)，并且在蚀刻停止层1606的上方形成共形的介电隔离层1702。在实施例中，如上所述地形成隔离层1702。隔离层1702延伸至每个通孔开口1618内并且覆盖通孔开口1618的侧壁，包括在通孔开口1618中暴露的管芯衬底1612的部分。另外，隔离层1702覆盖例如在开口1618的底部处暴露的管芯RDL 1614和模塑料1622的横向表面。
图18是根据实施例示出部分高度自对准间隔件1802的形成的截面图。在一些实施例中，如上所述地蚀刻隔离层1702(参见图17)。蚀刻暴露在通孔开口1618中的介于间隔件1802之间的管芯RDL 1614的横向表面的部分。另外，对于与管芯RDL 1616相邻的并且不设置在管芯RDL 1616上方的通孔开口1618，蚀刻暴露形成通孔开口1618的底部的模塑料1622表面。
图19根据实施例示出形成间隔件1802之后的第二蚀刻的截面图。在一些实施例中，如以上参照图8所述选择性蚀刻隔离层1702。通孔开口1618延伸至下面的位于RDL 1614和1616中的导电元件1610，暴露导电元件1610的上表面。在该实施例中，间隔件1802只部分地延伸穿过通孔开口1618，间隔件1802的底面设置在管芯RDL 1614上或模塑料1622内。然而，间隔件1802设置在通孔开口1618中位于管芯衬底1612的侧壁上，使管芯衬底1612与通孔开口1618以及随后形成的通孔电绝缘。已经发现部分高度自对准间隔件1802允许利用单个掩模蚀刻管芯RDL和RDL 1614和1616两者。在第二蚀刻期间间隔件1802掩蔽管芯RDL1614的侧壁。得到的通孔开口1618的下部的侧壁与间隔件1802的内表面基本上成平面、齐平、或甚至对准。在模塑料1622在管芯衬底1012的顶面上方延伸的一些实施例中，间隔件1802从管芯衬底1612的大约底面处延伸至模塑料1622的顶面或模塑料1622的顶面之上。
图20根据实施例示出通孔2002的形成的截面图。在一些实施例中，如以上参照图11的描述在通孔开口1618(参见图17)中形成通孔2002。通孔2002通过间隔件1802与管芯衬底1612绝缘，并且从封装件的顶面延伸穿过衬底1612至RDL 1614和1616中的导电元件1610。
虽然描述的实施例示出为具有使通孔2002与管芯衬底1612绝缘的部分高度间隔件1802，实施例不限于所描述的那些。例如，在一些实施例中，部分高度间隔件1802设置在晶圆衬底1620中，其中通孔2002从封装件的晶圆侧延伸至RDL 1614和1616。
图21至图29根据实施例示出利用双镶嵌后通孔工艺形成晶圆上芯片结构的中间加工步骤的截面图。图21根据实施例示出在与晶圆2104接合的管芯2102上方形成模塑料2116的截面图。管芯2102和晶圆2104分别具有带有一个或多个有源器件的管芯衬底2106和晶圆衬底2112。管芯RDL2108和晶圆RDL 2114设置在各自的衬底2106和2112上并且包括其中设置有导电元件2110的介电层，一些介电层与相应的衬底2106和2112中的有源器件接触。管芯2102和晶圆2104如上所述地接合从而使得管芯RDL2108和晶圆RDL 2114接触并且形成接合界面2118。如上所述地模塑料2116在管芯2102和晶圆2104的上方形成，并且在一些实施例中，在管芯2102上方延伸。
图22根据实施例示出在封装件上形成第一掩模2202的截面图。在该实施例中，第一掩模2202在模塑料2116上方形成并且图案化以形成开口2204。在一些实施例中，第一掩模2202是沉积、曝光和显影的光刻胶。第一掩模2202中的开口2204在RDL 2108和2114中的导电元件2110上方对准。已经发现，用于形成通孔开口的双镶嵌技术允许蚀刻停止层的消除和蚀刻停止层的关联蚀刻。在该实施例中，第一掩模2202设置在模塑料2116上。
图23根据实施例示出蚀刻管芯衬底2106的的截面图。穿过模塑料2116以及穿过管芯衬底2106形成通孔开口2302以暴露管芯RDL 2108。在实施例中，如上所述地蚀刻通孔开口2302。与管芯衬底2106邻近并且不设置在管芯衬底2106上方的通孔开口2302部分地延伸穿过模塑料2116。
图24根据实施例示出第二掩模2402的施用的截面图。在一些实施例中，在穿过管芯衬底2106第一蚀刻通孔开口2302之后，去除第一掩模2202。第二掩模2402形成在衬底上方延伸至通孔开口2302内。在一些实施例中，第二掩模2402是通过例如旋涂、喷涂等沉积的光刻胶。
图25根据实施例示出图案化第二掩模2402的截面图。在一些实施例中，曝光和显影第二掩模2402以利用第二掩模开口2502图案化第二掩模2402。在一些实施例中，在第一蚀刻之后第二掩模开口2502宽于通孔开口2302，其中第二掩模开口2502设置在通孔开口2302的上方。另外，在一些实施例中，第二掩模开口2502限定用于从通孔开口横向延伸的金属线的开口从而为在通孔开口2302的下部中随后形成的通孔提供电连接性。
图26根据实施例示出蚀刻RDL 2108和2114的截面图。蚀刻RDL 2108和2114并且去除第二掩模2402。在一些实施例中，使用时间模式蚀刻工艺从而蚀刻工艺蚀刻预定的深度。利用第二掩模的蚀刻导致通孔开口2302的上部具有宽于通孔开口2302的下部的宽度。时间模式蚀刻控制通孔开口2302的上部的深度，并且导致通孔开口2302的下部向下延伸以暴露下面的导电元件2110。
图27是根据实施例示出隔离层2702的形成的截面图。共形的介电隔离层2702在模塑料2116的上方形成并且延伸至通孔开口2302内。在实施例中，如上所述地形成隔离层2702。隔离层2702延伸至每个通孔开口2302内并且覆盖通孔开口2302的侧壁，包括在通孔开口2302中暴露的管芯衬底2106的部分。
图28是根据实施例示出自对准间隔件2802的形成的截面图。在一些实施例中，如上所述地蚀刻隔离层2702(参见图27)，去除隔离层2702的横向部分并且留下通孔开口2302的侧壁上的间隔件2802。间隔件2802使管芯衬底2106与通孔开口2302绝缘并且暴露导电元件2110的顶面的部分。在一些双镶嵌实施例中，分离的间隔件2802在通孔开口2302的上部和下部中形成，其中上和下间隔件2802横向地彼此分离并且暴露模塑料2116的横向表面。另外，下间隔件2802从管芯衬底2106之上的RDL 2108和2114中的导电元件2110延伸至模塑料2116内。
图29是根据实施例示出通孔开口2302中的通孔2902的形成的截面图。在一些实施例中，如上所述地形成通孔2902。通孔2902通过间隔件2802与管芯衬底2106绝缘并且从模塑料2116的顶面延伸至导电元件2110。在一些实施例中，通孔2902的顶部横向延伸穿过模塑料2116的顶部，在模塑料2116中形成用于顶部RDL的第一层。在第二蚀刻之后形成间隔件2802允许间隔件在通孔开口2302内形成为全高度。在一些实施例中，阻挡层、晶种层和金属层在通孔开口2302中形成，然后通过CMP等减少。因此，形成顶部RDL的第一层的导电元件的非连续步骤形式可以合并至通孔形成工艺内，降低成本和增加生产量。
图30至35示出具有通过后通孔工艺形成的多组通孔的晶圆上芯片结构的形成中的中间加工步骤的截面图，允许三个或更多个管芯堆叠在3D衬底上晶圆上芯片封装件中。已经发现，后通孔工艺可以用于为具有不超过10μm的间距的堆叠管芯提供芯片间连接性，并且在堆叠的芯片之间不具有焊球或微凸块的情况下提供改进的间距。另外，后通孔工艺允许管芯直接结合而不需要接合的RDL中的金属焊盘在接合工艺期间接触。后通孔工艺还允许不同宽度的管芯堆叠而不需要额外的工艺步骤，因为后通孔工艺可以在形成穿过堆叠管芯的通孔的相同步骤中形成穿过模塑料的通孔，并且允许扇出通孔布局的使用。
图30根据实施例示出形成具有多层通孔的封装件3000的初始步骤的截面图。首先，提供第一管芯3002。一个或多个第二管芯3008安装在第一管芯3002上。第一管芯3002具有带有第一RDL 3006的第一衬底3004，并且每个第二管芯3008均具有第二衬底3010和第二RDL 3012。导电元件3014设置在RDL 3006和3012中，并且电连接至各自的衬底3004和3010。在一些实施例中，利用直接接合技术将第二管芯3008接合至第一管芯3002。例如，在一些实施例中，第二管芯3008具有利用氧化物对氧化物接合与第一RDL 3006接合的第二RDL3012。在其他实施例中，第二管芯3008利用粘合剂、利用混合接合技术或另一接合技术与第一管芯3002接合。
虽然本文示出的实施例显示两个第二管芯3008与单个第一管芯3002接合，实施例意图是说明性的，并且不限制。例如，在其他实施例中，单个第二管芯3008与单个第一管芯3002接合，或与多个第一管芯3002接合。另外，第二管芯3008示出为比第一管芯3002窄，在第一RDL 3006之上留下不被任何第二管芯3008覆盖的空间。然而，相对于第一管芯3002，示出第二管芯3008的宽度和布置以便于示出扇出布置，并且不旨在限制。
第一模塑料3016在第一管芯3002和第二管芯3008的上方形成。在实施例中，如以上参照图3、图16或图21所述地形成第一模塑料3016。在一些实施例中，模塑料3016在第二管芯3008的上方延伸并且填充第二管芯3008和与第一管芯3002上方的第二管芯相邻的区域之间的区域。在其他实施例中，平坦化第一模塑料3016以与第二衬底3010的顶面大约齐平或成平面。
图31根据一些实施例示出形成穿过第二管芯3008至第一RDL 3006和第二RDL3012的第一通孔3102的截面图。为了方便，独立的第一通孔3102A....3102F中的多个共同地称为第一通孔3102。这里将第一通孔3102示出为通过双镶嵌后通孔技术形成，如图21至图29所示，然而另一后通孔技术可以用于形成通孔3102。例如，在一些实施例中，根据图1至图15中描述的实施例利用全间隔件形成第一通孔3102，或者根据图16至20中描述的实施例利用部分高度间隔件形成第一通孔3102。
穿过第二管芯3008至RDL 3006和3012中的导电元件3014形成第一通孔3102，导电元件3014电连接第一通孔3102至第一衬底3004或第二衬底3010。在一些实施例中，第一通孔3102连接第一衬底3004至其中一个第二衬底3010。例如，第一通孔3102D连接至其中一个第二RDL 3012中的导电元件3104和第一RDL 3006中的导电元件3014两者，在第一管芯3002和第二管芯3008之间提供芯片间连接性。另外，在一些实施例中，第一通孔3102F延伸穿过与第二管芯3008相邻的第一模塑料3016至第一RDL 3006中的导电元件3014。在一些实施例中，第一通孔3102E具有以扇出结构横向延伸穿过第一模塑料3016的部分。
图32根据实施例示出在封装件3000上安装第三管芯3202的截面图。第三管芯3202具有第三衬底3204和第三RDL 3206并且在第二管芯3008上方安装。第三RDL 3206具有与第三衬底3204连接的一个或多个导电部件3104。在其中第一模塑料3016在第二管芯3008上方延伸的实施例中，第三管芯3202安装在第一模塑料3016的顶面上，而且在其中第二管芯3008通过第一模塑料3016暴露的实施例中，第三管芯3202安装在第二管芯3008和第一模塑料3016的顶面上。用管芯附接膜(DAF)、粘合剂，利用直接表面接合或另一工艺将第三管芯3202安装至封装件。围绕第三管芯3202形成第二模塑料3208，并且在一些实施例中，如以上关于第一模塑料3106所述地形成第二模塑料3208。在其他实施例中，在将第三管芯3202安装至封装件3000之前，围绕第三管芯3202形成第二模塑料3208。
第三管芯3202示出为直接安装在第一模塑料3106的顶面上；然而，实施例不限于该结构。在其他实施例中，在安装第三管芯3202之前，一层或多层中间层(未示出)在封装件3000的上方形成。例如，介电层、保护层、钝化层或另一层在第一模塑料3016或第二管芯3008上方形成，其中第三管芯3202安装至中间层。
图33根据一些实施例示出形成穿过第三管芯3202和第二模塑料3208的第二通孔3302的截面图。为了方便，独立的第二通孔3302A....3302G中的多个共同地称为第二通孔3302。与第一通孔3102类似，这里将第二通孔3302示出为通过双镶嵌后通孔技术形成，但是在其他实施例中，利用全高度间隔件和部分高度间隔件技术形成第二通孔3302。另外，虽然第一通孔3102和第二通孔3302示出为利用相同的技术形成，但是在一些实施例中，利用不同的通孔形成技术形成不同层的通孔。
在一些实施例中，一个或多个第二通孔3302延伸穿过第三衬底3204以接触第三RDL 3206中的导电元件3104。例如，第二通孔3302D和3302E延伸至第三RDL 3206中的导电元件3104以提供例如第三衬底3204和随后形成的外部连接件之间的电力或通信连接性。在该实例中，第二通孔3302D和3302E在第三RDL 3206内终止并且与第一模塑料3016绝缘。这允许第一通孔3102位于第二通孔3302下方而不接触第二通孔3302。例如，第一通孔3102D提供第一管芯3002和第二管芯3008之间的芯片间连接性，但是不需要与外部连接件的连接性，并且可以在第二通孔3302D(在第三RDL 3206中终止)的下方对准。因此，第一通孔3102D与第二通孔3302电绝缘。在另一实例中，第一通孔3102E从第三RDL 3206中终止的第二通孔3302E下面横向延伸。不同的第二通孔3302(诸如第二通孔3302F)提供第一通孔3102E和随后形成的外部连接件之间的连接性。
另外，在一些实施例中，一个或多个第二通孔3302延伸穿过第三RDL3206以接触第一通孔3102的顶面。例如，第二通孔3302B延伸穿过第三RDL 3206并且接触第一通孔3102B的顶面以提供例如第一衬底3004和随后形成的外部连接件之间的电力或通信连接性。
在一些实施例中，一个或多个第二通孔3302接触第三RDL 3206中的导电元件3104和第一通孔3102。因此，可以在第三衬底3204和第一衬底3004或第二衬底3010之间提供通信连接性。例如，第二通孔3302A接触第三RDL 3206中的导电元件3104并且延伸穿过导电元件3104以接触第一通孔3102A。第一通孔3102A接触第二RDL 3012中的导电元件3104，其反过来连接至第二衬底3010。类似地，第二通孔3302C接触第三RDL3206中的导电元件3104，并且延伸穿过导电元件3104以接触第一通孔3102C。第一通孔3102C接触第一RDL 3006中的导电元件3104，其反过来连接至第一衬底3004。因此，通过第一通孔3102和第二通孔3302在第三衬底3204和第一衬底3004或第二衬底3010之间提供芯片间连接。
在一些实施例中，第一管芯3002宽于第三管芯3202。在该实施例中，第二模塑料3208的部分设置在与第三管芯3202相邻的第一模塑料3016的上方。第二通孔3302穿过与第三管芯3202相邻的第二模塑料3208的部分形成。例如，在一些实施例中，第二通孔3302G延伸穿过第二模塑料3208以接触延伸至第一RDL 3006内并且接触导电元件3104的标准或垂直的第一通孔3102F的顶面。在另一实施例中，第二通孔3302F延伸穿过第二模塑料3208以接触第一通孔3102F的以扇出结构横向延伸穿过第一模塑料3016的部分的顶面。因此，可以为第一管芯或第二管芯3008提供电力或数据连接性而不需要第二通孔3102经过第三管芯3202。在例如第三管芯3202窄于第一管芯3002的情况下使用这种布置。
另外，虽然本文将第三管芯3202示出为具有与第二管芯3008相同的宽度，在一些实施例中，第二管芯3008延伸超过第三管芯3202的边缘。在该实施例中，第二通孔3302直接设置在第二管芯3008的上方。第二通孔3302延伸穿过第二模塑料3208以接触垂直延伸穿过第二管芯3008的第一通孔3102。可选地，在其他实施例中，第三管芯3202宽于第二管芯3008并且延伸超过第二管芯3008的边缘。在该实施例中，一个或多个第二通孔3302邻近第二管芯3008横向地设置或在第二管芯3008的边缘的外部横向地设置，并且延伸穿过第三管芯3202以接触延伸穿过第一模塑料3016的与第二管芯3008邻近的部分的第一通孔3102。另外，在一些实施例中，使用扇入布置，其中每个第一通孔3102和第二通孔3302延伸穿过衬底。在该实施例中，第一管芯3002、第二管芯3008和第三管芯3202具有基本上对准的边缘，其中消除通孔3102F/3302G或3302F。
虽然本文示出的封装件3000显示三层管芯，封装件3000不限于这种实施例。在其他实施例中，一层或多层额外的层在第三管芯3202的上方形成，其中额外的通孔延伸穿过每个层以接触下面的层中的通孔。另外，在一些实施例中，穿过封装件3000的顶部和底侧形成通孔。在该实施例中，额外的层，与额外的管芯，形成在封装件的两侧上。
图34根据一些实施例示出在第二模塑料3208的上方形成顶部RDL3402的截面图。在一些实施例中，利用与以上参照图12至图15描述的工艺类似的工艺形成顶部RDL 3402、保护层3406和连接件3408。顶部RDL3402具有带有一个或多个顶部RDL导电元件3410的顶部RDL介电层3404，一个或多个顶部RDL导电元件3410连接一个或多个第二通孔3302至连接件3408。保护层3406设置在顶部RDL 3402的上方，其中连接件3408延伸穿过保护层3406
中的开口以接触顶部RDL导电元件3410。连接件3408电连接至第二通孔3302，利用通孔对3302B/3102B或3102F/3302G为第一管芯3002，利用通孔对3102E/3302F为第二管芯3008，或利用通孔3302D或3302E为第三管芯3202提供电力或数据连接性。
在一些实施例中，在第三管芯3202和第一管芯3002或第二管芯3008之间提供芯片间连接性的第二通孔3302与连接件3408电绝缘，而为管芯3002、3008或3202提供电力或数据连接性的第二通孔3302电连接至连接件3408。例如，第二通孔3302A接触第三RDL 3206和第一通孔3102A中的导电元件3104。第一通孔3102反过来接触第二RDL 3012中的导电元件3104。因此，通过第二通孔3302A和第一通孔3102A在第三管芯3202和第二管芯3008之间提供芯片间连接性。在该实例中，第二通孔3302不与连接件3408连接并且通过顶部RDL介电层3404在顶面处电绝缘。
由于一些第二通孔3302与连接件3408绝缘，不需要顶部RDL导电元件3410位于一些第二通孔3302上方或连接至一些第二通孔3302。因此，在一些实施例中，连接件3408的间距或布置与第二通孔3302的间距或布置不同。另外，一些顶部RDL导电元件3410在与连接件3408绝缘的第二通孔3302上方横向延伸。
图35根据一些实施例示出在第二封装件3502上安装封装件3000的截面图。封装件3000通过连接件3408安装至第二封装件3502，第二封装件3502可以是衬底、管芯、PCB、芯片或另一表面。在一些实施例中，第二封装件3502具有与连接件3408相对的一个或多个第二连接件3504。另外，在一些实施例中，诸如散热器3506的热消散结构通过粘合层3508或通过另一接合材料或热粘合剂附接至封装件3000。另外，虽然未示出，在一些实施例中，额外的管芯安装在第二封装件3502上并且通过第二封装件与封装件3000电通信。
因此，根据实施例的封装件包括具有在第一衬底的第一侧上设置的第一再分布层(RDL)的第一管芯和具有在第二衬底的第一侧上设置的第二RDL的第二管芯。第一RDL接合至第二RDL。第三管芯具有在第三衬底的第一侧上设置的第三RDL。第三管芯在第二管芯上方安装，第二管芯设置在第一管芯和第三管芯之间。第一通孔延伸穿过第二衬底并且与第二衬底电隔离，每个第一通孔接触第一RDL或第二RDL中的导电元件。第二通孔延伸穿过第三衬底并且与第三衬底电隔离，每个第二通孔接触第三RDL中的导电元件或其中一个第一通孔。
根据另一实施例，一种封装件包括具有在第一衬底上设置的第一再分布层(RDL)的第一管芯和具有在第二衬底上设置的第二RDL的第二管芯。第二管芯设置在第一管芯的上方并且第二RDL接合至第一RDL。第一模塑料设置在第一管芯上方并且围绕第二管芯。第三管芯具有在第三衬底上设置的第三RDL，第三管芯设置在第一模塑料的上方。第二模塑料设置在第一模塑料的上方并且围绕第三管芯。第一通孔延伸穿过第二衬底并且每个第一通孔接触第一RDL或第二RDL中的至少一个导电元件。第一间隔件使第一通孔与第二衬底电绝缘。第二通孔延伸穿过第三衬底并且每个第二通孔接触第三RDL中的导电元件或其中一个第一通孔。第二间隔件使第二通孔与第三衬底电绝缘。
根据实施例的一种方法包括提供具有在第一衬底上设置的第一再分布层(RDL)的第一管芯，第一RDL包括第一氧化物层；并且提供具有在第二衬底上设置的第二RDL的第二管芯，第二RDL包括第二氧化物层。通过利用氧化物对氧化物接合将第一氧化物层接合至第二氧化物层来将第一管芯接合至第二管芯。在将第一管芯接合至第二管芯之后，在第二管芯中形成第一开口。第一开口延伸穿过第二衬底并且暴露第一RDL或第二RDL中的第一导电元件。在第一开口中形成第一通孔，第一通孔延伸穿过第二衬底并且每个第一通孔接触第一导电元件中的相应一个。第一通孔与第二衬底电绝缘。在第二管芯上方安装第三管芯，第三管芯具有在第三衬底上设置的第三RDL。在第二管芯上方安装第三管芯之后，在第三管芯中形成第二开口。每个第二开口均延伸穿过第三衬底并且暴露其中一个第一通孔或第三RDL中的第二导电元件。在第二开口中形成第二通孔，第二通孔延伸穿过第三衬底并且每个第二通孔均接触相应的其中一个第二导电元件或相应的其中一个第一通孔。第二通孔与第三衬底电绝缘。
上面论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等铜构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (19)

1.一种封装件，包括：
第一管芯，具有在第一衬底的第一侧上设置的第一再分布层(RDL)；
第二管芯，具有在第二衬底的第一侧上设置的第二RDL，所述第一再分布层接合至所述第二RDL；
第三管芯，具有在第三衬底的第一侧上设置的第三RDL，所述第三管芯安装在所述第二管芯上方，所述第二管芯设置在所述第一管芯和所述第三管芯之间；
第一通孔，延伸穿过所述第二衬底并且与所述第二衬底电隔离，每个所述第一通孔均接触所述第一再分布层或所述第二RDL中的导电元件；以及
第二通孔，延伸穿过所述第三衬底并且与所述第三衬底电隔离，每个所述第二通孔均接触所述第三RDL中的导电元件或所述第一通孔中的一个；
第一模塑料，围绕所述第二管芯设置；
其中，所述第一通孔中的至少一个从所述第一模塑料的顶面延伸穿过所述第一模塑料的底面到达所述第一再分布层内。
2.根据权利要求1所述的封装件，其中，所述第一再分布层直接接合至所述第二RDL。
3.根据权利要求1所述的封装件，还包括：
第一间隔件，插入在所述第二衬底和一个或多个所述第一通孔之间并且每个所述第一间隔件均延伸穿过所述第二衬底；以及
第二间隔件，插入在所述第三衬底和一个或多个所述第二通孔之间并且每个所述第二间隔件均延伸穿过所述第三衬底。
4.根据权利要求1所述的封装件，还包括：
第二模塑料，围绕所述第三管芯设置并且位于所述第一模塑料的上方；
其中，所述第二通孔中的至少一个从所述第二模塑料的顶面延伸至所述第一再分布层。
5.根据权利要求4所述的封装件，其中，所述第一通孔中的至少第一个具有横向延伸超过所述第二管芯的边缘的位于所述第一模塑料中的顶部。
6.根据权利要求5所述的封装件，其中，所述第二通孔中的一个延伸穿过与所述第三管芯邻近的所述第二模塑料并且接触所述第一通孔中的第一个的顶部。
7.根据权利要求1所述的封装件，其中，所述第一通孔中的第一个与所述第一再分布层中的导电元件和所述第二RDL中的导电元件接触，并且其中，所述第一通孔中的所述第一个与所述第二通孔电绝缘。
8.根据权利要求7所述的封装件，其中，其中所述第二通孔中的一个的至少一部分直接在所述第一通孔中的所述第一个上方对准。
9.一种封装件，包括：
第一管芯，具有在第一衬底上设置的第一再分布层(RDL)；
第二管芯，具有在第二衬底上设置的第二RDL，所述第二管芯设置在所述第一管芯的上方并且所述第二RDL接合至所述第一再分布层；
第一模塑料，设置在所述第一管芯上方并且围绕所述第二管芯；
第三管芯，具有在第三衬底上设置的第三RDL，所述第三管芯设置在所述第一模塑料的上方；
第二模塑料，设置在所述第一模塑料的上方并且围绕所述第三管芯；
第一通孔，延伸穿过所述第二衬底并且每个所述第一通孔接触所述第一再分布层或所述第二RDL中的至少一个导电元件，其中，第一间隔件使所述第一通孔与所述第二衬底电绝缘；以及
第二通孔，延伸穿过所述第三衬底并且每个所述第二通孔均接触所述第三RDL中的导电元件的相应一个或所述第一通孔中的相应一个，其中，第二间隔件使所述第二通孔与所述第三衬底电绝缘；
其中，所述第一通孔中的至少一个从所述第一模塑料的顶面延伸穿过所述第一模塑料的底面到达所述第一再分布层内。
10.根据权利要求9所述的封装件，其中，所述第一再分布层直接接合至所述第二RDL。
11.根据权利要求9所述的封装件，其中，一个或多个所述第一间隔件延伸穿过所述第二衬底至所述第一再分布层或所述第二RDL中的所述导电元件。
12.根据权利要求9所述的封装件，其中，所述第一模塑料在所述第二管芯上方延伸；
其中，所述第一通孔中的每一个都具有宽于下部的上部；以及
其中，所述第一通孔中的每一个的所述上部都设置在所述第二管芯之上。
13.根据权利要求9所述的封装件，其中，所述第二通孔中的至少一个从所述第二模塑料的顶面延伸穿过所述第二模塑料的底面到达所述第一再分布层内。
14.根据权利要求9所述的封装件，其中，所述第一通孔中的第一个接触所述第一再分布层中的导电元件和所述第二RDL中的导电元件；
其中，所述第一通孔中的第一个与所述第二通孔电绝缘；以及
其中，所述第二通孔中的一个的至少一部分直接在所述第一通孔中的第一个上方对准。
15.根据权利要求9所述的封装件，其中，所述第一通孔中的至少第二个具有横向延伸超过所述第二管芯的边缘的顶部；以及
其中，所述第二通孔中的一个延伸穿过与所述第三管芯邻近的所述第二模塑料并且接触所述第一通孔的第二个的顶部。
16.一种形成封装件的方法，包括：
提供第一管芯，所述第一管芯具有在第一衬底上设置的第一再分布层(RDL)，所述第一再分布层包括第一氧化物层；
提供第二管芯，所述第二管芯具有在第二衬底上设置的第二RDL，所述第二RDL包括第二氧化物层；
通过利用氧化物对氧化物接合将所述第一氧化物层接合至所述第二氧化物层来将所述第一管芯接合至所述第二管芯；
在将所述第一管芯接合至所述第二管芯之后，在所述第二管芯中形成第一开口，所述第一开口延伸穿过所述第二衬底并且暴露所述第一再分布层或所述第二RDL中的第一导电元件；
在所述第一开口中形成第一通孔，所述第一通孔延伸穿过所述第二衬底并且每个所述第一通孔均接触所述第一导电元件中的相应一个，其中，所述第一通孔与所述第二衬底电绝缘；
在所述第二管芯上方安装第三管芯，所述第三管芯具有在第三衬底上设置的第三RDL；
在所述第二管芯上方安装所述第三管芯之后，在所述第三管芯中形成第二开口，每个所述第二开口均延伸穿过所述第三衬底并且暴露所述第一通孔中的一个或所述第三RDL中的第二导电元件；以及
在所述第二开口中形成第二通孔，所述第二通孔延伸穿过所述第三衬底并且每个所述第二通孔均接触所述第二导电元件中的相应一个或所述第一通孔中的相应一个，其中，所述第二通孔与所述第三衬底电绝缘。
17.根据权利要求16所述的方法，还包括：
在形成所述第一通孔之前，在所述第一管芯上方以及围绕所述第二管芯的位置形成第一模塑料；以及
在形成所述第二通孔之前，在围绕所述第三管芯的位置形成第二模塑料。
18.根据权利要求17所述的方法，还包括：
在安装所述第三管芯之前，形成穿过所述第一模塑料的第三通孔，所述第三通孔延伸穿过所述第一模塑料并且接触所述第一再分布层中的第三导电元件；以及
穿过所述第二模塑料形成第四通孔，每个所述第四通孔均接触所述第一通孔或所述第三通孔中的一个。
19.根据权利要求16所述的方法，还包括在所述第一开口中形成第一自对准间隔件，其中，所述第一通孔在所述第一自对准间隔件上形成从而使得所述第一自对准间隔件将所述第二衬底与所述第一通孔电绝缘；以及
在所述第二开口中形成第二自对准间隔件，其中，所述第二通孔在所述第二自对准间隔件上形成从而使得所述第二自对准间隔件将所述第三衬底与所述第二通孔电绝缘。
CN201410848062.8A 2014-04-30 2014-12-31 3d堆叠芯片封装件 Active CN105047651B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201461986653P 2014-04-30 2014-04-30
US61/986,653 2014-04-30
US14/462,791 2014-08-19
US14/462,791 US9666520B2 (en) 2014-04-30 2014-08-19 3D stacked-chip package

Publications (2)

Publication Number Publication Date
CN105047651A CN105047651A (zh) 2015-11-11
CN105047651B true CN105047651B (zh) 2018-05-25

Family

ID=54355783

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410848062.8A Active CN105047651B (zh) 2014-04-30 2014-12-31 3d堆叠芯片封装件

Country Status (4)

Country Link
US (3) US9666520B2 (zh)
KR (1) KR101752543B1 (zh)
CN (1) CN105047651B (zh)
TW (1) TWI567925B (zh)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2485579A4 (en) * 2009-10-07 2014-12-17 Rain Bird Corp IRRIGATION CONTROL ON VOLUME BUDGET BASE
US9379078B2 (en) * 2013-11-07 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D die stacking structure with fine pitches
US9754918B2 (en) 2014-05-09 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
US9331021B2 (en) 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9449837B2 (en) * 2014-05-09 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
KR20150139255A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10354958B2 (en) * 2014-10-01 2019-07-16 Nxp Usa, Inc. Through package circuit in fan-out wafer level package
US12087629B2 (en) * 2015-05-18 2024-09-10 Adeia Semiconductor Technologies Llc Through-dielectric-vias (TDVs) for 3D integrated circuits in silicon
US9559081B1 (en) * 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
US10049953B2 (en) 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US9917072B2 (en) 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
US10163859B2 (en) * 2015-10-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
US9786619B2 (en) 2015-12-31 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9620465B1 (en) * 2016-01-25 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-sided integrated fan-out package
CN107622992B (zh) * 2016-07-14 2021-04-27 联华电子股份有限公司 半导体元件及其制作方法
US10332841B2 (en) * 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
US9786586B1 (en) * 2016-08-21 2017-10-10 Micron Technology, Inc. Semiconductor package and fabrication method thereof
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TW202404049A (zh) 2016-12-14 2024-01-16 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US10784198B2 (en) * 2017-03-20 2020-09-22 Samsung Electronics Co., Ltd. Power rail for standard cell block
US10672729B2 (en) * 2017-03-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming package structure
DE102017124104A1 (de) 2017-04-07 2018-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Packages mit si-substrat-freiem interposer und verfahren zum bilden derselben
US10854568B2 (en) 2017-04-07 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
DE102017123449B4 (de) 2017-04-10 2023-12-28 Taiwan Semiconductor Manufacturing Co. Ltd. Gehäuse mit Si-substratfreiem Zwischenstück und Ausbildungsverfahren
US10522449B2 (en) * 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10276439B2 (en) * 2017-06-02 2019-04-30 International Business Machines Corporation Rapid oxide etch for manufacturing through dielectric via structures
DE102017120875B4 (de) * 2017-06-15 2022-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Vorrichtung und Verfahren mit RDL-Last-Prozess-Geformtem Gehäuse
US10541228B2 (en) 2017-06-15 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages formed using RDL-last process
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10361158B2 (en) * 2017-08-29 2019-07-23 Micron Technology, Inc. Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch
US10714421B2 (en) 2017-08-29 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with self-aligned conductive features
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10290571B2 (en) 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
US10727217B2 (en) 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device that uses bonding layer to join semiconductor substrates together
DE102018116750A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
KR101942742B1 (ko) * 2017-10-26 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10163758B1 (en) * 2017-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
DE102018124695A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
US11031342B2 (en) * 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US11205586B2 (en) 2017-12-27 2021-12-21 Intel Corporation Integrated circuits with line breaks and line bridges within a single interconnect level
US11557536B2 (en) 2017-12-27 2023-01-17 Intel Corporation Integrated circuits (IC's) with electro-migration (EM)—resistant segments in an interconnect level
US10971393B2 (en) * 2017-12-27 2021-04-06 Intel Corporation Metal-insulator-metal (MIM) structure supporting high voltage applications and low voltage applications
CN111133599A (zh) 2017-12-27 2020-05-08 英特尔公司 多层金属-绝缘体-金属（mim）结构
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10510650B2 (en) * 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US10373890B1 (en) * 2018-04-09 2019-08-06 Infineon Technologies Ag Cooling techniques for semiconductor package
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10727205B2 (en) 2018-08-15 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding technology for stacking integrated circuits
CN109148415B (zh) * 2018-08-28 2020-08-25 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10700041B2 (en) * 2018-09-21 2020-06-30 Facebook Technologies, Llc Stacking of three-dimensional circuits including through-silicon-vias
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US10607924B1 (en) 2018-11-23 2020-03-31 Nayna Technology Corporation Semiconductor package structure and method for preparing the same
TWI680557B (zh) * 2018-11-23 2019-12-21 南亞科技股份有限公司 半導體封裝結構及其製備方法
US11081467B2 (en) * 2018-12-28 2021-08-03 Micron Technology, Inc. Apparatuses and methods for arranging through-silicon vias and pads in a semiconductor device
US11024586B2 (en) * 2019-01-22 2021-06-01 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11856800B2 (en) * 2019-09-20 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with system on chip devices
US11211371B2 (en) * 2019-10-18 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11362036B2 (en) * 2020-01-06 2022-06-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11488901B2 (en) * 2020-04-29 2022-11-01 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
KR20220058682A (ko) 2020-10-29 2022-05-10 삼성전자주식회사 반도체 장치
KR20220075030A (ko) 2020-11-26 2022-06-07 삼성전자주식회사 반도체 패키지
EP4203002A4 (en) * 2021-03-24 2024-05-22 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHODS THEREFOR
CN117918038A (zh) * 2021-09-16 2024-04-23 索尼半导体解决方案公司 半导体器件以及用于制造半导体器件的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795139B2 (en) * 2007-06-20 2010-09-14 Hynix Semiconductor Inc. Method for manufacturing semiconductor package
CN102914832A (zh) * 2011-08-05 2013-02-06 快捷半导体(苏州)有限公司 晶片级成型的光耦合器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US6867073B1 (en) 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
US20080116584A1 (en) * 2006-11-21 2008-05-22 Arkalgud Sitaram Self-aligned through vias for chip stacking
US8946873B2 (en) 2007-08-28 2015-02-03 Micron Technology, Inc. Redistribution structures for microfeature workpieces
US8350377B2 (en) 2008-09-25 2013-01-08 Wen-Kun Yang Semiconductor device package structure and method for the same
TWI402941B (zh) * 2009-12-03 2013-07-21 Advanced Semiconductor Eng 半導體結構及其製造方法
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
TWI533412B (zh) 2010-08-13 2016-05-11 金龍國際公司 半導體元件封裝結構及其形成方法
US20130040423A1 (en) 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
WO2013062590A1 (en) 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising through-silicon vias combined with fine pitch backside metal redistribution lines fabricated using a dual damascene type approach
US9059109B2 (en) 2012-01-24 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and method of forming the same
US8975726B2 (en) 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US10269619B2 (en) 2013-03-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale packaging intermediate structure apparatus and method
US9754918B2 (en) 2014-05-09 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9711379B2 (en) 2014-04-30 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D stacked-chip package
US9331021B2 (en) 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9449837B2 (en) 2014-05-09 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
US9905436B2 (en) * 2015-09-24 2018-02-27 Sts Semiconductor & Telecommunications Co., Ltd. Wafer level fan-out package and method for manufacturing the same
US10163859B2 (en) * 2015-10-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
KR102600694B1 (ko) 2016-10-28 2023-11-09 엘지디스플레이 주식회사 백색 발광 영역을 포함하는 디스플레이 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795139B2 (en) * 2007-06-20 2010-09-14 Hynix Semiconductor Inc. Method for manufacturing semiconductor package
CN102914832A (zh) * 2011-08-05 2013-02-06 快捷半导体(苏州)有限公司 晶片级成型的光耦合器

Also Published As

Publication number Publication date
US10971417B2 (en) 2021-04-06
US20150318263A1 (en) 2015-11-05
CN105047651A (zh) 2015-11-11
TWI567925B (zh) 2017-01-21
TW201541606A (zh) 2015-11-01
KR20150125582A (ko) 2015-11-09
US9666520B2 (en) 2017-05-30
KR101752543B1 (ko) 2017-07-11
US10373885B2 (en) 2019-08-06
US20170263519A1 (en) 2017-09-14
US20190355640A1 (en) 2019-11-21

Similar Documents

Publication Publication Date Title
CN105047651B (zh) 3d堆叠芯片封装件
CN105023917B (zh) 晶圆上芯片封装件及其形成方法
CN105097736B (zh) 利用后通孔工艺的3d衬底上晶圆上芯片结构
US9698081B2 (en) 3D chip-on-wafer-on-substrate structure with via last process
US10629568B2 (en) Stacked integrated circuits with redistribution lines
US9711379B2 (en) 3D stacked-chip package
CN105280611B (zh) 3dic互连器件及其形成方法
JP3908148B2 (ja) 積層型半導体装置
KR101137624B1 (ko) 비아 구조 및 그것을 형성하는 비아에칭 방법
CN102569173B (zh) 制造半导体装置的方法
US9484293B2 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
KR20130010298A (ko) 반도체 장치 및 그 형성방법
CN106601622A (zh) 接合结构及其形成方法
CN106057786B (zh) 3d堆叠式芯片封装件
US20230245987A1 (en) Slotted bond pad in stacked wafer structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant